JPH0756816A - メモリの制御装置 - Google Patents
メモリの制御装置Info
- Publication number
- JPH0756816A JPH0756816A JP5206289A JP20628993A JPH0756816A JP H0756816 A JPH0756816 A JP H0756816A JP 5206289 A JP5206289 A JP 5206289A JP 20628993 A JP20628993 A JP 20628993A JP H0756816 A JPH0756816 A JP H0756816A
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- JP
- Japan
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- data
- error
- address
- memory
- bit
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 同一アドレス内にあるデータの異なるビット
でエラーが起こっても外部からは正常なアクセスが可能
なメモリの制御装置をハードウェア構成を大きくするこ
となく実現する。 【構成】 メモリに対して読み出しを行ったときに、読
み出しを行ったアドレスで１ビットエラーが検出される
と、このアドレスのエラーフラグをセットし、データ部
にアドレスポインタに示されたアドレスを書き込み、こ
のアドレスに正しいデータを書き込み、アドレスポイン
タの値を増加させる。読み出しを行ったアドレスにエラ
ーフラグがセットされていれば、このアドレスのデータ
部から読みとったアドレスを参照して、このアドレスを
アクセスして正しいデータを読みとり出力する。
でエラーが起こっても外部からは正常なアクセスが可能
なメモリの制御装置をハードウェア構成を大きくするこ
となく実現する。 【構成】 メモリに対して読み出しを行ったときに、読
み出しを行ったアドレスで１ビットエラーが検出される
と、このアドレスのエラーフラグをセットし、データ部
にアドレスポインタに示されたアドレスを書き込み、こ
のアドレスに正しいデータを書き込み、アドレスポイン
タの値を増加させる。読み出しを行ったアドレスにエラ
ーフラグがセットされていれば、このアドレスのデータ
部から読みとったアドレスを参照して、このアドレスを
アクセスして正しいデータを読みとり出力する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの制御装置に関
するものであり、更に詳しくは、メモリから読み出した
データにエラーチェックを行い、エラーが発生している
ときはデータを訂正することによって信頼性を向上させ
たメモリの制御装置に関するものである。
するものであり、更に詳しくは、メモリから読み出した
データにエラーチェックを行い、エラーが発生している
ときはデータを訂正することによって信頼性を向上させ
たメモリの制御装置に関するものである。
【０００２】
【従来の技術】従来からメモリの信頼性を向上させるた
めの技術としてＥＤＣ（ＥＲＲＯＲＤＥＴＥＣＴＩＯＮ
ＡＮＤ ＣＯＲＲＥＣＴＩＯＮ）があった。ＥＤＣは
次の手順で行う。メモリにデータを書き込む際に、その
データの隣合うビットどうしで排他的論理和をとってチ
ェックデータを生成する。そして、データとチェックデ
ータを連結して同一アドレスに書き込む。このアドレス
からデータとチェックデータを読み出す。読み出したデ
ータに対してチェックデータを生成するときと同様に排
他的論理和の演算を施す。演算の結果得られたデータと
読み出したチェックデータを照合する。照合の結果をも
とに読み出したデータにエラーが発生しているかどうか
を判別する。データに排他的論理和の演算を施している
ことにより、データにエラーがあるときはエラー箇所ま
でも検出できる。ＥＤＣの１つにＳＥＣＤＥＤ（ＳＩＮ
ＧＬＥ ＥＲＲＯＲ ＣＯＲＲＥＣＴＤＯＵＢＬＥ Ｅ
ＲＲＯＲ ＤＥＴＥＣＴ）がある。ＳＥＣＤＥＤは、１
ビットエラーであればそれを訂正することができ、２ビ
ット以上のエラーの時にはエラーを通知する方式であ
る。ＳＥＣＤＥＤはハードウェアの構成もそれほど大き
くならず実用に適していることから多く使われている。
しかし、１ビットエラーが発生した同一アドレスにおい
て、異なるビットにエラーが発生すると、そのアドレス
に対しては正常なアクセスが不可能となる。これを解決
するものとして２ビットエラー検出３ビットエラー訂正
のＥＤＣがある。ところが、このＥＤＣではハードウェ
アの構成が大きくなってしまう。
めの技術としてＥＤＣ（ＥＲＲＯＲＤＥＴＥＣＴＩＯＮ
ＡＮＤ ＣＯＲＲＥＣＴＩＯＮ）があった。ＥＤＣは
次の手順で行う。メモリにデータを書き込む際に、その
データの隣合うビットどうしで排他的論理和をとってチ
ェックデータを生成する。そして、データとチェックデ
ータを連結して同一アドレスに書き込む。このアドレス
からデータとチェックデータを読み出す。読み出したデ
ータに対してチェックデータを生成するときと同様に排
他的論理和の演算を施す。演算の結果得られたデータと
読み出したチェックデータを照合する。照合の結果をも
とに読み出したデータにエラーが発生しているかどうか
を判別する。データに排他的論理和の演算を施している
ことにより、データにエラーがあるときはエラー箇所ま
でも検出できる。ＥＤＣの１つにＳＥＣＤＥＤ（ＳＩＮ
ＧＬＥ ＥＲＲＯＲ ＣＯＲＲＥＣＴＤＯＵＢＬＥ Ｅ
ＲＲＯＲ ＤＥＴＥＣＴ）がある。ＳＥＣＤＥＤは、１
ビットエラーであればそれを訂正することができ、２ビ
ット以上のエラーの時にはエラーを通知する方式であ
る。ＳＥＣＤＥＤはハードウェアの構成もそれほど大き
くならず実用に適していることから多く使われている。
しかし、１ビットエラーが発生した同一アドレスにおい
て、異なるビットにエラーが発生すると、そのアドレス
に対しては正常なアクセスが不可能となる。これを解決
するものとして２ビットエラー検出３ビットエラー訂正
のＥＤＣがある。ところが、このＥＤＣではハードウェ
アの構成が大きくなってしまう。
【０００３】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、同一アドレス
内にあるデータの異なるビットでエラーが起こっても外
部からは正常なアクセスが可能なメモリの制御装置をハ
ードウェア構成を大きくすることなく実現することを目
的とする。
点を解決するためになされたものであり、同一アドレス
内にあるデータの異なるビットでエラーが起こっても外
部からは正常なアクセスが可能なメモリの制御装置をハ
ードウェア構成を大きくすることなく実現することを目
的とする。
【０００４】
【課題を解決するための手段】本発明は、メモリから読
み出したデータにエラーチェックを行い、エラーが発生
しているときはデータを訂正するメモリの制御装置にお
いて、データそのものを記憶するデータ部と、データの
１ビットエラーの検出用データ及びデータの１ビットエ
ラーの訂正用データを記憶するＥＣＣデータ部と、過去
における１ビットエラーの有無を示すエラーフラグを記
憶するエラーフラグ部と、１ビットエラーが発生したデ
ータを訂正したデータを格納する代替領域とからなるメ
モリと、このメモリのデータ部及びＥＣＣデータ部から
読み出した内容をもとに、１ビットエラーを検出したと
きは、データを訂正するエラー検出訂正回路と、訂正し
たデータの格納先のアドレスを示し、このアドレスは前
記代替領域内のアドレスであるアドレスポインタと、前
記エラー検出訂正回路が１ビットエラーを検出したとき
に、前記メモリのエラーフラグ部にエラーフラグをセッ
トし、データ部に前記アドレスポインタが示すアドレス
を書き込み、このアドレスにアクセスして訂正したデー
タを書き込み、アドレスポインタの値を増加させるエラ
ー処理回路と、前記メモリからデータを読み出すときに
エラーフラグ部にエラーフラグがセットされていれば、
データ部に書き込まれたアドレスにアクセスし、このア
ドレスに格納されたデータを正しいデータとして出力す
るエラーアドレス処理回路と、を具備したことを特徴と
するメモリの制御装置である。
み出したデータにエラーチェックを行い、エラーが発生
しているときはデータを訂正するメモリの制御装置にお
いて、データそのものを記憶するデータ部と、データの
１ビットエラーの検出用データ及びデータの１ビットエ
ラーの訂正用データを記憶するＥＣＣデータ部と、過去
における１ビットエラーの有無を示すエラーフラグを記
憶するエラーフラグ部と、１ビットエラーが発生したデ
ータを訂正したデータを格納する代替領域とからなるメ
モリと、このメモリのデータ部及びＥＣＣデータ部から
読み出した内容をもとに、１ビットエラーを検出したと
きは、データを訂正するエラー検出訂正回路と、訂正し
たデータの格納先のアドレスを示し、このアドレスは前
記代替領域内のアドレスであるアドレスポインタと、前
記エラー検出訂正回路が１ビットエラーを検出したとき
に、前記メモリのエラーフラグ部にエラーフラグをセッ
トし、データ部に前記アドレスポインタが示すアドレス
を書き込み、このアドレスにアクセスして訂正したデー
タを書き込み、アドレスポインタの値を増加させるエラ
ー処理回路と、前記メモリからデータを読み出すときに
エラーフラグ部にエラーフラグがセットされていれば、
データ部に書き込まれたアドレスにアクセスし、このア
ドレスに格納されたデータを正しいデータとして出力す
るエラーアドレス処理回路と、を具備したことを特徴と
するメモリの制御装置である。
【０００５】
【作用】このような本発明では、メモリに対して読み出
しを行ったときに、読み出しを行ったアドレスで１ビッ
トエラーが検出されると、このアドレスのエラーフラグ
をセットし、データ部にアドレスポインタに示されたア
ドレスを書き込み、このアドレスに正しいデータを書き
込み、アドレスポインタの値を増加させる。読み出しを
行ったアドレスにエラーフラグがセットされていれば、
このアドレスのデータ部から読みとったアドレスを参照
して、このアドレスをアクセスして正しいデータを読み
とり出力する。
しを行ったときに、読み出しを行ったアドレスで１ビッ
トエラーが検出されると、このアドレスのエラーフラグ
をセットし、データ部にアドレスポインタに示されたア
ドレスを書き込み、このアドレスに正しいデータを書き
込み、アドレスポインタの値を増加させる。読み出しを
行ったアドレスにエラーフラグがセットされていれば、
このアドレスのデータ部から読みとったアドレスを参照
して、このアドレスをアクセスして正しいデータを読み
とり出力する。
【０００６】
【実施例】以下、図面を用いて本発明を説明する。図１
は本発明の一実施例を示した構成図である。図１におい
て、１はメモリであり、１つのアドレスに対してデータ
部１１、ＥＣＣデータ部１２、エラーフラグ部１３及び
代替領域１４がそれぞれ設けられている。データ部１１
にはデータそのものが記憶される。ＥＣＣデータ部１２
にはデータの１ビットエラーの検出用データと、データ
の１ビットエラーの訂正用データが記憶される。１ビッ
トエラーの検出用データと１ビットエラーの訂正用デー
タは前述したＳＥＣＤＥＤを行うためのデータである。
エラーフラグ部１３には過去において１ビットエラーが
発生したかどうかを示すエラーフラグが記憶される。代
替領域１４には１ビットエラーが発生したデータを訂正
したデータが格納される。２はエラー検出訂正回路で、
メモリ１のデータ部１１及びＥＣＣデータ部１２から読
み出した内容をもとに、１ビットエラーを検出したとき
は、データを訂正する。エラー検出訂正回路２は、１ビ
ットエラーを検出したことを知らせるエラー信号ＥＲＲ
と、訂正した正しいデータを出力する。３はアドレスポ
インタで、訂正したデータ（正しいデータ）の格納先の
アドレス（代替アドレス）を示す。代替アドレスは代替
領域１４内のアドレスである。４はエラー処理回路で、
エラー検出訂正回路２において１ビットエラーが検出さ
れ、ＥＲＲ信号が与えられると、メモリ１のエラーフラ
グ部１３にエラーフラグをセットし、データ部１１のエ
ラーが生じていない部分にアドレスポインタ３が示す代
替アドレスを書き込み、代替領域１４内の代替アドレス
に正しいデータを格納し、アドレスポインタ３の値を増
加させる。また、エラー処理回路４はエラー検出訂正回
路２から与えられた正しいデータを外部に出力する。こ
のデータが出力データとなる。５はエラーアドレス処理
回路で、メモリ１にアクセスしたときに、アクセスした
アドレスにあるエラーフラグ部にエラーフラグがセット
されていれば、そのアドレスのデータ部に書き込まれた
代替アドレスを参照して代替領域にアクセスし、代替ア
ドレスに格納された正しいデータを出力する。このデー
タが出力データとなる。なお、代替アドレスに正しいデ
ータを書き込んだ後に、書き込んだデータについて、エ
ラーを起こしたビットと異なるビットに１ビットエラー
が発生したときは、代替アドレスにあるデータ部に新た
な代替アドレスを書き込み、新たな代替アドレスに訂正
したデータを書き込む。このように１ビットエラーが発
生する毎に新たに代替アドレスを割り当てて訂正したデ
ータを書き込んでいく。
は本発明の一実施例を示した構成図である。図１におい
て、１はメモリであり、１つのアドレスに対してデータ
部１１、ＥＣＣデータ部１２、エラーフラグ部１３及び
代替領域１４がそれぞれ設けられている。データ部１１
にはデータそのものが記憶される。ＥＣＣデータ部１２
にはデータの１ビットエラーの検出用データと、データ
の１ビットエラーの訂正用データが記憶される。１ビッ
トエラーの検出用データと１ビットエラーの訂正用デー
タは前述したＳＥＣＤＥＤを行うためのデータである。
エラーフラグ部１３には過去において１ビットエラーが
発生したかどうかを示すエラーフラグが記憶される。代
替領域１４には１ビットエラーが発生したデータを訂正
したデータが格納される。２はエラー検出訂正回路で、
メモリ１のデータ部１１及びＥＣＣデータ部１２から読
み出した内容をもとに、１ビットエラーを検出したとき
は、データを訂正する。エラー検出訂正回路２は、１ビ
ットエラーを検出したことを知らせるエラー信号ＥＲＲ
と、訂正した正しいデータを出力する。３はアドレスポ
インタで、訂正したデータ（正しいデータ）の格納先の
アドレス（代替アドレス）を示す。代替アドレスは代替
領域１４内のアドレスである。４はエラー処理回路で、
エラー検出訂正回路２において１ビットエラーが検出さ
れ、ＥＲＲ信号が与えられると、メモリ１のエラーフラ
グ部１３にエラーフラグをセットし、データ部１１のエ
ラーが生じていない部分にアドレスポインタ３が示す代
替アドレスを書き込み、代替領域１４内の代替アドレス
に正しいデータを格納し、アドレスポインタ３の値を増
加させる。また、エラー処理回路４はエラー検出訂正回
路２から与えられた正しいデータを外部に出力する。こ
のデータが出力データとなる。５はエラーアドレス処理
回路で、メモリ１にアクセスしたときに、アクセスした
アドレスにあるエラーフラグ部にエラーフラグがセット
されていれば、そのアドレスのデータ部に書き込まれた
代替アドレスを参照して代替領域にアクセスし、代替ア
ドレスに格納された正しいデータを出力する。このデー
タが出力データとなる。なお、代替アドレスに正しいデ
ータを書き込んだ後に、書き込んだデータについて、エ
ラーを起こしたビットと異なるビットに１ビットエラー
が発生したときは、代替アドレスにあるデータ部に新た
な代替アドレスを書き込み、新たな代替アドレスに訂正
したデータを書き込む。このように１ビットエラーが発
生する毎に新たに代替アドレスを割り当てて訂正したデ
ータを書き込んでいく。
【０００７】このように構成した装置の動作を説明す
る。図２は動作手順を示したフローチャートである。図
２において、メモリに対して読み出しを行ったときに、
読み出しを行ったアドレスにエラーフラグがセットされ
ていれば、このアドレスのデータ部から読みとった代替
アドレスを参照して、代替アドレスをアクセスして正し
いデータを読みとり出力する。読み出しを行ったアドレ
スにエラーフラグがセットされていないが、１ビットエ
ラーが検出されていれば、このアドレスにエラーフラグ
をセットし、データ部にアドレスポインタに示された代
替アドレスを書き込む。そして、正しいデータをコピー
して代替アドレスに書き込み、アドレスポインタの値を
増加させる。この正しいデータは外部に出力する。読み
出しを行ったアドレスで２ビット以上のエラーが検出さ
れたときは、エラーを通知して処理を終了する。読み出
しを行ったアドレスでエラーフラグがセットされていな
くて、何もエラーが検出されていなければそのままデー
タを出力する。このようにしてエラーの種類に応じた処
理を行う。
る。図２は動作手順を示したフローチャートである。図
２において、メモリに対して読み出しを行ったときに、
読み出しを行ったアドレスにエラーフラグがセットされ
ていれば、このアドレスのデータ部から読みとった代替
アドレスを参照して、代替アドレスをアクセスして正し
いデータを読みとり出力する。読み出しを行ったアドレ
スにエラーフラグがセットされていないが、１ビットエ
ラーが検出されていれば、このアドレスにエラーフラグ
をセットし、データ部にアドレスポインタに示された代
替アドレスを書き込む。そして、正しいデータをコピー
して代替アドレスに書き込み、アドレスポインタの値を
増加させる。この正しいデータは外部に出力する。読み
出しを行ったアドレスで２ビット以上のエラーが検出さ
れたときは、エラーを通知して処理を終了する。読み出
しを行ったアドレスでエラーフラグがセットされていな
くて、何もエラーが検出されていなければそのままデー
タを出力する。このようにしてエラーの種類に応じた処
理を行う。
【０００８】
【発明の効果】本発明によれば、メモリへアクセスした
ときに１ビットエラーを検出すると、エラーを起こした
アドレスのデータを訂正して他のエラーのない代替アド
レスに退避させ、エラーを起こしたアドレスの一部には
退避先のアドレスを書き込んでいる。退避先のアドレス
に書き込んだデータについて、以前エラーを起こしたビ
ットと異なるビットに１ビットエラーが起こったとき
は、新たな代替アドレスを割り当てて訂正したデータを
別の場所へ再度退避させる。これによって、１ビット以
内のエラーであれば、同一アドレス内の異なるビットで
エラーが起こっても、代替アドレスを読み出すことがで
きる限り、メモリに対して正常にアクセスすることがで
きる。また、２ビットエラー訂正３ビットエラー検出の
ＥＤＣでは、各アドレスについて４〜８ビットのチェッ
クデータが必要であるのに対し、本発明では数バイトの
代替用のメモリと各アドレスについて１ビットの記憶領
域だけが必要であるため、小規模なハードウェア構成で
メモリの信頼性を向上させることができる。以上説明し
たように本発明によれば、同一アドレス内にあるデータ
の異なるビットでエラーが起こっても外部からは正常な
アクセスが可能なメモリの制御装置をハードウェア構成
を大きくすることなく実現することができる。
ときに１ビットエラーを検出すると、エラーを起こした
アドレスのデータを訂正して他のエラーのない代替アド
レスに退避させ、エラーを起こしたアドレスの一部には
退避先のアドレスを書き込んでいる。退避先のアドレス
に書き込んだデータについて、以前エラーを起こしたビ
ットと異なるビットに１ビットエラーが起こったとき
は、新たな代替アドレスを割り当てて訂正したデータを
別の場所へ再度退避させる。これによって、１ビット以
内のエラーであれば、同一アドレス内の異なるビットで
エラーが起こっても、代替アドレスを読み出すことがで
きる限り、メモリに対して正常にアクセスすることがで
きる。また、２ビットエラー訂正３ビットエラー検出の
ＥＤＣでは、各アドレスについて４〜８ビットのチェッ
クデータが必要であるのに対し、本発明では数バイトの
代替用のメモリと各アドレスについて１ビットの記憶領
域だけが必要であるため、小規模なハードウェア構成で
メモリの信頼性を向上させることができる。以上説明し
たように本発明によれば、同一アドレス内にあるデータ
の異なるビットでエラーが起こっても外部からは正常な
アクセスが可能なメモリの制御装置をハードウェア構成
を大きくすることなく実現することができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作手順を示したフローチャート
である。
である。
【符号の説明】 １ メモリ １１ データ部 １２ ＥＣＣデータ部 １３ エラーフラグ部 １４ 代替領域 ２ エラー検出訂正回路 ３ アドレスポインタ ４ エラー処理回路 ５ エラーアドレス処理回路
Claims (1)
- 【請求項１】 メモリから読み出したデータにエラーチ
ェックを行い、エラーが発生しているときはデータを訂
正するメモリの制御装置において、 データそのものを記憶するデータ部と、データの１ビッ
トエラーの検出用データ及びデータの１ビットエラーの
訂正用データを記憶するＥＣＣデータ部と、過去におけ
る１ビットエラーの有無を示すエラーフラグを記憶する
エラーフラグ部と、１ビットエラーが発生したデータを
訂正したデータを格納する代替領域とからなるメモリ
と、 このメモリのデータ部及びＥＣＣデータ部から読み出し
た内容をもとに、１ビットエラーを検出したときは、デ
ータを訂正するエラー検出訂正回路と、 訂正したデータの格納先のアドレスを示し、このアドレ
スは前記代替領域内のアドレスであるアドレスポインタ
と、 前記エラー検出訂正回路が１ビットエラーを検出したと
きに、前記メモリのエラーフラグ部にエラーフラグをセ
ットし、データ部に前記アドレスポインタが示すアドレ
スを書き込み、このアドレスにアクセスして訂正したデ
ータを書き込み、アドレスポインタの値を増加させるエ
ラー処理回路と、 前記メモリからデータを読み出すときにエラーフラグ部
にエラーフラグがセットされていれば、データ部に書き
込まれたアドレスにアクセスし、このアドレスに格納さ
れたデータを正しいデータとして出力するエラーアドレ
ス処理回路と、を具備したことを特徴とするメモリの制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206289A JPH0756816A (ja) | 1993-08-20 | 1993-08-20 | メモリの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206289A JPH0756816A (ja) | 1993-08-20 | 1993-08-20 | メモリの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756816A true JPH0756816A (ja) | 1995-03-03 |
Family
ID=16520847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206289A Pending JPH0756816A (ja) | 1993-08-20 | 1993-08-20 | メモリの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| WO2021261157A1 (ja) * | 2020-06-25 | 2021-12-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置 |
-
1993
- 1993-08-20 JP JP5206289A patent/JPH0756816A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| US7234087B2 (en) | 1995-07-14 | 2007-06-19 | Renesas Technology Corp. | External storage device and memory access control method thereof |
| US6388920B2 (en) | 1996-02-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6542405B2 (en) | 1996-02-29 | 2003-04-01 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6317371B2 (en) | 1996-02-29 | 2001-11-13 | Hitachi, Ltd. | Storage device with an error correction unit and an improved arrangement for accessing and transferring blocks of data stored in a non-volatile semiconductor memory |
| US6728138B2 (en) | 1996-02-29 | 2004-04-27 | Renesas Technology Corp. | Semiconductor memory device having faulty cells |
| US6236601B1 (en) | 1996-02-29 | 2001-05-22 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US7616485B2 (en) | 1996-02-29 | 2009-11-10 | Solid State Storage Solutions Llc | Semiconductor memory device having faulty cells |
| US6031758A (en) * | 1996-02-29 | 2000-02-29 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| JP2010192002A (ja) * | 1996-02-29 | 2010-09-02 | Solid State Storage Solutions Llc | 不揮発性半導体記憶装置 |
| US8064257B2 (en) | 1996-02-29 | 2011-11-22 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| US8503235B2 (en) | 1996-02-29 | 2013-08-06 | Solid State Storage Solutions, Inc. | Nonvolatile memory with faulty cell registration |
| US9007830B2 (en) | 1996-02-29 | 2015-04-14 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| WO2021261157A1 (ja) * | 2020-06-25 | 2021-12-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置 |
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