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KR20170051039A - 반도체 장치 및 그 구동 방법 - Google Patents

반도체 장치 및 그 구동 방법 Download PDF

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KR20170051039A
KR20170051039A KR1020150153361A KR20150153361A KR20170051039A KR 20170051039 A KR20170051039 A KR 20170051039A KR 1020150153361 A KR1020150153361 A KR 1020150153361A KR 20150153361 A KR20150153361 A KR 20150153361A KR 20170051039 A KR20170051039 A KR 20170051039A
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ecc
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Withdrawn
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KR1020150153361A
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English (en)
Inventor
박민수
조진희
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US15/062,548 priority patent/US10013308B2/en
Priority to CN201610144548.2A priority patent/CN106653093B/zh
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Abstract

본 발명은 반도체 장치 및 그 구동 방법에 관한 것으로, 에러 정정 코드(Error Correction Code) 회로를 포함하는 반도체 장치에 관한 기술이다. 이러한 본 발명은 복수의 메모리 셀 들을 포함하며 데이터 라인과 연결되는 복수의 노말 매트, 복수의 노말 매트의 특정 영역에 배치되고, 특정 단위의 패리티 라인을 통해 패리티 비트가 입출력되는 복수의 더미 매트, 데이터 라인과 패리티 라인을 통해 인가되는 데이터에 대응하여 ECC(Error Correction Code) 연산을 수행하는 복수의 프리 ECC 연산기 및 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하여 ECC 연산을 수행하는 메인 ECC 연산기를 포함한다.

Description

반도체 장치 및 그 구동 방법{Semiconductor device and driving method the same}
본 발명은 반도체 장치 및 그 구동 방법에 관한 것으로, 에러 정정 코드(Error Correction Code) 회로를 포함하는 반도체 장치에 관한 기술이다.
통상적인 반도체 장치는 다수 개의 단위 셀로 구성되어 어드레스에 따라 데이터를 저장하고 데이터를 출력하는 복수의 메모리 셀 어레이와, 셀 어레이에서 출력되는 데이터 신호를 증폭하여 출력하는 복수의 센스 앰프 어레이를 포함하여 구성된다.
최근 반도체 메모리 장치는 제조 원가 경쟁력을 향상시키기 위하여 넷 다이(net die)를 증가시키는 기술을 개발하는데 노력을 기울이고 있다. 그 중 하나로 8F2의 셀 어레이 구조를 6F2 또는 4F2의 셀 어레이 구조로 변형하는 기술이 제안되고 있다. 6F2의 셀 어레이 구조는 8F2의 셀 어레이 구조에 비해 단위면적당 더 많은 셀의 집적화가 가능하기 때문에 최근 들어 지속적으로 각광받고 있다.
일반적으로 8F2는 폴디드 비트라인(folded bit line)의 구조가 적용되고 있고, 6F2는 오픈 비트라인(open bit line)의 구조가 적용되고 있다. 여기서, 폴디드 비트라인 구조는 비트라인(BL)과 비트 바 라인(BLB)이 센스 앰프(sense amplifier)의 한 방향으로 나란히 형성된 방식이고, 오픈 비트라인 구조는 센스 앰프의 양쪽으로 비트라인과 비트 바 라인이 벌어져 있는 방식이다.
여기서, 오픈 비트 라인 구조를 자세히 살펴보면 다음과 같다. 오픈 비트라인 구조의 반도체 소자는 복수의 메모리 셀 매트, 복수의 센스 앰프 어레이(S/A Array) 및 더미 매트(Dummy Mat)를 포함한다.
복수의 메모리 셀 매트(Cell Mat) 각각에는 데이터를 저장하는 메모리 셀들이 형성되어 구성될 수 있다. 메모리 셀 들은 비트 라인과 워드 라인의 교차 영역들과, 비트 바 라인(BLB)과 서브-워드 라인(SWL)의 교차 영역들에 배치된다. 이때, 메모리 셀은 셀 트랜지스터인 엔모스(NMOS)트랜지스터 및 셀 커패시터(cell capacitor)를 포함한다.
더미 매트(Dummy mat)는 메모리 셀 매트(Cell Mat)의 최상단 및 최하단, 즉 메모리 셀 블록의 외곽에 배치되는 매트로써, 타겟 셀 매트(Target Cell Mat)의 하단에 배치되어 타겟 셀 매트(Target Cell Mat)로 비교 대상이 될 비트 바 라인의 레벨을 제공하는 역할을 한다. 이러한, 더미 매트(Dummy mat)에는 각각의 메모리 셀 어레이 블록과 동일하게, 서로 교차되어 배열되는 복수의 비트 라인과 복수의 더미 워드 라인들이 형성될 수 있다.
하지만, 더미 매트(Dummy mat) 내에서는 실제로 타겟 셀 매트(Target Cell Mat)로 비교 대상이 되어 센스 앰프와 연결된 비트 바 라인(또는 비트라인)만이 동작하므로 더미 매트(Dummy mat) 내에 비트 라인(또는 비트 바 라인)은 동작하지 않아 불필요한 면적을 차지하게 된다. 따라서, 넷 다이(Net die)가 감소 될 수 있다.
그리고, 메모리 셀에 인가되는 전압이 저하하고, 셀 사이즈가 축소됨에 따라, 소프트 에러 내성의 열화가 문제되었다. 이러한 데이터 에러를 정정하는 ECC(Error Correction Code) 회로를 이용한 반도체 집적 장치로서, 통상의 데이터에 패리티 비트를 부가함으로써, 불량 비트를 정정하는 회로 기술이 개시되어 있다.
본 발명은 반도체 장치의 더미 매트를 에러 정정 코드(Error Correction Code) 회로로 활용할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 복수의 메모리 셀 들을 포함하며 데이터 라인과 연결되는 복수의 노말 매트; 복수의 노말 매트의 특정 영역에 배치되고, 특정 단위의 패리티 라인을 통해 패리티 비트가 입출력되는 복수의 더미 매트; 데이터 라인과 패리티 라인을 통해 인가되는 데이터에 대응하여 ECC(Error Correction Code) 연산을 수행하는 복수의 프리 ECC 연산기; 및 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하여 ECC 연산을 수행하는 메인 ECC 연산기를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 복수의 메모리 셀 들을 포함하며 데이터 라인과 연결되는 복수의 노말 매트; 복수의 노말 매트의 특정 영역에 배치되고, 특정 단위의 패리티 라인을 통해 패리티 비트가 입출력되며, 특정 단위의 플래그 라인을 통해 플래그 비트가 입출력되는 복수의 더미 매트; 선택신호에 대응하여 패리티 라인의 패리티 비트 출력을 선택적으로 제어하는 복수의 선택부; 데이터 라인과 패리티 라인을 통해 인가되는 데이터에 대응하여 ECC(Error Correction Code) 연산을 수행하는 복수의 프리 ECC 연산기; 및 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하여 ECC 연산을 수행하는 메인 ECC 연산기를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 구동 방법은, 리프레쉬 동작시에 노말 매트의 데이터와 더미 매트에 저장된 데이터를 리드하는 단계; 더미 매트와 연결된 플래그 라인의 데이터를 입력받아 플래그 비트가 제 1로직 레벨 인지의 여부를 판단하는 단계; 플래그 비트가 제 1로직 레벨인 경우 패리티 비트를 연산하고 더미 매트에 제 2로직 레벨을 갖는 플래그 비트를 라이트하며, 플래그 비트가 제 1로직 레벨이 아닌 경우 노말 매트의 데이터와 더미 매트의 패리티 데이터를 리드하여 복수의 ECC 패리티를 연산하고 에러를 보정하는 단계; 및 노말 매트와 더미 매트를 포함하는 뱅크에 대해 프리차지 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 장치의 더미 매트를 에러 정정 코드(Error Correction Code) 회로로 활용하여 칩의 넷 다이(Net die)를 증가시키고 데이터 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 3은 도 2의 반도체 장치의 선택 제어부에 관한 구성도.
도 4는 도 2의 메인 ECC 연산기에 관한 상세 구성도.
도 5는 도 2의 플래그 생성부에 관한 상세 구성도.
도 6은 도 2의 반도체 장치에 관한 동작을 설명하기 위한 흐름도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 복수의 뱅크 BK0~BK7, 복수의 프리 에러 정정 코드(ECC; Error Correction Code, 이하, ECC 라 함) 연산기(100~170) 및 메인 ECC 연산기(200)를 포함한다.
반도체 장치는 복수의 뱅크 BK0~BK7로 구분되어 구동된다. 복수의 뱅크 BK0~BK7 각각은 복수의 메모리 셀 들로 구성된 복수의 노말 매트 MAT0~MAT7와, 복수의 더미 매트 DMAT0~DMAT7를 포함한다.
즉, 메모리 셀 어레이는 복수의 단위 메모리 셀 들로 이루어진 노말 매트들 MAT0~MAT7의 집합들로 구분된다. 이들 노말 매트들 MAT0~MAT7은 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행 및 복수의 매트열을 이룬다.
그리고, 복수의 노말 매트 MAT0~MAT7의 최외곽 가장자리에 배치된 매트는 더미 매트 DMAT0~DMAT7로 사용될 수 있다. 이러한 더미 매트 DMAT0~DMAT7는 패리티 비트를 저장하기 위한 영역으로 할당될 수 있다.
또한, 복수의 프리 ECC 연산기(100~170)는 데이터 라인 IO 및 패리티 라인 PIO을 통해 복수의 뱅크 BK0~BK7와 연결된다. 복수의 프리 ECC 연산기(100~170)는 각각 한 뱅크 BK의 데이터 라인 IO과 패리티 라인 PIO 단위로 ECC 동작을 수행한다.
여기서, 복수의 노말 매트 MAT0~MAT7는 데이터 라인 IO을 통해 특정 단위의 데이터가 입출력된다. 그리고, 복수의 더미 매트 DMAT0~DMAT7는 패리티 라인 PIO을 통해 특정 단위의 패리티 비트가 입출력된다.
이와 같이, 본 발명의 실시예는 노말 데이터를 입출력하기 위한 데이터 라인 IO과 패리티 비트를 입출력하기 위한 패리티 라인 PIO이 서로 분리된다. 이러한 경우 라이트 또는 리드 동작시 패리티 라인 PIO과는 별도로 데이터 라인 IO을 통해 데이터를 입출력할 수 있도록 한다.
프리 ECC 연산기(100~170)는 노말 액티브 모드시에는 리드 또는 라이트 명령에 대응하여 ECC 동작을 수행한다.
즉, 뱅크 BK0~BK7의 리드 동작시에는 노말 매트 MAT0~MAT7의 데이터와 더미 매트 DMAT0~DMAT7의 패리티 비트를 모두 리드하여 프리 ECC 연산기(100~170)에서 에러 정정 동작을 수행한다. 그리고, 뱅크 BK0~BK7의 라이트 동작시에는 노말 매트 MAT0~MAT7에 데이터를 저장하고 더미 매트 DMAT0~DMAT7에 패리티 비트를 저장한다.
반도체 장치의 종류 및 구조에 따라 버스트 랭스(Burst Length) 및 데이터 입출력 라인의 수가 다를 수 있다. 반도체 장치의 버스트 랭스 및 데이터 입출력 라인의 수에 따라 선택되는 컬럼 라인의 개수도 달라질 수 있다. 외부로부터 입력된 컬럼 어드레스에 의해 컬럼 선택신호가 서로 다른 개수로 활성화된다. 이에 따라, 리드/라이트 명령시 선택된 매트의 센싱부 중 컬럼 선택신호에 의해 선택된 센스앰프의 데이터가 입출력될 수 있다.
복수의 프리 ECC 연산기(100~170)는 데이터 라인 IO 및 패리티 라인 PIO을 통해 복수의 뱅크 BK0~BK7로부터 인가되는 데이터 및 패리티 비트에 대응하여 ECC를 연산한다.
그리고, 메인 ECC 연산기(200)는 복수의 프리 ECC 연산기(100~170)로부터 인가되는 데이터와 패리티 라인 PIO으로부터 인가되는 패리티 비트에 대응하여 ECC 연산을 수행한다.
복수의 노말 매트 MAT0~MAT7와 연결된 데이터 라인 IO의 개수가 64개라고 가정한다. 그러면, 일반적인 경우 ECC 연산기는 7개(또는, 8개)의 패리티 비트가 필요하다.
이에 따라, 패리티 라인 PIO의 개수가 7개(또는, 8개)가 된다. 액티브 동작시 리드 또는 라이트 명령이 인가되어 복수의 노말 매트 MAT0~MAT7가 64개의 데이터 라인 IO 단위로 동작하는 경우 ECC 연산기가 동작하게 된다.
하지만, 본 발명의 실시예는 노말 액티브(리드 또는 라이트 동작시) 동작시 ECC 연산을 수행하는 것이 아니라, 리프레쉬 동작시 뱅크 BK0~BK7의 출력 데이터를 조합하여 메인 ECC 연산기(200)에서 ECC 연산 동작을 수행하게 된다. 한 번에 연산되는 비트의 수가 많을수록 ECC를 위한 패리티 비트는 줄어들게 된다.
즉, 반도체 장치의 오토 리프레쉬 동작시 모든 뱅크 단위로 ECC 연산 동작을 한 번에 수행할 수 있게 된다. 이에 따라, 각 뱅크 BK0~BK7에서 출력된 데이터를 각각의 프리 ECC 연산기(100~170)에서 모두 보정하지 않아도 된다.
이러한 경우 복수의 더미 매트 DMAT0~DMAT7에서 필요한 패리티 비트는 2개면 된다. 그리고, 각 더미 매트 DMAT0~DMAT7와 연결된 패리티 라인 PIO의 개수가 2개가 된다. 즉, 본 발명의 실시예와 같이 메인 ECC 연산기(200)를 사용하는 경우 기존 대비 각 더미 매트 DMAT0~DMAT7와 연결된 패리티 라인 PIO의 개수를 줄일 수 있도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 다른 실시예는 복수의 뱅크 BK0~BKF, 복수의 프리 에러 정정 코드(ECC; Error Correction Code, 이하, ECC 라 함) 연산기(300~450), 복수의 선택부(500~650), 메인 ECC 연산기(700) 및 플래그 생성부(710)를 포함한다.
반도체 장치는 복수의 뱅크 BK0~BKF로 구분되어 구동된다. 복수의 뱅크 BK0~BKF 각각은 복수의 메모리 셀 들로 구성된 복수의 노말 매트 MAT0~MATF와, 복수의 더미 매트 DMAT0~DMATF를 포함한다.
즉, 메모리 셀 어레이는 복수의 단위 메모리 셀 들로 이루어진 노말 매트들 MAT0~MATF의 집합들로 구분된다. 이들 노말 매트들 MAT0~MATF은 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행 및 복수의 매트열을 이룬다.
그리고, 복수의 노말 매트 MAT0~MATF의 최외곽 가장자리에 배치된 매트는 더미 매트 DMAT0~DMATF로 사용될 수 있다. 이러한 더미 매트 DMAT0~DMATF는 패리티 비트를 저장하기 위한 영역으로 할당될 수 있다.
또한, 복수의 프리 ECC 연산기(300~350)는 데이터 라인 IO, 플래그 라인 BK0_F~BKF_F 및 패리티 라인 PIO을 통해 복수의 뱅크 BK0~BK7와 연결된다. 복수의 프리 ECC 연산기(300~350)는 각각 한 뱅크 BK의 데이터 라인 IO과, 플래그 라인 BK(N)_F 및 패리티 라인 PIO 단위로 ECC 동작을 수행한다.
여기서, 복수의 노말 매트 MAT0~MATF는 데이터 라인 IO을 통해 특정 단위의 데이터가 입출력된다. 그리고, 복수의 더미 매트 DMAT0~DMATF는 패리티 라인 PIO을 통해 특정 단위의 패리티 비트가 입출력된다.
그리고, 복수의 더미 매트 DMAT0~DMATF는 플래그 라인 BK0_F~BKF_F을 통해 플래그 비트가 입출력된다. 플래그 라인 BK0_F~BKF_F은 더미 매트 DMAT0~DMATF의 해당 어드레스에 데이터가 라이트 되었는지를 판단하기 위해 "1" 또는 "0"의 1 비트 정보를 나타내는 플래그 비트를 포함한다.
본 발명의 실시예에서 하나의 뱅크를 기준으로 했을 때 데이터 라인 IO은 64개, 패리티 라인 PIO은 11개, 각각의 플래그 라인 BK0_F~BKF_F은 1개로 이루어질 수 있다. 그리고, 전체 뱅크가 16라고 가정한다면, 전체 뱅크 BK0~BKF를 기준으로 했을 때 데이터 라인 IO는 1024개, 패리티 라인 PIO는 11개, 플래그 라인 BK0_F~BKF_F은 16개로 이루어질 수 있다.
리프레쉬 동작시 ECC 연산을 수행하기 위해서는 해당 더미 매트 DMAT0~DMATF에 패리티 비트가 저장된 이후에 데이터가 변경되었는지를 알아야 한다. 이에 따라, 노말 라이트 동작시 데이터가 변경되었다는 플래그 비트를 더미 매트 DMAT0~DMATF에 따로 저장하게 된다. 이러한 플래그 비트 정보는 플래그 라인 BK0_F~BKF_F을 통해 복수의 프리 ECC 연산기(300~350)에 출력된다.
이와 같이, 본 발명의 실시예는 노말 데이터를 입출력하기 위한 데이터 라인 IO과, 플래그 비트를 입출력하기 위한 플래그 라인 BK0_F~BKF_F 및 패리티 비트를 입출력하기 위한 패리티 라인 PIO이 서로 분리된다. 이러한 경우 라이트 또는 리드 동작시 패리티 라인 PIO, 플래그 라인 BK0_F~BKF_F과는 별도로 데이터 라인 IO을 통해 데이터를 입출력할 수 있도록 한다.
프리 ECC 연산기(300~450)는 리프레쉬 동작시 노말 매트 MAT0~MATF의 데이터와 더미 매트 DMAT0~DMATF의 패리티 비트를 모두 리드하여 프리 ECC 연산기(300~450)에서 에러 정정 동작을 수행한다. 그리고, 뱅크 BK0~BKF의 라이트 동작시에는 노말 매트 MAT0~MATF에 데이터를 저장하고 더미 매트 DMAT0~DMATF에 패리티 비트를 저장한다.
그리고, 복수의 프리 ECC 연산기(300~450)는 리프레쉬 동작시에 데이터 라인 IO, 패리티 라인 PIO 및 플래그 라인 BK0_F~BKF_F을 통해 복수의 뱅크 BK0~BKF로부터 인가되는 데이터, 플래그 비트 및 패리티 비트에 대응하여 ECC를 연산한다.
또한, 복수의 선택부(500~650)는 복수의 선택신호 SEL<0:15>에 대응하여 각 더미 매트 DMAT0~DMATF의 패리티 라인 PIO으로부터 인가되는 패리티 데이터를 메인 ECC 연산기(700)에 선택적으로 출력한다. 여기서, 복수의 선택부(500~650)는 선택신호 SEL<0:15>에 의해 어느 하나만 활성화된다. 이에 따라, 복수의 선택부(500~650)와 메인 ECC 연산기(700)를 서로 연결하는 데이터 라인은 하나의 뱅크 단위(예를 들면, 11개의 패리티 라인 PIO 단위)로 데이터가 입출력된다.
그리고, 메인 ECC 연산기(700)는 리프레쉬 동작시 복수의 선택부(500~650)로부터 인가되는 데이터에 대응하여 ECC 연산을 수행한다. 즉, 복수의 프리 ECC 연산기(300~450)를 통해 각 뱅크별로 ECC 연산의 일부를 수행하고, 메인 ECC 연산기(700)에서 복수의 프리 ECC 연산기(300~450)의 ECC 결과를 조합하여 최종적인 ECC 연산을 수행하게 된다.
예를 들어, 메인 ECC 연산기(700)는 16 뱅크를 기준으로 했을 때, 각 뱅크 BK0~BKF로부터 인가되는 16개의 플래그 비트와 선택부(500~650)에 의해 하나의 뱅크 BK로부터 인가되는 11개의 패리티 비트를 조합하여 총 27개의 비트 정보에 대응하여 ECC 동작을 수행한다.
또한, 플래그 생성부(710)는 플래그 라인 BK0_F~BKF_F을 통해 더미 매트 DMAT0~DMATF로부터 인가되는 플래그 비트를 입력받는다. 그리고, 플래그 라인 BK0_F~BKF_F으로부터 인가되는 플래그 비트를 조합하여 패리티 비트를 연산하기 위한 플래그 라이트신호 WT_F를 더미 매트 DMAT0~DMATF에 출력한다.
즉, 플래그 비트는 더미 매트 DMAT0~DMATF의 라이트 상태를 나타내는 것이다. 플래그 생성부(710)는 플래그 라인 BK0_F~BKF_F으로부터 인가되는 플래그 비트를 판단하여 각 뱅크 BK0~BKF에 플래그 신호의 라이트 동작을 제어하기 위한 플래그 라이트신호 WT_F를 출력한다.
도 2의 실시예는 리프레쉬 동작시 뱅크 BK0~BKF의 출력 데이터를 조합하여 메인 ECC 연산기(700)에서 ECC 연산 동작을 수행하게 된다. 즉, 반도체 장치의 오토 리프레쉬 동작시 특정 뱅크를 선택하여 ECC 연산 동작을 한 번에 수행할 수 있게 된다. 한 번에 연산 되는 비트의 수가 많을수록 ECC를 위한 패리티 비트는 줄어들게 된다.
복수의 노말 매트 MAT0~MATF와 연결된 데이터 라인 IO의 개수가 64개라고 가정한다. 그러면, 각 더미 매트 DMAT0~DMATF와 연결된 패리티 라인 PIO의 개수가 11개가 된다. 리프레쉬 어드레스에 대응하여 특정 뱅크 BK에 모든 패리티 비트가 집중적으로 배치된다.
예를 들어, 선택 제어부(도 3에서 후술함)는 리프레쉬 어드레스에 대응하여 복수의 선택신호 SEL<0:15> 중 선택신호 SEL<0>를 활성화시킬 수 있다. 선택신호 SEL<0>가 활성화되면 선택부(500)가 동작하게 된다.
그러면, 뱅크 BK0가 선택되어 더미 매트 DMAT0와 연결된 패리티 라인 PIO의 패리티 데이터가 선택부(500)에 전달된다. 선택부(500)의 데이터는 메인 ECC 연산기(700)에 전달되어 에러 보정 동작이 수행된다.
본 발명의 실시예는 선택부(500~650)를 포함하여 각 뱅크 BK0~BKF 중 선택된 뱅크의 패리티 비트만 메인 ECC 연산기(700)에서 에러 보정 연산이 수행되므로 패리티 비트가 전달되는 라인의 수를 줄일 수 있도록 한다.
반도체 장치의 기술이 쉬링크 되면서 셀 데이터의 신뢰도가 떨어질 수 있다. 이러한 점을 개선하기 위해, 다양한 방법들이 제안되고 있으며, 그 중 하나가 메모리 내부에 ECC 회로를 구비하는 것이다. 메모리 내부에 데이터 비트와 패리티 비트를 모두 저장하고, 에러가 발생한 경우 ECC 회로를 통해 에러를 정정하도록 한다.
그런데, 메모리 내부에 ECC 회로를 구비하는 경우 패리티 비트를 저장할 셀 영역이 필요하게 되고 이로 인해 칩 사이즈가 증가 될 수 있다. 따라서, 본 발명의 실시예는 패리티 비트를 저장하기 위해 추가적인 셀 영역을 배치하지 않고 더미 매트 DMAT0~DMATF를 이용하여 온-칩(On-chip) ECC 회로를 구현하여 데이터의 신뢰성을 향상시키도록 한다.
그리고, 본 발명의 실시예에서는 뱅크 BK0~BKF와, 노말 매트 MAT0~MATF와, 더미 매트 DMAT0~DMATF의 개수가 16개, 각 데이터 라인 IO의 개수가 64 개, 패리티 라인 PIO이 2개 또는 11개인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되지 않고 각 구성요소들 및 라인의 크기와 개수는 충분히 변경이 가능하다.
도 3은 도 2의 선택 제어부(660)에 관한 구성도이다.
선택 제어부(660)는 리프레쉬 어드레스 REFADD에 대응하여 복수의 선택신호 SEL<0:15>를 생성한다. 이러한 복수의 선택신호 SEL<0:15>에 대응하여 선택부(500~650) 중 해당하는 하나의 선택부가 활성화되어 패리티 라인 PIO의 패리티 비트를 메인 ECC 연산기(700)에 전달할 수 있도록 한다.
본 발명의 실시에에서는 16개의 뱅크를 기준으로 할 때 16개의 선택신호 SEL<0:15>가 출력될 수 있다.
도 4는 도 2의 메인 ECC 연산기(700)에 관한 상세 구성도이다.
메인 ECC 연산기(700)는 복수의 프리 ECC 연산기(300~450)로부터 인가되는 데이터를 조합하여 조합신호 P0~P11를 출력한다. 이러한 메인 ECC 연산기(700)는는 복수의 조합부(701~703)를 포함한다.
여기서, 조합부(701)는 각각의 프리 ECC 연산기(300~450)로부터 인가되는 인가되는 데이터 P0_BK0~P0_BKF를 조합하여 조합신호 P0를 출력한다. 여기서, 조합부(710)는 데이터 P0_BK0~P0_BKF를 배타적 오아 연산하는 배타적 오아게이트를 포함할 수 있다.
그리고, 조합부(702)는 각각의 프리 ECC 연산기(300~450)로부터 인가되는 인가되는 데이터 P1_BK0~P1_BKF를 조합하여 조합신호 P1를 출력한다. 여기서, 조합부(702)는 데이터 P1_BK0~P1_BKF를 배타적 오아 연산하는 배타적 오아게이트를 포함할 수 있다.
또한, 조합부(703)는 각각의 프리 ECC 연산기(300~450)로부터 인가되는 인가되는 데이터 P11_BK0~P11_BKF를 조합하여 조합신호 P11를 출력한다. 여기서, 조합부(703)는 데이터 P11_BK0~P11_BKF를 배타적 오아 연산하는 배타적 오아게이트를 포함할 수 있다.
위의 데이터 P0_BK0~P0_BKF, P1_BK0~P1_BKF, P11_BK0~P11_BKF에서 "BK" 다음의 숫자는 뱅크 BK0~BKF 정보를 나타낸다. 예를 들어, 데이터 P0_BK0는 뱅크 BK0의 프리 ECC 연산기(300)로부터 인가되는 데이터를 나타낸다. 그리고, 데이터 P11_BKF는 뱅크 BKF의 프리 ECC 연산기(450)로부터 인가되는 데이터를 나타낸다.
도 5는 도 2의 플래그 생성부(710)에 관한 상세 구성도이다.
플래그 생성부(710)는 더미 매트 DMAT0~DMATF의 플래그 라인 BK0_F~BKF_F으로부터 인가되는 플래그 비트를 조합하여 플래그 라이트신호 WT_F를 출력한다. 여기서, 플래그 생성부(710)는 복수의 플래그 라인 BK0_F~BKF_F의 신호 중 적어도 어느 하나 이상의 신호가 인에이블된 경우 플래그 라이트신호 WT_F를 활성화시킨다. 이러한 플래그 생성부(710)는 복수의 플래그 라인 BK0_F~BKF_F을 오아 연산하는 오아게이트를 포함할 수 있다.
리프레쉬 동작의 사이사이 구간에서 데이터가 변경된 경우 기 저장된 패리티 정보가 달라질 수 있으므로, 다시 패리티 연산을 수행해야 한다. 이에 따라, 1개의 뱅크라도 새로운 데이터가 라이트 되었다면 플래그 라이트신호 WT_F가 인에이블 된다. 이에 따라, 뱅크에 저장된 데이터를 바탕으로 하여 패리티 비트를 연산하게 된다.
도 6은 도 2의 반도체 장치에 관한 동작을 설명하기 위한 흐름도이다.
먼저, 액티브 동작시(단계 S1) 노말 매트 MAT0~MATF에 데이터를 라이트한다. 그리고, 플래그 생성부(710)는 플래그 라인 BK0_F~BKF_F의 데이터를 조합하여 더미 매트 DMAT0~DMATF에 플래그 비트 "1"을 라이트한다.(단계 S2) 그리고, 복수의 뱅크 BK0~BKF에 대해 프리차지 동작을 수행한다.(단계 S3)
한편, 리프레쉬 동작시에 노말 매트 MAT0~MATF의 데이터와 더미 매트 DMAT0~DMATF에 저장된 데이터를 리드하게 된다.(단계 S4) 플래그 생성부(710)는 플래그 라인 BK0_F~BKF_F의 데이터를 입력받아 플래그 비트가 "1"인지의 여부를 판단한다.(단계 S5)
리프레쉬 동작시 ECC 연산을 수행하기 위해서는 해당 더미 매트 DMAT0~DMATF에 패리티 비트가 저장된 이후에 데이터가 변경되었는지를 알아야 한다. 이에 따라, 노말 라이트 동작시 데이터가 변경되었다는 플래그 비트를 더미 매트 DMAT0~DMATF에 따로 저장하게 된다.
만약, 플래그 비트가 "1"인 경우 데이터가 라이트되어 데이터 변경이 이루어진 것이므로 패리티 비트를 연산하게 된다.(단계 S6) 즉, 리프레쉬 명령의 인가시 플래그 비트를 리드하여 해당 어드레스에 데이터가 라이트 되었는지의 여부를 판단한다. 예를 들어, 플래그 라인 BK0_F~BKF_F의 데이터 중 적어도 어느 하나의 데이터라도 라이트 된 것으로 판단되면 패리티 모드로 동작하여 패리티 비트를 연산하게 된다.
그리고, 플래그 라이트신호 WT_F가 활성화되어 더미 매트 DMAT0~DMATF에 패리티 비트를 다시 라이트한다. 즉, 플래그 데이터를 변경하여 더미 매트 DMAT0~DMATF에 플래그 비트 "0"을 다시 라이트한다.(단계 S7) 그리고, 복수의 뱅크 BK0~BKF에 대해 프리차지 동작을 수행한다.(단계 S8)
반면에, 플래그 비트가 "1"이 아닌 경우 해당 어드레스에 새로운 데이터가 라이트 되지 않았다고 판단한다. 이에 따라, 노말 매트 MAT0~MATF의 데이터와 더미 매트 DMAT0~DMATF의 패리티 데이터를 리드하여 복수의 프리 ECC 연산기(300~450), 메인 ECC 연산기(700)를 통해 ECC 패리티를 연산한다.(단계 S9) 만약, 연산 결과 에러가 발생한 경우 에러를 보정하게 된다.(단계 S10) 그리고, 복수의 뱅크 BK0~BKF에 대해 프리차지 동작을 수행한다.(단계 S8)
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 복수의 메모리 셀 들을 포함하며 데이터 라인과 연결되는 복수의 노말 매트;
    상기 복수의 노말 매트의 특정 영역에 배치되고, 특정 단위의 패리티 라인을 통해 패리티 비트가 입출력되는 복수의 더미 매트;
    상기 데이터 라인과 상기 패리티 라인을 통해 인가되는 데이터에 대응하여 ECC(Error Correction Code) 연산을 수행하는 복수의 프리 ECC 연산기; 및
    상기 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하여 ECC 연산을 수행하는 메인 ECC 연산기를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 복수의 프리 ECC 연산기는
    각각 한 뱅크에 대응한 상기 데이터 라인과 상기 패리티 라인의 단위로 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 메인 ECC 연산기는
    모든 뱅크 단위로 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 복수의 프리 ECC 연산기와 상기 메인 ECC 연산기는 리프레쉬 동작시 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 데이터 라인과 상기 패리티 라인은 서로 분리되어 배치되는 것을 특징으로 하는 반도체 장치.
  6. 복수의 메모리 셀 들을 포함하며 데이터 라인과 연결되는 복수의 노말 매트;
    상기 복수의 노말 매트의 특정 영역에 배치되고, 특정 단위의 패리티 라인을 통해 패리티 비트가 입출력되며, 특정 단위의 플래그 라인을 통해 플래그 비트가 입출력되는 복수의 더미 매트;
    선택신호에 대응하여 상기 패리티 라인의 상기 패리티 비트 출력을 선택적으로 제어하는 복수의 선택부;
    상기 데이터 라인과 상기 패리티 라인을 통해 인가되는 데이터에 대응하여 ECC(Error Correction Code) 연산을 수행하는 복수의 프리 ECC 연산기; 및
    상기 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하여 ECC 연산을 수행하는 메인 ECC 연산기를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 복수의 프리 ECC 연산기는
    각각 한 뱅크에 대응한 상기 데이터 라인과, 상기 패리티 라인 및 상기 플래그 라인의 단위로 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 메인 ECC 연산기는
    상기 선택부에 의해 선택된 하나의 뱅크로부터 인가되는 상기 패리티 비트 단위로 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서, 상기 복수의 프리 ECC 연산기와 상기 메인 ECC 연산기는 리프레쉬 동작시 상기 ECC 연산을 수행하는 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서, 상기 데이터 라인과 상기 패리티 라인 및 상기 플래그 라인은 서로 분리되어 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제 6항에 있어서, 상기 플래그 라인과 연결되며, 각 뱅크의 상기 플래그 비트를 조합하여 플래그 라이트신호를 상기 복수의 더미 매트에 출력하는 플래그 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 플래그 생성부는
    상기 각 뱅크의 상기 플래그 비트 중 적어도 어느 하나가 활성화되는 경우 상기 플래그 라이트신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  13. 제 6항에 있어서, 상기 플래그 비트는
    해당하는 더미 매트에 데이터가 라이트 되었는지를 판단하기 위한 1 비트 정보를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 6항에 있어서, 리프레쉬 동작시
    상기 플래그 비트가 제 1로직 레벨인 경우 패리티 비트를 연산하여 상기 복수의 더미 매트에 패리티 비트를 라이트하고, 상기 더미 매트에 상기 플래그 비트를 제 2로직 레벨로 라이트하는 것을 특징으로 하는 반도체 장치.
  15. 제 6항에 있어서, 리프레쉬 동작시
    상기 플래그 비트가 제 2로직 레벨인 경우 ECC 패리티를 연산하고 에러를 보정하는 것을 특징으로 하는 반도체 장치.
  16. 제 6항에 있어서, 상기 복수의 선택부는
    상기 선택신호에 대응하여 어느 하나만 활성화되는 것을 특징으로 하는 반도체 장치.
  17. 제 6항에 있어서, 리프레쉬 어드레스 대응하여 상기 선택신호를 제어하는 선택 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 6항에 있어서, 상기 메인 ECC 연산기는
    상기 복수의 프리 ECC 연산기로부터 인가되는 데이터를 조합하는 복수의 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  19. 리프레쉬 동작시에 노말 매트의 데이터와 더미 매트에 저장된 데이터를 리드하는 단계;
    상기 더미 매트와 연결된 플래그 라인의 데이터를 입력받아 플래그 비트가 제 1로직 레벨 인지의 여부를 판단하는 단계;
    상기 플래그 비트가 상기 제 1로직 레벨인 경우 패리티 비트를 연산하고 상기 더미 매트에 제 2로직 레벨을 갖는 플래그 비트를 라이트하며, 상기 플래그 비트가 상기 제 1로직 레벨이 아닌 경우 상기 노말 매트의 데이터와 상기 더미 매트의 패리티 데이터를 리드하여 복수의 ECC 패리티를 연산하고 에러를 보정하는 단계; 및
    상기 노말 매트와 상기 더미 매트를 포함하는 뱅크에 대해 프리차지 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동 방법.
  20. 제 19항에 있어서,
    액티브 동작시 상기 노말 매트에 데이터를 라이트하는 단계;
    상기 플래그 라인의 데이터를 조합하여 상기 더미 매트에 상기 제 1 로직 레벨을 갖는 플래그 비트를 라이트하는 단계; 및
    상기 뱅크에 대해 프리차지 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 구동 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102707649B1 (ko) * 2016-12-22 2024-09-20 에스케이하이닉스 주식회사 에러 정정 코드 회로를 갖는 반도체 메모리 장치
CN107039087B (zh) * 2017-05-17 2024-07-02 西安紫光国芯半导体股份有限公司 用于dram的ecc编码方法以及dram
CN107025948B (zh) * 2017-05-17 2023-08-15 西安紫光国芯半导体有限公司 具有标志位指示数据长度的纠错功能的存储器和纠错方法
US11609699B2 (en) * 2019-06-24 2023-03-21 Micron Technology, Inc. Memory device with parity data system and method
US11907544B2 (en) 2020-08-31 2024-02-20 Micron Technology, Inc. Automated error correction with memory refresh
JP2022044286A (ja) 2020-09-07 2022-03-17 キオクシア株式会社 メモリシステム
US12086026B2 (en) * 2021-03-17 2024-09-10 Micron Technology, Inc. Multiple error correction code (ECC) engines and ECC schemes
JPWO2022239623A1 (ko) * 2021-05-14 2022-11-17
CN116701044B (zh) * 2022-02-24 2025-01-10 长鑫存储技术有限公司 数据传输电路与数据传输方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670880B2 (ja) 1983-01-21 1994-09-07 株式会社日立マイコンシステム 半導体記憶装置
US6212089B1 (en) * 1996-03-19 2001-04-03 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
KR950008789B1 (ko) * 1992-07-30 1995-08-08 삼성전자주식회사 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치
JP2001052495A (ja) 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
KR100379556B1 (ko) 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치
JP4877894B2 (ja) * 2001-07-04 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US7032142B2 (en) * 2001-11-22 2006-04-18 Fujitsu Limited Memory circuit having parity cell array
JP4712365B2 (ja) * 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
KR100632370B1 (ko) 2005-02-15 2006-10-11 삼성전자주식회사 리페어 효율을 개선하는 오픈 비트라인 구조의 메모리 디바이스 및 이의 리페어 방법
US7649760B2 (en) 2005-08-19 2010-01-19 Samsung Electronics Co., Ltd Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same
KR100876807B1 (ko) 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 메모리 장치
WO2009031231A1 (ja) * 2007-09-07 2009-03-12 Renesas Technology Corp. 半導体装置
KR101398200B1 (ko) 2008-03-18 2014-05-26 삼성전자주식회사 메모리 장치 및 인코딩/디코딩 방법
JP5276173B2 (ja) 2008-08-15 2013-08-28 エルエスアイ コーポレーション ニア・コードワードのｒｏｍリスト復号
KR20100053203A (ko) 2008-11-12 2010-05-20 삼성전자주식회사 디펙트 프리 블록을 부트 블록으로 설정하는 반도체 메모리장치 및 그 부트 블락 설정 방법
KR101607307B1 (ko) * 2009-07-09 2016-03-30 삼성전자주식회사 정보 부호화 방법, 정보 복호화 방법, 기록/재생 장치 및 정보 저장 매체
CN101964205B (zh) * 2010-09-17 2013-08-07 记忆科技(深圳)有限公司 基于固态硬盘的ecc模块动态复用系统及方法
US9679664B2 (en) 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
KR20140001483A (ko) 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 반도체 집적 회로 장치
KR102065665B1 (ko) 2013-10-17 2020-01-13 삼성전자 주식회사 더미 워드라인을 포함하는 불휘발성 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법

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US20170123904A1 (en) 2017-05-04
US10013308B2 (en) 2018-07-03
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CN106653093B (zh) 2020-08-25

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PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20151102

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination