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KR100767612B1 - 반도체 장치 및 제조 방법 - Google Patents

반도체 장치 및 제조 방법 Download PDF

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KR100767612B1
KR100767612B1 KR1020010011525A KR20010011525A KR100767612B1 KR 100767612 B1 KR100767612 B1 KR 100767612B1 KR 1020010011525 A KR1020010011525 A KR 1020010011525A KR 20010011525 A KR20010011525 A KR 20010011525A KR 100767612 B1 KR100767612 B1 KR 100767612B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

고 신뢰성의 반도체 디스플레이 장치를 제공한다. 반도체 디스플레이 장치에서의 반도체층은 채널 형성 영역, LDD 영역, 소스 영역 및 드레인 영역을 가지며, LDD 영역은 게이트 절연막을 개재하여 제 1 게이트 전극과 중첩한다.
박막 트랜지스터, 애노드, 캐소드, 드레인 영역, 채널 형성 영역, 게이트 전극, 반도체층

Description

반도체 장치 및 제조 방법{Semiconductor device and manufacturing method}
도 1a 내지 도 1f는 본 발명의 EL 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 2a 및 도 2b는 본 발명의 TFT 게이트 전극의 확대도.
도 3a 내지 도 3d는 실시예 1의 EL 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 4a 내지 도 4c는 실시예 1의 EL 디스플레이 장치의 제조 공정을 도시한 도면.
도 5a 내지 도 5c는 실시예 1의 EL 디스플레이 장치의 제조 공정을 도시한 도면.
도 6a 및 6b는 실시예 1의 EL 디스플레이 장치의 제조 공정을 도시한 도면.
도 7a 및 7b 각각은 실시예 2의 EL 디스플레이 장치의 화소의 상면도 및 회로도.
도 8은 실시예 3의 EL 디스플레이 장치의 단면도.
도 9는 실시예 4의 EL 디스플레이 장치의 단면도.
도 10은 실시예 5의 EL 디스플레이 장치의 단면도.
도 11a 및 도 11b 각각은 실시예 6의 EL 디스플레이 장치의 화소의 상면도 및 회로도.
도 12a 및 도 12b는 실시예 7의 반도체층의 결정화 방법을 도시한 도면.
도 13a 및 도 13b는 실시예 7의 반도체층의 결정화 방법을 도시한 도면.
도 14a 및 도 14b는 실시예 7의 반도체층의 결정화 방법을 도시한 도면.
도 15a 및 도 15b 각각은 실시예 8의 EL 디스플레이 장치의 외양 및 단면도.
도 16a 내지 도 16f는 실시예 13의 EL 디스플레이 장치를 사용한 전자 기기를 도시한 도면.
도 17a 내지 도 17b는 실시예 13의 EL 디스플레이 장치를 사용한 전자 기기를 도시한 도면.
도 18은 실시예 10의 EL 디스플레이 장치의 블록도.
도 19a 내지 도 19d는 실시예 11의 TFT 게이트 전극의 확대도.
도 20a 및 도 20b는 실시예 14의 TFT 게이트 전극의 확대도.
도 21은 실시예 14의 형상 A에서 TaN막 두께와 전자 온도간 관계를 도시한 그래프.
도 22는 실시예 14의 형상 B에서 TaN막 두께와 전자 온도간 관계를 도시한 그래프.
도 23은 실시예 14의 형상 B에서 전자 온도와 수평방향 전계강도의 비교도.
도 24는 실시예 14의 형상 A와 형상 B에서 인의 농도분포를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
171 : EL 층 72 : 캐소드
300: 기판 301 : 기저막
302, 303 : 반도체층 307, 308 : 레지스트 마스크
309, 310 : 제 1 형상의 도전층 304 : 게이트 절연막
318 : 제 2 불순물 영역 327 : 소스 영역
328 : 드레인 영역 329 : Lov 영역
본 발명은 반도체 소자(반도체 박막을 사용한 소자)를 사용한 반도체 디스플레이 장치에 관한 것이다. 더욱이, 본 발명은 디스플레이부에 반도체 디스플레이 장치를 사용한 전자 기기에 관한 것이다.
박막 트랜지스터(TFT)를 형성하기 위해서 절연 표면을 갖는 기판 상에 형성된 반도체 박막(수nm 내지 수백 나노미터 두께 정도의)을 사용하는 기술들이 최근에 주목되어 왔다. 박막 트랜지스터은 이를테면 IC 및 반도체 디스플레이 장치와 같은 전자 장치에 광범하게 적용되고, 특히 액정 디스플레이 장치 및 EL 디스플레이 장치용의 스위칭 소자로서 급속히 개발되고 있다.
EL 디스플레이 장치는 유기 EL 디스플레이(OELD) 및 유기 발광 다이오드(OLED)로서도 칭해지고 있다.
EL 디스플레이 장치는 자기발광형(self-light-emitting)이다. EL 장치는 유기 화합물(EL 층)을 포함하는 층이 한 쌍의 전극(애노드 및 캐소드) 사이에 개재된 구조를 가지며, EL 층은 보통 적층구조를 갖는다. 이스트만 코닥사의 Tang 등에 의해 개발된 정공 수송층, 발광층 및 전자 수송층의 적층구조가 전형적인 적층구조로서 제공될 수 있다. 이 구조는 극히 높은 발광효율을 가지며, 현재 연구 및 개발되고 있는 대부분의 EL 디스플레이 장치가 이 구조를 채용한다.
전계의 부가에 의해 발생된 전계발광은 애노드층, EL 층 및 캐소드층을 갖는 EL 소자에서 얻어진다. 싱글렛 여기 상태(형광(fluorescence))로부터 기저 상태로 돌아갈 때, 그리고 기저 상태에서 트리플렛 여기 상태(인광(phosphorescence))로 돌아갈 때 유기 화합물에서 발광이 있으며, 본 발명의 EL 디스플레이 장치는 이들 양 형태의 발광을 사용할 수 있다.
더욱이, 정공 주입층, 정공 수송층, 발광층 및 전자 수송층이 애노드 상에 순서대로 적층된 구조와, 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층이 애노드 상에 순서대로 적층된 구조 또한 사용될 수 있다. 이를테면 형광안료와 같은 물질을 발광층에 도핑하는 것이 또한 수행될 수 있다.
애노드와 캐소드 사이에 형성된 모든 층들을 일반적으로 이 명세서에선 EL 층이라 칭한다. 그러므로 전술한 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층은 EL 층 내에 모드 포함된다.
EL 소자에 의한 발광을 이 명세서에 EL 소자의 구동이라 칭한다. 또한 이 명세서 전체에 걸쳐, 애노드, EL 층 및 캐소드로 형성된 발광소자를 EL 소자라 칭한다.
액티브 매트릭스 EL 디스플레이 장치는 TFT 및 EL 소자를 각각이 갖는 복수 의 화소를 갖는 화소부를 구비한다. 화상은 TFT에 의해 EL 소자 내에 흐르는 전류를 제어함으로써 화소에서 디스플레이된다.
특히, 활성층(결정질 TFT)으로서 결정질 구조를 갖는 반도체 막을 사용한 TFT로부터 높은 이동도가 얻어질 수 있으며, 그러므로 동일 기판 상에 기능성 회로를 집적하여 고품위 화상 디스플레이를 실현하는 것이 가능하다.
결정질 구조를 갖는 반도체 막은 이 명세서에서 단결정 반도체, 다결정 반도체 및 마이크로결정 반도체를 포함하며, 또한 일본 특허 공개 평 제 7-130652 호, 평 제 8-78329 호, 평 제 10-135468 호 및 평 제 10-135469 호에 개시된 반도체를 포함한다.
액티브 매트릭스 EL 디스플레이 장치를 구성하기 위해서 단지 화소 매트릭스 회로(이하 화소부라 함)에 백만 내지 2백만개의 결정질 TFT가 필요하며, 주변에 형성된 부착된 기능성 회로에 그 개수 이상의 결정질 TFT이 필요하다. EL 디스플레이 장치에 필요한 명세는 엄격하며, 안정된 화상 디스플레이를 수행하기 위해서는 각각의 결정질 TFT의 신뢰성을 보장할 필요가 있다.
TFT 특성은 온 상태의 특성과 오프 상태의 특성으로 나누어 볼 수 있다. 이를테면 온 전류, 이동도, S-값 및 임계값과 같은 특성은 온 상태 특성이며, 오프 전류는 가장 중요한 오프 상태 특성이다.
그러나, 오프 전류는 결정질 TFT에서 높아지기 쉬워진다는 문제가 있다.
더구나, 결정질 TFT는 신뢰성 관점에서 LSI를 사용하는 MOS 트랜지스터(단결정 반도체 기판 상에 제조된 트랜지스터)에서 여전히 사용되지 않는다. 예를 들 면, 이동도 및 온 전류(TFT가 온 상태에 있을 때 흐르는 전류)가 떨어지고 오프 전류(TFT가 오프 상태에 있을 때 흐르는 전류)가 상승하는 열화현상이, 결정질 TFT가 연속적으로 구동될 때 관찰되었다. 핫 캐리어 효과가 원인이고 열화현상은 드레인 근처에서 높은 전계에 기인하여 나타나는 핫 캐리어에 의해 야기되는 것으로 생각된다.
저농도로 도핑된 드레인(LDD; lightly doped drain) 구조는 드레인 근처에서 높은 전계를 완화시킴으로써 MOS 트랜지스터에서의 오프 전류를 낮추는 방법으로서 알려져 있다. 저농도 불순물 영역은 이 구조에서 채널영역 밖에 형성되며, 저농도 불순물 영역을 LDD 영역이라고 한다.
특히, 드레인 근처에서 높은 전계가 완화되며, 핫 캐리어 효과(hot carrier effect)가 방지될 수 있고, LDD 영역이 게이트 절연막을 통해 게이트 전극과 중첩하는 구조(게이트-드레인이 중첩된 LDD, GOLD 구조)가 있을 때 신뢰성이 증가될 수 있다. LDD 영역이 게이트 절연막을 통해 게이트 전극과 겹치는 영역을 이 명세서에서 Lov 영역(제 1 LDD 영역("ov"는 "overlap(중첩)"을 나타냄)이라 칭한다.
이를테면 LATID(큰 경사각으로 주입된 드레인) 구조 및 ITLDD(역 T LDD) 구조와 같은 구조들은 GOLD 구조로서 알려져 있다. 예를 들면 Hatano, M., Akimoto, H, 및 Sakai, T, IEDM97 Technical Digest, p.523 내지 526, 1997에 보고된 것으로 측벽이 실리콘으로 형성된 GOLD 구조가 있으며, 이것은 다른 TFT 구조에 비해 극히 우수한 신뢰성이 얻어질 수 있는 것으로 확인되었다.
이 명세서에서, LDD 영역이 게이트 절연막을 통해 게이트 전극과 중첩하지 않는 영역을 Loff 영역(제 2 LDD 영역)("off"는 "offset"을 나타냄)이라 칭한다.
Loff 영역과 Lov 영역을 모두 갖는 TFT를 제조하는 몇 가지 방법이 제안되어 있다. 마스크를 사용한 방법, 서로 상이한 폭을 갖는 2개의 층들을 갖는 게이트 전극과 자기 정렬에 의해 게이트 절연막을 사용한 방법이 Lov 영역 및 Loff 영역을 형성하는 방법으로서 제공될 수 있다.
그러나, 마스크를 사용할 때 Lov 영역 및 Loff 영역을 형성하기 위해서는 2개의 마스크들이 필요하여, 공정단계 수가 증가된다. 한편, 자기정렬에 의해 Lov 영역 및 Loff 영역을 형성할 때, 마스크 수를 늘릴 필요는 없으므로 공정단계 수를 억제하는 것이 가능하다. 그러나, 게이트 전극의 폭과 게이트 절연막의 두께는 Lov 영역 및 Loff 영역이 형성된 위치에 영향을 미친다. 게이트 전극의 에칭속도와 게이트 절연막의 에칭속도가 상이하며, Lov 영역 및 Loff 영역의 위치상의 정렬을 정밀하게 제어하는 것이 어렵다.
전술한 바에 비추어, 본 발명의 목적은 Lov 영역 및 Loff 영역을 형성할 때 마스크 수를 억제하는 것이며, 더욱이 원하는 위치에 Lov 영역 및 Loff 영역을 쉽게 형성하는 것이다. 더욱이, 본 발명의 목적은 온 상태와 오프 상태에서 양호한 특성이 얻어질 수 있는 결정질 TFT를 실현하는 것이다. 본 발명의 또 다른 목적은 이러한 류의 결정질 TFT에 의해 형성된 반도체 회로를 갖는 고신뢰성의 반도체 디스플레이 장치를 실현하는 것이다.
불순물은 게이트 전극이 이용되는 자기정렬 방식을 이용하고 마스크를 이용함으로써 반도체 층에 부가되어, Lov 영역 및 Loff 영역을 형성한다. 게이트 전극은 2층의 도전막으로 형성되며, 반도체층에 더 가까운 층(제 1 게이트 전극)은 반도체층에서 더 먼 층(제 2 전극)보다 채널 길이 방향으로 더 길게 만들어진다.
이 명세서에서, 채널 길이 방향(channel longitudinal direction)이라는 용어는 캐리어가 이동하는 소스 영역과 드레인 영역간에 방향을 말한다.
제 1 게이트 전극 및 제 2 게이트 전극의 채널 길이 방향(캐리어 이동방향)의 길이(이하 간단히 게이트 전극폭이라 함)들이 본 발명에서 서로 다르다. 제 1 게이트 전극과 제 2 게이트 전극을 마스크로 하여 이온주입을 수행하고, 게이트 전극들의 두께 차이에 기인한 이온 침투깊이 차이를 이용함으로써, 제 2 게이트 전극 밑에 놓인 반도체층 내의 이온농도를 제 2 게이트 전극 밑에 배치되지 않고 제 1 게이트 전극 밑에 위치한 반도체층 내의 이온농도 미만으로 되게 하는 것이 가능하다. 더욱이, 제 1 게이트 전극 밑에 놓인 반도체층 내의 이온농도를 제 2 게이트 전극 밑에 배치되지 않고 제 1 게이트 전극 밑에 위치하지 않은 반도체층의 이온농도 미만으로 되게 하는 것이 가능하다.
더욱이, Loff 영역은 마스크를 사용하여 형성되므로, 제 1 게이트 전극의 폭과 제 2 게이트 전극의 폭만이 에칭에 의해 제어되어야 하며, Loff 영역의 위치와 Lov 영역의 위치의 제어는 종래의 예에 비해 쉽게 된다. 결국, Lov 영역 및 Loff 영역의 미세한 위치정렬이 쉬워지게 되고, 원하는 특성을 갖는 TFT를 제조하는 것이 쉬워지게 된다.
본 발명의 구조를 다음에 나타낸다.
본 발명의 구조는, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하는 반도체 디스플레이 장치에 있어서,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 및 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 것이 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하는 반도체 디스플레이 장치에 있어서,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극; EL 소자를 포함하는 반도체 디스플레이 장치에 있어서,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
상기 EL 소자는 애노드, 캐소드 및 상기 애노드와 캐소드 사이에 형성되는 EL 층을 가지며,
상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하는 반도체 디스플레이 장치에 있어서,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 제 1 게이트 전극은 단부의 단면에서 테이퍼된 형상을 가지며,
상기 반도체층은 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접촉한 소스 영역과 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치이다.
상기 구조에서 상기 LDD 영역은 상기 제 2 게이트 전극을 마스크로 하여 불순물 원소를 상기 반도체 막에 부가함으로써 자기정렬식으로 형성된다.
본 발명에 의해서, 상기 LDD 영역에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 cm3의 범위 내에서 농도 구배(concentration gradient)를 갖는 부분을 포함하며; 상기 불순물의 농도는 상기 채널 형성 영역으로부터의 거리가 증가함에 따라 증가한다.
본 발명의 또 다른 구조는, 스위칭 TFT 및 구동기 회로 TFT 각각이, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 스위칭 TFT의 반도체층은, 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 1 채널 형성 영역, 상기 제 1 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 1 LDD 영역, 상기 제 1 LDD 영역에 접하는 제 2 LDD 영역, 상기 제 2 LDD 영역에 접하는 제 1 소스 영역 및 제 1 드레인 영역을 포함하며,
상기 구동기 회로 TFT의 반도체층은, 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 2 채널 형성 영역, 상기 제 2 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 3 LDD 영역, 상기 제 3 LDD 영역에 접하는 제 2 소스 영역 및 제 2 드레인 영역을 포함하는, 스위칭 TFT 및 구동기 회로 TFT를 구비한 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는,
상기 스위칭 TFT 및 상기 구동기 회로 TFT 각각이, 절연 표면 상에 형성되는 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
상기 제 1 게이트 전극은 에지부의 단면에서 테이퍼 형상을 가지며,
상기 스위칭 TFT의 반도체층은, 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 1 채널 형성 영역, 상기 제 1 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 1 LDD 영역, 상기 제 1 LDD 영역에 접하는 제 2 LDD 영역, 상기 제 2 LDD 영역에 접하는 제 1 소스 영역 및 제 1 드레인 영역을 포함하며,
상기 구동기 회로 TFT의 반도체층은, 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 2 채널 형성 영역, 상기 제 2 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 3 LDD 영역, 상기 제 3 LDD 영역에 접하는 제 2 소스 영역 및 제 2 드레인 영역을 포함하는, 스위칭 TFT 및 구동기 회로 TFT를 구비한 반도체 디스플레이 장치이다.
본 발명에 의해서, 상기 제 1 LDD 영역에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 cm3의 범위 내에서 농도 구배를 갖는 부분을 포함하며; 상기 불순물의 농도는 상기 제 1 채널 형성 영역으로부터의 거리가 증가함에 따라 증가한다.
본 발명에 의해서, 상기 제 3 LDD 영역에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 cm3의 범위 내에서 농도 구배를 갖는 부분을 포함하며; 상기 불순물의 농도는 상기 제 2 채널 형성 영역으로부터의 거리가 증가함에 따라 증가한다.
본 발명에 의해서, 상기 제 1 LDD 영역 및 상기 제 3 LDD 영역 각각은 상기 제 2 게이트 전극을 마스크로 하여 상기 반도체 막에 불순물을 부가함으로써 자기정렬식으로 형성된다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 게이트 절연막; 제 1 게이트 전극; 제 2 게이트 전극; 제 1 배선; 제 2 배선; 제 1 층간 절연막; 제 2 층간 절연막; 중간 배선을 포함하는 반도체 디스플레이 장치에 있어서,
상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되며,
상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선, 및 상기 게이트 절연막을 덮도록 형성되며,
상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되며, 상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 접촉 홀을 통해 상기 제 1 층간 절연막에 접하며,
상기 중간 배선은 상기 접촉 홀에서 상기 제 1 층간 절연막을 개재하여 상기 제 2 배선과 중첩하며,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역 및 드레인 영역을 포함하며,
채널 길이 방향에서의 상기 제 1 게이트 전극의 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓으며,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 LDD 영역은 상기 게이트 전극막을 개재하여 상기 제 1 게이트 전극과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 게이트 절연막; 제 1 게이트 전극; 제 2 게이트 전극; 제 1 배선; 제 2 배선; 제 1 층간 절연막; 제 2 층간 절연막; 중간 배선; EL 소자를 포함하는 반도체 디스플레이 장치에 있어서,
상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되며,
상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선, 및 상기 게이트 절연막을 덮도록 형성되며,
상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되며, 상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 접촉 홀을 통해 상기 제 1 층간 절연막에 접하며,
상기 중간 배선은 상기 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역 및 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막, 및 상기 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 상기 소스 영역에 접속되며,
상기 EL 소자는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 가지며,
상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 게이트 절연막; 제 1 게이트 전극; 제 2 게이트 전극; 제 1 배선; 제 2 배선; 제 1 층간 절연막; 제 2 층간 절연막; 중간 배선; 차폐막을 포함하는 반도체 디스플레이 장치에 있어서,
상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되며,
상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선, 및 상기 게이트 절연막을 덮도록 형성되며,
상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 접촉 홀을 통해 상기 제 1 층간 절연막에 접하며,
상기 중간 배선은 상기 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역 및 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 차폐막은 상기 중간 배선과 동일한 도전막으로 형성되며,
상기 차폐막은 상기 제 2 층간 절연막 상에 형성되며,
상기 차폐막은 상기 채널 형성 영역과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 절연 표면 상에 형성되는 반도체 막; 게이트 절연막; 제 1 게이트 전극; 제 2 게이트 전극; 제 1 배선; 제 2 배선; 제 1 층간 절연막; 제 2 층간 절연막; 중간 배선; 차폐막; EL 소자를 포함하는 반도체 디스플레이 장치에 있어서,
상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되며,
상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되며,
상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되며,
상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선, 및 상기 게이트 절연막을 덮도록 형성되며,
상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되며,
상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 제 1 접촉 홀을 통해 상기 제 1 층간 절연막에 접하며,
상기 중간 배선은 상기 제 1 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막, 및 상기 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 상기 소스 영역에 접속되며,
상기 차폐막은 상기 중간 배선과 동일한 도전막으로 형성되며,
상기 차폐막은 상기 제 2 층간 절연막 상에 형성되며,
상기 차폐막은 상기 채널 형성 영역과 중첩하고,
상기 EL 소자는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 가지며,
상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는 기판 상에 형성된 광 차폐막; 상기 기판 상에 형성되며, 상기 광 차폐막을 덮는 절연막; 상기 절연막 상에 형성된 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하는 반도체 디스플레이 장치에 있어서,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 광 차폐막은 상기 절연막을 통해 상기 채널 형성 영역과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치이다.
본 발명의 또 다른 구조는, 기판 상에 형성된 광 차폐막; 상기 광 차폐막을 덮도록 기판 상에 형성된 절연막; 상기 절연막 상에 형성된 반도체 막; 상기 반도체 막에 접하는 게이트 절연막; 상기 게이트 절연막에 접하는 제 1 게이트 전극; 상기 제 1 게이트 전극에 접하는 제 2 게이트 전극; EL 소자를 포함하는 반도체 디스플레이 장치에 있어서,
상기 반도체층은, 채널 형성 영역, 상기 채널 형성 영역에 접하는 LDD 영역, 상기 LDD 영역에 접하는 소스 영역과 드레인 영역을 포함하며,
상기 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 광 차폐막은 상기 절연막을 통해 상기 채널 형성 영역과 중첩하며,
상기 EL 소자는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 가지며,
상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는 것을 특징으로 하는 반도체 디스플레이 장치이다.
상기 구조에서 상기 절연막은 CMP에 의해 평탄화된다.
본 발명은 반도체 디스플레이 장치가 사용되는, 비디오 카메라, 영상 재생 장치, 헤드 장착 디스플레이, 개인용 컴퓨터일 수 있다.
본 발명의 또 다른 구조는,
절연 표면 상에 반도체 막을 형성하는 단계;
상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막에 접하는 제 1 도전막을 형성하는 단계;
상기 제 1 도전막에 접하는 제 2 도전막을 형성하는 단계;
제 1 게이트 전극 및 제 2 게이트 전극을 형성하도록 상기 제 1 도전막 및 상기 제 2 도전막을 패터닝하는 단계;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성되는 측으로부터 상기 반도체 막에 제 1 불순물을 부가하는 단계;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 반도체 막 상에 마스크를 형성하는 단계;
상기 마스크가 상기 반도체 막 상에 형성되는 측으로부터 상기 제 1 불순물과 동일한 도전성을 갖는 제 2 불순물을 부가함으로써, 채널 형성 영역, 상기 채널 형성 영역에 접하는 제 1 LDD 영역, 상기 제 1 LDD 영역에 접하는 제 2 LDD 영역, 및 상기 제 2 LDD 영역에 접하는 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 반도체 디스플레이 장치 제조 방법에 있어서,
상기 제 1 게이트 전극은 채널 길이 방향에서의 상기 제 2 게이트 전극보다 길고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 제 1 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치 제조 방법이다.
본 발명의 또 다른 구조는,
절연 표면 상에 반도체 막을 형성하는 단계;
상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막에 접하는 제 1 도전막을 형성하는 단계;
상기 제 1 도전막에 접하는 제 2 도전막을 형성하는 단계;
제 1 게이트 전극 및 제 2 게이트 전극을 형성하도록 상기 제 1 도전막 및 상기 제 2 도전막을 패터닝하는 단계;
상기 반도체 막의 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성되는 측으로부터 상기 반도체 막에 제 1 불순물을 부가하는 단계;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 반도체 막 상에 마스크를 형성하는 단계;
상기 마스크가 상기 반도체 막 상에 형성되는 측으로부터 상기 제 1 불순물과 동일한 도전성을 갖는 제 2 불순물을 부가함으로써, 채널 형성 영역, 상기 채널 형성 영역에 접하는 제 1 LDD 영역, 상기 제 1 LDD 영역에 접하는 제 2 LDD 영역, 및 상기 제 2 LDD 영역에 접하는 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 반도체 디스플레이 장치 제조 방법에 있어서,
상기 제 1 게이트 전극은 채널 길이 방향에서의 상기 제 2 게이트 전극보다 길고,
상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
상기 제 1 LDD 영역은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 것을 특징으로 하는 반도체 디스플레이 장치 제조 방법이다.
본 발명의 또 다른 구조는,
절연 표면 상에 반도체 막을 형성하는 단계;
상기 반도체층을 덮도록 상기 절연 표면 상에 게이트 절연막을 형성하는 단계;
제 1 게이트 전극과 상기 제 1 게이트 절연막에 접하는 제 1 형상의 제 2 게이트 전극을 형성하는 단계;
테이퍼된 부분을 갖는 제 1 게이트 전극과 제 2 형상의 제 2 게이트 전극을 형성하도록 상기 제 1 게이트 전극과 상기 제 1 형상의 제 2 게이트 전극을 에칭하는 단계;
제 2 LDD 영역을 형성하도록 상기 게이트 절연막을 통해 상기 반도체 막에 일 도전형을 부여하는 불순물 원소를 부가하는 동시에, 불순물의 농도가 반도체층의 에지부를 향하여 증가하는 제 1 LDD 영역을 형성하도록 상기 제 1 게이트 전극의 테이퍼부를 통해 상기 반도체 막에 일 도전형을 부여하는 불순물 원소를 부가하는 단계; 및
소스 영역 및 드레인 영역을 형성하도록 상기 제 1 테이퍼부를 갖는 상기 제 1 게이트 전극과 상기 제 2 형상의 제 2 게이트 전극을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 부가하는 단계를 포함하는, 반도체 디스플레이 장치 제조 방법이다.
[실시형태]
본 발명의 박막 트랜지스터, 및 박막 트랜지스터를 제조하는 방법을 도 1a 내지 도 1f에 도시하였다.
기저막(301)이 기판(300) 위에 형성된다. 기저막(301)은 형성될 필요는 없으나 기저막(301)의 형성은 기판(300)으로부터 반도체층으로 불순물 확산을 방지하는데 효과적이다. 반도체층(302, 303)은 공지의 방법으로 제조된 결정질 반도체 막으로부터 기저막(301) 상에 형성된다.
반도체층(302, 303)을 덮는 게이트 절연막(304)이 형성된다. 게이트 전극을 형성하기 위해서 게이트 절연막 상에 제 1 도전막(305) 및 제 2 도전막(306)이 형성된다. 제 1 도전막(305) 및 제 2 도전막(306)은 에칭 선택도를 갖는 도전물질일 필요가 있다(도 1a 참조).
다음에 레지스트 마스크(307, 308)를 반도체층(302, 303) 상에 형성한다. 마스크(307, 308)를 사용하여 제 1 도전층(305) 및 제 2 도전층(306)을 에칭함으로써 제 1 형상의 도전층(309, 310)(제 1 도전층(309a, 310a), 및 제 2 도전층(309b, 310b)이 형성된다(도 1b 참조).
도 2a에 도 1b의 제 1 형상의 도전층(309, 310)의 확대도를 도시하였다. 제 1 도전층(309a, 310a)의 에지부, 및 제 2 도전층(309b, 310b)의 에지부는 도 2a에 도시한 바와 같이 테이퍼상으로 되어 있다. 더욱이, 게이트 절연막(304)은 에칭되어 제 1 형상의 도전층(309, 310)에 의해 덮여있지 않은 영역이 더 얇아져, 제 1 형상의 게이트 절연막(304a)이 된다.
다음에 도 1c에 도시한 바와 같이 제 2 에칭 공정이 수행된다. 제 1 유형의 제 2 도전층(309a, 310b)은 등방성으로 에칭되고, 제 1 도전층(309a, 310a)은 제 2 도전층(309b, 310b)보다 느린 에칭속도로 등방성으로 에칭되어 제 2 형상의 도전층(313, 314), 제 1 도전층(313a, 314a), 및 제 2 도전층(313b, 314b)을 형성한다.
도 1c의 제 2 형상의 도전층(313, 314)의 확대도를 도 2b에 도시하였다. 제 2 도전층(313b, 314b)은 도 2b에 도시한 바와 같이 제 2 에칭 공정에 의해 제 1 도전층(313a, 314a) 이상으로 에칭된다. 더욱이, 마스크(307, 308)는 제 2 에칭 공정에 의해 에칭되어 마스크(311, 312)가 된다. 제 1 형상의 게이트 절연막(304a)은 더 에칭되어 제 2 형상의 도전층(313)에 의해 덮여있지 않은 영역들이 더 얇아지게 되어 제 2 형상의 게이트 절연막(304b)이 된다.
마스크(311, 312)를 제거하고, 도 1d에 도시한 바와 같이 반도체층(302, 303)에 제 1 도핑공정을 수행하여 n형 도전성을 부여하는 불순물 원소를 부가한다. 도핑은 불순물 원소에 대한 마스크로서 제 2 형상의 도전층(313, 314)을 사용하여 수행된다. 도핑은 또한 제 2 형상의 도전층(313a, 314a) 밑의 영역에 불순물 원소를 부가하도록 수행된다.
제 2 도전층(313a, 314a)과 중첩하는 제 1 불순물 영역(315, 316), 및 제 1 불순물 영역보다 높은 불순물의 농도를 갖는 제 2 불순물 영역(317, 318)이 형성된다. 이 실시형태에서 마스크(311, 312)를 제거한 후에 n형 도전성을 부여하는 불순물 원소가 부가될지라도, 마스크(311, 312)는 1d의 공정에서 n형 도전성을 부여하는 불순물 원소를 부가한 후에 제거될 수도 있다.
마스크(319)는 제 1 형상의 도전층(314)을 덮기 위해서 반도체층(303) 위의 레지스트로 형성된다. 마스크(319)는 제 2 형상의 게이트 절연막(304b)이 개재하여 제 2 불순물 영역(318)의 부분과 겹친다. 이이서 제 2 도핑공정이 수행되어 n형 도전성을 부여하는 불순물 원소가 부가된다. n형 도전성을 부여하는 불순물 원소의 도핑은 도핑량이 제 1 도핑공정의 양보다 많게 증가되는 상태에서, 그리고 가속전압이 낮은 상태에서 수행된다. 채널 형성 영역(324) 및 Lov 영역(323)에 더하여, 소스 영역(320), 드레인 영역(321), 및 Loff 영역(322)이 제 2 도핑공정에 의해 자기정렬식으로 반도체층(303)에 형성된다. 더욱이, 제 3 불순물 영역(325)은 제 2 형상의 제 1 도전층(313a)을 마스크로 하여 제 2 도핑공정에 의해 반도체층(302)에 형성된다(도 1e 참조).
본 발명에서 마스크(319)의 크기를 제어함으로써 Loff 영역(322)의 크기를 자유롭게 설정하는 것이 가능하다.
n채널 TFT를 형성하는 반도체층(303)의 전체 표면은 도 1f에 도시한 바와 같이 레지스트 마스크(326)에 의해 덮인다. 제 2 형상의 도전층(313)을 불순물 원소에 대한 마스크로서 사용하는 제 3 도핑공정에 따라 p형 도전성을 부여하는 불순물 원소가 부가되는 소스 영역(327), 드레인 영역(328), 및 Lov 영역(329) 및 채널 형성 영역이 반도체층(302)을 형성하는 p채널 TFT에 자기정렬식으로 형성된다.
n형 도전성을 부여하는 불순물 원소는 다른 농도들로 소스 영역(327), 드레인 영역(328), 및 Lov 영역(329)에 이미 부가되었는데, 소스 영역(327), 드레인 영역(328), 및 Lov 영역(329)의 도전형은 n형 도전성을 부여하는 불순물 원소의 농도보다 충분히 높은 농도의 p형 도전성을 부여하는 불순물 원소를 부가함으로써 p형으로 설정된다.
이에 따라 불순물 영역(소스 영역, 드레인 영역, Lov 영역, Loff 영역)이 전술한 공정들에 의해 반도체층(302, 303)에 형성된다. 반도체층(302, 303)과 겹치는 제 2 형상의 도전층(323, 314)은 게이트 전극으로서 기능한다. 제 2 형상의 제 1 도전층(313a, 314a)을 제 1 게이트 전극이라 칭하고, 제 2 형상의 제 2 도전층(313b, 314b)을 제 2 게이트 전극이라 칭한다.
다음에 도전성을 제어할 목적으로 각각의 반도체층에 부가된 불순물 원소를 활성화하는 공정이 수행된다. 그러나, 제 1 도전막(305) 및 제 2 도전막(306)에 사용된 도전물질이 열에 대해 약하다면 이를테면 배선과 같은 부분을 보호하기 위해서 층간 절연막(이의 주 구성성분으로서 실리콘을 가짐)을 형성한 후에 활성화를 수행하는 것이 바람직하다. 활성화는 레이저광 또는 적외광으로 광조사함으로써 수행될 수 있다.
더욱이, 3 내지 100% 범위의 수소를 포함하는 분위기에서 열처리가 수행되어 반도체층(302, 303)의 수소화를 수행한다. 이 처리는 열적으로 활성화된 수소에 의해 반도체층 내의 결합 손(dangling bonds)를 없애는 것이다. 플라즈마 수소화(플라즈마에 의해 열적으로 활성화되는 수소를 사용함)는 수소화의 또 다른 수단으로서 수행될 수도 있다.
p채널 TFT(341) 및 n채널 TFT(342)은 상기 공정이 종료되었을 때 완성된다.
제 1 형상의 제 1 게이트 전극(313a, 314a)의 길이가 채널 길이 방향으로 제 2 게이트 전극(313b, 314b)의 길이에 비해 긴 영역에 대해서 도 1a 내지 도 1f에서 표면이 평탄한 것으로 도시되었지만, 실제로 극히 작은 테이퍼 각을 갖는 테이퍼가 존재함에 유의한다. 또한 에칭조건에 따라, 이를 평탄하게 하는 것이 가능하다.
이에 따라, 제 1 게이트 전극 및 제 2 게이트 전극의 채널 길이 방향(캐리어가 이동하는 방향)으로 길이(이하 간단히 게이트 폭이라 함)는 전술한 바와 같이, 본 발명과는 다르다. 제 1 게이트 전극 및 제 2 게이트 전극을 마스크로서 사용하여 이온주입을 수행하는 것에 따라, 게이트 전극의 상이한 두께에 기인한 이온주입 깊이가 이용되며, 그러므로, 제 2 게이트 전극 밑에 배치된 반도체층 내의 이온농도를 제 2 게이트 전극 밑에 배치되지 않고 제 1 게이트 전극 밑에 배치된 반도체층의 이온농도 미만이 되게 하는 것이 가능하게 된다. 더욱이, 제 2 게이트 전극 밑에 배치되지 않고 제 1 게이트 전극 밑에 배치된 반도층 내의 이온농도를 제 1 게이트 전극 밑에 배치되지 않은 반도체층의 이온농도 미만으로 되게 하는 것이 가능하다.
더욱이, 마스크를 사용하여 Loff 영역을 형성하기 위해서, 제 1 게이트 전극의 폭 및 제 2 게이트 전극의 폭만이 에칭에 의해 제어되어야 하며, 그러므로 Loff 영역 및 Lov 영역의 위치의 제어는 종래의 예에 비해 쉬워진다. 그러므로 Lov 영역 및 Loff 영역의 정밀한 위치정렬이 쉬워지며, 원하는 특성을 갖는 TFT를 제조하는 것이 쉬워진다.
본 발명의 전술한 구조는 EL 디스플레이 장치로 한정되지 않으며 액정 디스플레이 장치에 전술한 구조를 사용하는 것이 또한 가능하다.
본 발명의 실시예를 이하 설명한다.
[실시예 1]
화소부, 및 화소부의 주변에 형성된 구동기 회로의 TFT(n채널 TFT 및 p채널 TFT) 및 동시에 동일 기판 상에 제조하는 방법을 실시예 1에서 상세히 설명한다. 이 명세서에서, 구동기 회로는 소스 신호 라인 구동기 회로 및 게이트 신호 라인 구동기 회로를 포함한다. 또한, 구동기 회로의 TFT를 이 명세서에선 구동기 회로 TFT라 칭한다.
먼저, 도 3a에 도시한 바와 같이, 이를테면 바륨 보로실리케이트 글래스 또는 알루미늄 보로실리케이트 글래스로서 통상 코팅사의 #7059 글래스 또는 #1737 글래스와 같은 글래스 또는 석영기판으로 만들어진 기판(100) 상에, 이를테면 실리콘 산화막, 실리콘 질화막, 또는 실리콘 질화 산화막과 같은 절연막으로 만들어진 기저막(11)을 형성한다. 예를 들면, 플라즈마 CVD에 의해 SiH4, NH3, N2O로부터 만들어진 실리콘 질화 산화막은 10 내지 200nm(바람직하게는 50 내지 100nm)의 두께로 형성되며, SiH4 및 N2O로부터 만들어지는 두께 50 내지 200nm(바람직하게는 100 내지 150nm)의 두께를 갖는 수소화된 실리콘 질화산화막이 유사하게 형성되어 적층된다. 기저막(101)은 실시예1에서 2층 구조로서 도시되었는데, 그러나 이것은 상기 절연막 중 하나의 단층으로 형성될 수도 있고 적어도 2층이 적층된 적층구조를 갖고 형성될 수도 있다.
반도체층(102 내지 105)은 비정질 구조를 갖는 반도체 막의 레이저 결정화 방법, 또는 공지의 열 결정화 방법을 사용하여 제조되는 결정질 반도체 막에 의해 형성된다. 반도체층(102 내지 105)의 두께는 25 내지 80nm 두께(바람직하게는 30 내지 60nm)로 형성된다. 결정질 반도체 막 물질에 대해선 제한이 없으나, 이를테면 실리콘 또는 실리콘 게르마늄(SiGe) 합금 등의 반도체 물질로부터 막을 형성하는 것이 바람직하다.
공지의 결정화 방법에 대해서, 전기 노를 사용하는 열 결정화 방법, 레이저광을 사용하는 레이저 어닐링 결정화 방법, 적외광을 사용하는 램프 어닐링 결정화 방법, 및 촉매금속을 사용하는 결정화 방법이 있다.
이를테면 펄스 방출형 또는 연속 방출형 엑시머 레이저, YAG 레이저, 및 YVO4 레이저와 같은 레이저를, 결정질 반도체 막을 제조하는 레이저 결정화 방법에서 레이저광원으로서 사용할 수 있다. 레이저 방출 장치로부터 방출된 레이저 광을 광학 시스템에 의해 선형형상으로 집중시키고 이 광을 반도체 막에 조사시키는 방법은 이들 유형의 레이저가 사용될 때 사용될 수 있다. 결정화 조건은 조작자에 의해 적합하게 선택될 수 있는데, 그러나, 엑시머 레이저를 사용할 때, 펄스 방출 주파수는 30Hz로 설정되며, 레이저 에너지 밀도는 100 내지 400mJ/cm2(통상은 200 내지 300mJ/cm2)로 설정된다. 더욱이, YAG 레이저를 사용할 때는 제 2 고조파가 이용되며, 펄스 방출 주파수는 1 내지 10KHz로 설정되고, 레이저 에너지 밀도는 300 내지 600mJ/cm2(통상은 350 내지 500mJ/cm2)로 설정될 수 있다. 100 내지 1000㎛, 예를 들면 400㎛의 폭을 가진 선형형상으로 모인 레이지 광은 기판의 전체 표면에 걸쳐 조사된다. 이것은 선형형상의 레이저광에 대해 80 내지 98%의 중첩비로 수행된다.
게이트 절연막(106)은 섬 형상의 반도체층(102 내지 105)을 덮어 형성된다. 게이트 절연막은 플라즈마 CVD 또는 스퍼터링에 의해 40 내지 150nm의 두께로 실리콘을 포함하는 절연막에 의해 형성된다. 게이트 절연막은 이러한 유형의 실리콘 질화산화막으로 한정되지 않으며, 물론 실리콘을 포함하는 다른 절연막이 단일층 또는 적층 구조에 사용될 수 있다. 예를 들면, 실리콘 산화막을 사용할 때, TEOS(테트라에칠오소실리케이트)와 O2의 혼합물을 사용하여, 40Pa의 반응압력에서, 기판 온도를 300 내지 400℃로 설정하고, 0.5 내지 0.8W/cm2의 고주파(13.56MHz) 전기파워 밀도에서 방전시킴으로써 플라즈마 CVD에 의해 형성될 수 있다. 계속하여, 이와 같이 하여 제조된 실리콘 산화막의 열 어닐링을 400 내지 500℃에서 수행함으로써 게이트 절연막으로서의 양호한 특성이 얻어질 수 있다.
이어서 게이트 전극을 형성하기 위해서 게이트 절연막(106) 상에 제 1 도전막(107) 및 제 2 도전막(108)이 형성된다. 실시예 1에서, 제 1 도전막(107)은 50 내지 100nm의 두께로 Ta(탄탈)로 형성되며, 제 2 도전막(108)은 100 내지 300nm의 두께를 갖는 W(텅스텐)에 의해 형성된다.
Ta 막은 스퍼터링에 의해 형성되며, Ta 타겟의 스퍼터링은 Ar에 의해 수행된다. 스퍼터링할 때 적합한 량의 Xe 및 Kr이 Ar에 첨가된다면, 형성된 막의 내부 스트레스가 완화되어, 막 박리가 방지될 수 있다. α상(phase) Ta 막의 고유저항은 20μΩcm 정도이며, 이것은 게이트 전극에서 사용될 수 있지만, 그러나 β상 Ta 막의 고유저항은 180μΩcm 정도이며 이것은 게이트 전극에 대해 적합하지 않다. α상 Ta 막은 α상 Ta의 결정구조에 가까운 결정구조를 갖는 질화탄탈막이 α상 Ta를 형성하기 위해서 Ta에 대한 베이스로서 10 내지 40nm의 두께로 형성된다면 쉽게 얻어질 수 있다.
W막을 형성하는 경우에 W 타겟으로 스퍼터링함으로써 W가 형성되는데, 이것 은 텅스텐 헥사플루오라이드(WF6)를 사용한 열 CVD에 의해 형성될 수도 있다. 어느 것이 사용되든, 게이트 전극으로서 사용하기 위해서 막을 저저항이 되게 할 수 있는 것이 필요하며, W막의 고유저항이 20μΩcm 이하로 되게 하는 것이 바람직하다. 고유저항은 W막의 결정을 크게 함으로써 낮아질 수 있지만 W막 내에 이를테면 산소와 같은 많은 불순물 원소가 있는 경우에, 결정화가 억제되어 막은 고저항이 된다. 이에 따라 99.9999% 또는 99.99%의 순도를 갖는 W 타겟이 스퍼터링에 사용된다. 더욱이, 막 형성시 가스상 내로부터 어떠한 불순물도 도입되지 않게 충분히 주의하면서 W막을 형성함으로써, 9 내지 20μΩcm의 고유저항이 달성될 수 있다.
실시예에 1에서 제 1 도전막(107)이 Ta이고 제 2 도전막(108)이 W일지라도, 도전막들은 이들로 한정되지 않으며, 이들은 Ta, W, Ti, Mo, Al, Cu로 구성된 그룹에서 선택된 원소로부터, 또는 주 구성성분으로서 이들 원소 중 하나를 갖는 합금물질로부터, 또는 이들 원소의 화합물로 형성될 수도 있다. 더욱이, 통상 이를테면 인과 같은 불순물 원소가 도핑된 다결정 실리콘막인 반도체 막이 사용될 수도 있다. 실시예 1에서 사용된 것 이외의 바람직한 조합의 예는, 질화탄탈(TaN)에 의한 제 1 도전막을 형성하고 이를 W로 형성된 제 2 도전막과 결합하고; 질화탄탈(TaN)에 의한 제 1 도전막을 형성하고 이를 Al로 형성된 제 2 도전막과 결합하고; 질화탄탈(TaN)에 의한 제 1 도전막을 형성하고 이를 Cu로 형성된 제 2 도전막과 결합하는 것을 포함한다(도 3b 참조).
다음에 레지스터로부터 마스크(109 내지 113)가 형성되며, 전극 및 배선을 형성하기 위해서 제 1 에칭 공정이 수행된다. ICP(유도 결합된 플라즈마) 에칭방법이 실시예 1에서 사용된다. CF4 및 Cl2의 가스 혼합물이 에칭가스로서 사용되며, 플라즈마는 1Pa의 압력에서 코일형상 전극에 500W RF 전기파워(13.56 MHz)를 인가함으로써 발생된다. 100W RF 전기파워(13.56MHz)가 기판측(테스트 단(test piece stage))에도 인가되어, 음의 자기-바이어스 전압을 효과적으로 인가한다. W막 및 Ta 막은 CF4 및 Cl2가 결합될 때 동일한 정도로 에칭된다.
도 30에 도시하지 않았으나, 제 1 도전층 및 제 2 도전층의 에지부분들은 적합한 레지스터 마스크 형상을 사용함으로써 상기 에칭 조건 하에서 기판측에 인가된 바이어스 전압의 효과에 따라 테이퍼상으로 만들어진다. 테이퍼된 부분의 각도는 15 내지 45°이다. 게이트 절연막 상에 잔류하는 어떠한 잔류물도 없이 에칭을 수행하기 위해서 에칭시간은 대략 10 내지 20%로 증가될 수 있다. W막에 관하여 실리콘 질화산화막의 선택도는 2 내지 4(전형적으로는 3)이며, 그러므로 실리콘 질화막의 노출된 표면의 대략 20 내지 50nm가 이 과도에칭 공정에 의해 에칭된다. 더욱이, 도 3c에 도시하지 않았으나, 제 1 형상의 도전층(114 내지 118)에 의해 덮이지 않는 게이트 절연막(106)의 영역은 20 내지 50nm만큼 얇아지게 된다.
이에 따라 제 1 형상의 도전층(114 내지 118)(제 1 도전층(114a 내지 118a) 및 제 2 도전층(114b 내지 118b))이 제 1 에칭 공정에 따라 제 1 도전층 및 제 2 도전층으로 형성된다.
다음에 도 3d에 도시한 바와 같이 제 2 에칭 공정이 수행된다. ICP 에칭방법이 유사하게 사용되며, CF4, Cl2, 및 O2의 혼합물이 에칭가스로서 사용되며, 플라즈마는 1Pa의 압력에서 코일형상 전극에 500W RF 전기파워(13.56MHz)를 인가함으로써 발생된다. 50W RF(13.56MHz) 전기파워가 기판측(테스트 단)에 인가되며, 제 1 에칭 공정에 비해 더 낮은 자기-바이어스 전압이 인가된다. W막은 이들 에칭조건 하에서 비등방성으로 에칭되며, Ta(제 1 도전층)는 보다 느린 에칭속도로 비등방성으로 에칭되어, 제 2 형상의 도전층(119 내지 123)(제 1 도전층(119a 내지 123a) 및 제 2 도전층(119b 내지 123b))을 형성한다. 더욱이, 도 3d에 도시하지 않았으나, 게이트 절연막(106)이 부가적으로 20 내지 50nm 정도로 에칭되어, 제 2 형상의 도전층(119 내지 123)에 의해 덮이지 않은 영역에서 더 얇아지게 된다. 마스크(109 내지 113)는 제 2 에칭 공정에 의해 에칭되어 마스크(109a 내지 113a)가 된다.
CF4 및 Cl2의 혼합된 가스에 따라 W막 및 Ta막의 에칭반응은, 발생된 라디칼로부터 그리고 반응 부산물의 이온 유형 및 증기압력으로부터 추정될 수 있다. W, Ta 플루오라이드 및 염화물의 증기압력들을 비교하면, W 플루오라이드 화합물 WF6이 극히 높으며, WCl5, TaF5, 및 TaCl5의 증기압력은 비슷한 정도이다. 그러므로 W막 및 Ta막은 모두 CF4 및 Cl2 가스 혼합물에 의해 에칭된다. 그러나, 적합한 양의 O 2가 이 가스 혼합물에 부가된다면, CF4 및 O2가 반응하여 CO 및 F를 형성하고, 대량의 F 라디칼 또는 F 이온이 발생된다. 결국, 높은 플루오라이드 증기압력을 갖는 W막의 에칭속도가 높아진다. 한편, F가 증가할지라도, Ta의 에칭속도는 비교적 증 가하지 않는다. 더욱이, Ta는 W에 비해 쉽게 산화하며, 그러므로 Ta의 표면은 O2의 부가에 의해 산화된다. Ta막의 에칭속도는 Ta 산화물이 불소 및 염소와 반응하지 않기 때문에 더 감소된다. 그러므로 W막과 Ta간 에칭속도들의 차이를 갖게 하는 것이 가능해지고, W막의 에칭속도를 Ta막보다 크게 하는 것이 가능해진다.
마스크(109a 내지 113a)를 제거하고 제 1 도핑공정은 도 4a에 도시한 바와 같이 수행되어, n형 도전성을 부여하는 불순물 원소를 부가한다. 예를 들면, 도핑은 70 내지 120keV의 가속전압과 1 x 1012 atoms/cm2의 도즈량으로 하여 수행될 수 있다. 도핑공정은 제 2 형상의 도전층(119 내지 123)을 불순물 원소에 대한 마스크로서 사용하고, 제 2 도전층(119a 내지 123a) 밑의 영역들에 불순물 원소를 또한 부가하기 위해서 수행된다. 제 2 도전층(119a 내지 123a)과 중첩하는 제 1 불순물 영역(125 내지 128)과, 제 1 불순물 영역보다 높은 불순물의 농도를 갖는 제 2 불순물 영역(129 내지 132)이 이와 같이 하여 형성된다. n형 도전성 부여 원소는 실시예 1에서 마스크(109a 내지 113a)를 제거한 후에 부가되는데, 그러나 본 발명은 이것으로 한정되지 않음에 유의한다. n형 도전성을 부여하는 불순물 원소는 도 4a의 단계에서 부가될 수 있으며 이어서 마스크(109a 내지 113a)가 제거될 수 있다.
다음에 마스크(133)는 제 2 도전층(121a, 121b)을 덮도록 반도체층(104) 상에 형성된다. 마스크(133)의 부분은 게이트 절연막(106)을 개재하여 제 2 불순물 영역(131)과 중첩한다. 이어서 제 2 도핑공정이 수행되며, n형 도전성을 부여하는 불순물 원소가 부가된다. n형 도전성 부여 불순물 원소의 도핑은 제 1 도핑공정보다 높게 도즈량을 높인 조건 및 낮은 가속전압에서 수행된다(도 4b 참조). 도핑은 이온 도핑 또는 이온주입에 의해 수행될 수 있다. 이온 도핑은 1 x 1013 내지 5 x 1014 atoms/cm2의 도즈량의 조건 및 50 내지 100keV의 가속전압의 조건 하에서 수행된다. 주기표 그룹의 15 원소인 통상 인(P) 또는 비소(As)가 n형 도전성을 부여하는 불순물 원소로서 사용되며 여기서는 인(P)이 사용된다. 도전층(119 내지 123)은 이 경우 n형 도전성 부여 불순물 원소에 관하여 마스크가 되며, 소스 영역(134 내지 137), 드레인 영역(138 내지 141), 및 Lov 영역(142 내지 145)은 자기정렬식으로 형성된다. 더욱이, Loff 영역(146)은 마스크(133)에 따라 형성된다. n형 도전성을 부여하는 불순물 원소는 소스 영역(134 내지 137) 및 1 x 1020 내지 1 x 1021 atoms/cm3 범위의 농도로 드레인 영역(138 내지 141)에 부가된다.
본 발명에 의해 마스크(133)의 크기를 제어함으로써 캐리어가 이동하는 방향으로 Loff 영역(146)의 길이를 자유롭게 설정하는 것이 가능하다.
n형 도전성 부여 불순물 원소는 Loff 영역에 1 x 1017 내지 1 x 1019 atoms/cm3의 농도 및 Lov 영역에 1 x 1016 내지 5 x 1018 atoms/cm3 의 농도를 형성하도록 부가된다.
상기 일 도전형과는 반대인 도전형을 갖는 불순물 원소의 소스 영역(147, 148), 드레인 영역(149, 150), Lov 영역(151, 152)이 도 4c에 도시한 바와 같이 반도체층(102, 105)을 형성하는 p채널 TFT에 형성된다. 제 2 형상의 제 2 도전층(119b, 123b)은 불순물 원소에 관하여 마스크로서 사용되며, 불순물 영역은 자기정렬식으로 형성된다. 이 때 n채널 TFT를 형성하는 섬 형상의 반도체층(102, 103)은 레지스트 마스크(153)에 의해 전체 표면 영역 상에 덮인다. 인은 이미 소스 영역(147, 148), 드레인 영역(149, 150), 및 Lov 영역(151, 152)에 상이한 농도로 부가되었으며 이온 도핑은 여기서 디보란(B2H6)을 사용하여 수행되어, 보론은 2 x 1020 내지 2 x 1021 atoms/cm3의 농도로 영역들 각각에 또한 부가된다. 실제적으로, 소스 영역(147, 148), 드레인 영역(149, 150), Lov 영역(151, 152)에 포함된 보론은 도전층 및 절연막의 막 두께에 의해 영향을 받으며, 이들 막은 제 2 도핑공정과 유사하게, 반도체층 위의 상기 막들의 에지부분의 단면이 테이퍼상을 갖는다. 부가된 불순물 원소의 농도가 변경된다.
불순물 영역(소스 영역, 드레인 영역, Lov 영역, Loff 영역)은 상기 공정들에 의해 각각의 섬 형상 반도체층에 형성된다. 섬 형상의 반도체층을 덮는 제 2 형상의 도전층(119 내지 121, 123)은 게이트 전극으로서 기능한다. 더욱이, 제 2 형상의 도전층(122)은 캐패시터 배선으로서 기능한다.
이어서 도전형을 제어할 목적으로, 각각의 섬 형상 반도체층에 부가된 불순물 원소를 활성화하는 공정이 수행된다. 어닐링 노를 사용하는 열 어닐링이 이 공정을 위해 수행된다. 더욱이, 레이저 어닐링 및 급속 열 어닐링(RTA)이 또한 적용될 수 있다. 열 어닐링은 400 내지 700℃, 전형적으로 500 및 600℃의 질소환경에 서 1ppm 이하, 바람직하게는 0.1ppm 이하의 산소농도로 수행된다. 열처리는 실시예 1에서 550℃에서 4시간 동안 수행된다. 그러나, 도전층(119 내지 123)에 사용되는 배선물질이 열에 관하여 약한 경우에, 배선 등을 보호하기 위해서 층간 절연막(주 구성성분으로서 실리콘을 가짐)을 형성한 후에 활성화를 수행하는 것이 바람직하다.
더욱이, 열처리는 3 내지 100%범위의 수소를 포함하는 분위기에서 300 내지 450℃에서 1 내지 12시간 동안 수행되어, 섬 형상 반도체층의 수소화를 수행한다. 이 공정은 열적으로 여기된 수소에 의해 섬 형상 반도체층 내의 결합 손을 없애는 것이다. 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)는 수소화의 또 다른 수단으로서 사용될 수 있다.
다음에 100 내지 200nm 두께를 갖는 실리콘 질화산화막으로부터 제 1 층간 절연막(155)이 형성된다. 이어서 유기 절연물질로부터 만들어진 제 2 층간 절연막(156)이 제 1 층간 절연막(155) 상에 형성된다.
다음에 캐패시터 배선(122)과 소스 영역(148) 위에 제 2 층간 절연막(156)에 접촉홀을 형성하여 제 1 층간 절연막의 부분을 노출시킨다. 개재하는 배선(전원공급라인)(157)은 캐패시터 배선(122) 위의 접촉 홀을 통해 제 1 층간 절연막(155)과 접촉하도록 형성된다(도 5a 참조).
다음에, 유기 절연물질로부터 만들어진 제 3 층간 절연막(158)이 제 2 층간 절연막(156) 상에 형성된다.
다음에, 게이트 절연막(106), 제 1 층간 절연막(155), 및 제 2 층간 절연막(156)에 접촉홀이 형성되며, 접촉홀을 통해 소스 영역(147, 135, 136, 148)과 접촉하도록 소스배선(159 내지 162)이 형성된다. 더욱이, 마찬가지로 드레인 배선(163 내지 165)은 드레인 영역(149, 139, 140, 150)과 접촉하게 형성된다(도 5b 참조). 드레인 영역(140) 및 캐패시터 배선(122)은 드레인 배선(164)에 의해 전기적으로 연결된다. 더욱이, 전원공급라인(개재된 배선)(157) 및 소스 영역(148)은 소스 배선(162)에 의해 전기적으로 연결된다.
게이트 절연막(106), 제 1 층간 절연막(155), 및 제 2 층간 절연막(156)이 SiO2막 또는 SiON막일 때 CF4 및 O2를 사용한 건식에칭에 의해 접촉홀을 형성하는 것이 바람직함에 유의한다. 더욱이, 게이트 절연막(156), 제 1 층간 절연막(155), 및 제 2 층간 절연막(156)이 유기 수지막인 경우, CHF4사용한 건식에칭에 의해서, 또는 BHF(버퍼된 수소 플루오라이드, HF + NH4F)에 의해 접촉홀을 형성하는 것이 바람직하다. 더욱이, 게이트 절연막(106), 제 1 층간 절연막(155) 및 제 2 층간 절연막(156)이 서로 다른 물질들로 형성된다면, 각 막에 대해 에칭방법 및 에찬트 또는 에칭가스를 변경하는 것이 바람직하다. 접촉홀은 동일한 에칭방법 및 동일한 에찬트 또는 에칭가스를 사용하여 형성될 수도 있다.
저장 캐패시터(166)는 제 1 층간 절연막(155)이 접하여 형성된 부분과, 캐패시터 배선(122)과 전원공급라인(157) 사이에 형성된다.
다음에 제 4 층간 절연막(167)은 유기 수지로 형성된다. 이를테면 폴리이미드, 아크릴 및 BCB(벤조사이클로부텐)과 같은 유기 수지가 사용될 수 있다. 특히, 제 4 층간 절연막(167)이 평탄화에 매우 밀접한 관계를 갖고 형성되기 때문에, 우수한 평탄성을 갖는 아크릴을 사용하는 것이 바람직하다. 실시예에서 아크릴막은 TFT에 의해 형성된 단차들이 충분히 평탄화될 수 있는 막 두께로 형성된다. 막두께는 바람직하게는 1 내지 5㎛(보다 바람직하게는 2 내지 5㎛)이다.
다음에 제 4 층간 절연막(167) 내에 드레인 배선(165)에 이르는 접촉 홀이 형성되며 화소전극(168)이 형성된다. 실시예 1에서 인듐 주석 산화(ITO)막이 110nm의 두께로 형성되며, 이어서 패터닝이 수행되어 화소전극(168)을 형성한다. 더욱이, 2 내지 20%의 산화아연(ZnO)이 인듐 산화물에 혼합된 투명 도전막이 사용될 수도 있다. 화소전극(168)은 EL 소자의 애노드가 된다(도 5c 참조).
다음에 제 1 뱅크(169) 및 제 2 뱅크(170)가 수지 물질로 형성된다. EL 층과 인접한 화소의 나중에 형성되는 캐소드를 이격시키기 위해서 제 1 뱅크(169) 및 제 2 뱅크(170)가 형성된다. 그러므로, 제 2 뱅크(170)가 제 1 뱅크(169)보다 더 수평으로 돌출하는 것이 바람직하다. 제 1 뱅크(169)와 제 2 뱅크(170)의 합친 두께는 1 내지 2㎛ 정도로 되게 하는 것이 바람직하나, EL 층 및 인접한 화소의 나중에 형성되는 캐소드가 이격될 수 있다면 이 두께에 대한 제한은 없다. 더욱이, 절연막에 의해 제 1 뱅크(169)와 제 2 뱅크(170)를 형성하는 것이 필요하며, 그러므로 예를 들면 산화물 또는 수지와 같은 물질을 사용하는 것이 가능하다. 제 1 뱅크(169) 및 제 2 뱅크(170)는 이들이 동일한 물질로 형성될 수 있으며 이들은 또한 서로 상이한 물질들로 형성될 수도 있다. 제 1 뱅크(169) 및 제 2 뱅크(170)는 소스배선(소스 신호라인) 상에 이들을 따라 형성될 수 있으며, 게이트 배선(게이트 신호라인) 상에 이들을 따라 형성될 수 있다. 제 1 뱅크(169) 및 제 2 뱅크(170)는 안료가 수지에 혼합된 물질로 형성될 수도 있다(도 6a 참조).
다음에 EL 층(171) 및 캐소드(MaAg 전극)(172)는 진공증발을 사용한 분위기에 노출됨이 없이 연속적으로 형성된다. EL 층(171)의 막 두께는 80 내지 200nm(통상 100 내지 120nm)일 수 있고, 캐소드(172)의 막 두께는 180 내지 300nm(통상 200 내지 250nm)일 수 있다. 또한 실시예 1에서 단지 하나의 화소를 보였으나, 적색광을 방출하는 EL 층, 녹색광을 방출하는 EL 층, 및 청색광을 방출하는 EL 층이 이와 동시에 형성됨에 유의한다.
EL 층(171)은 적색에 대응하는 화소, 녹색에 대응하는 화소, 및 청색에 대응하는 화소에 대해 순서대로 형성된다. 그러나, EL 층(171)들은 용액(solution)에 관하여 저항을 고려하지 않았으므로 사진식각 기술을 사용하지 않고 개별적으로 형성되어야 한다. 금속 마스크를 사용하여 원하는 화소 이외의 화소들을 덮고, 필요한 위치만에 EL 층(171)들을 선택적으로 형성하는 것이 바람직하다.
즉, 먼저 적색에 대응하는 화소들을 제외한 모든 화소들을 덮도록 마스크가 배치되고, 적색 발광 EL 층이 이 마스크를 사용하여 선택적으로 형성된다. 다음에, 녹색에 대응하는 화소들을 제외한 모든 화소들을 덮도록 마스크가 배치되고, 녹색 발광 EL 층이 이 마스크를 사용하여 선택적으로 형성된다. 마지막으로, 청색에 대응하는 화소들을 제외한 모든 화소들을 덮도록 마스크가 배치되고, 청색 발광 EL 층이 이 마스크를 사용하여 선택적으로 형성된다. 모든 상이한 마스크들의 사용이 여기서 기재되었으나, 동일한 마스크를 재사용할 수도 있음에 유의한다. 더욱이, 모든 화소 EL 층들이 진공을 끊지 않고 형성될 때까지 처리를 수행하는 것이 바람직하다.
EL 층(171)에 대해 실시예 1에서 발광층만으로 구성된 단층 구조를 보였으나, 발광층에 더하여 이를테면 정공 수송층, 정공 주입층, 전자 수송층, 및 전자 주입층을 갖는 구조가 EL 층에 사용될 수 있다. 이러한 유형의 조합의 여러 가지 예가 이미 보고되었으며, 모든 이러한 구조가 사용될 수 있다. EL 층(171)으로서 공지의 물질이 사용될 수 있다. EL 구동기 전압을 고려하여, 공지의 물질로서 유기물질을 사용하는 것이 바람직하다.
다음에 EL 소자의 캐소드(172)가 형성된다. 캐소드(172)로서 MgAg전극을 사용한 예를 실시예1에 보였지만 다른 공지의 물질을 사용하는 것이 또한 가능하다.
이와 같이 하여 도 6b에 도시한 바와 같은 구조를 갖는 EL 패널이 완성된다. 제 1 뱅크(169) 및 제 2 뱅크(170)를 형성한 후에, 멀티챔버 방법(또는 인-라인 방법)의 박막 형성장치를 사용하여 캐소드(172)의 형성까지 내내 대기에 노출시키지 않고 연속적으로 처리를 수행하는 것이 바람직하다.
실시예 1에서, 소스 영역(204), 드레인 영역(205), Loff 영역(206), Lov 영역(207), 및 채널 형성 영역(208)은 스위칭 TFT(201)의 반도체층 내에 포함된다. Loff 영역(206)은 게이트 절연막(106)을 통해 게이트 전극(116)과 중첩하지 않도록 형성된다. 더욱이, Lov 영역(207)은 게이트 절연막(106)을 통해 게이트 전극(121)과 중첩하도록 형성된다. 이러한 유형의 구조는 오프 전류를 감소시키는데 극히 효과적이다.
더욱이, 단일 게이트 구조가 실시예 1에서 스위칭 TFT(201)로서 사용되었지만 본 발명은 스위칭 TFT용의 이중 게이트 구조 또는 또 다른 유형의 복수 게이트 구조를 가질 수도 있다. 2개의 TFT는 이중 게이트 구조를 사용함으로써 일련으로 효과적으로 접속되어 오프 전류를 부가적으로 감소시키는 잇점을 제공한다.
더욱이, 스위칭 TFT(201)이 실시예 1에서 n채널 TFT이지만 p채널 TFT이 사용될 수도 있다.
전류제어 TFT(202)의 반도체층은 소스 영역(210), 드레인 영역(211), Lov 영역(212), 및 채널 형성 영역(213)을 포함한다. Lov 영역(212)은 게이트 절연막(106)을 통해 게이트 전극(123)과 중첩하도록 형성된다. 전류제어 TFT(202)가 실시예 1에서 Loff 영역을 갖지 않고 Loff 영역을 갖는 구조가 사용될 수도 있음에 유의한다.
더욱이, 전류제어 TFT(202)가 실시예 1에서 p채널 TFT이나, n채널 TFT일 수도 있다.
실시예 1의 EL 채널은 선택적으로 구조를 가진 TFT를 화소부만이 아니라 구동기 회로부에 배치함으로써 극히 높은 신뢰성을 보이며, 이의 동작특성 또한 증대됨에 유의한다.
먼저, 동작속도가 매우 크게 떨어지지 않도록 핫 캐리어 주입이 감소된 구조를 갖는 TFT가 구동기 회로부를 형성하는 CMOS 회로의 n채널 TFT(203)으로서 사용된다. 이를테면 시프트 레지스터, 레벨 시프터, 및 샘플링 회로(샘플 홀드 회로)와 같은 회로들이 여기서는 구동기 회로로서 포함됨에 유의한다. 이를테면 D/A 변 환기와 같은 신호 변환회로 또한 디지털 구동을 수행할 때 포함될 수도 있다.
실시예 1에서 CMOS 회로의 n채널 TFT(203)의 반도체층은 소스 영역(221), 드레인 영역(222), Lov 영역(223), 및 채널 형성 영역(224)을 포함한다.
더욱이, n채널 TFT(203)에 대한 오프 전류를 우려할 필요가 없으며 오프 전류보다 동작속도에 더 중요성을 둘 수 있다. 그러므로 게이트 절연막(106)을 통해 게이트 전극(120)을 중첩시키는 Lov 영역(223)의 형성은 저항성분이 가능한 한 많이 감소되기 때문에 동작속도를 증가시키는데 효과적이다.
더욱이, CMOS 회로의 p채널 TFT(204)의 반도체층은 소스 영역(231), 드레인 영역(232), Lov 영역(233), 및 채널 형성 영역(234)을 포함한다.
실제적으로 대기에 노출되지 않도록, 높은 기밀한 특성을 가지며 거의 기체가 누출하지 않는 막을 보호함으로써(이를테면 적층막 또는 자외선으로 경화되는 수지막), 또는 도 6b의 공정까지 완전히 완료한 후에 투명한 밀폐물질에 의해 패키징(밀폐)을 수행하는 것이 바람직하다. 더욱이, 불활성 가스를 밀폐물질 내에 두고, 건조제(예를 들면 산화바륨)를 밀폐물질 내에 둔다면, EL 소자의 신뢰성이 증대된다.
더욱이, 패키징 공정 등에 따라 기밀한 특성을 증대시킨 후에, 회로로부터 확장된 단자들을 사용하여, 기판 상에 형성된 소자들을 외부 신호단자로 접속시키기 위해서 콘넥터(유연한 인쇄회로, FPC)가 부착된다. 이에 따라 제조된 제품이 완료된다. 이러한 유형의 출하가능한 상태를 본 명세서 전체를 통해 EL 디스플레이 장치라 칭한다.
게이트 전극들의 폭은 본 발명에서 전술한 바와 같이 서로 상이하다. 그러므로, 게이트 전극들을 마스크로 사용하여 이온주입을 수행할 때, 서로 상이한 게이트 전극 두께에 기인하여, 이온 침투 깊이의 차이를 이용함으로써, 제 1 게이트 전극 밑에 배열된 반도체층 내의 이온 농도를 제 1 게이트 전극 밑에 배치되지 않은 반도체층 내의 이온농도 미만으로 되게 하는 것이 가능하다.
더욱이, 마스크를 사용하여 Loff 영역들을 형성하기 위해서, 제 1 게이트 전극의 폭과 제 2 게이트 전극의 폭만이 에칭에 의해 제어될 필요가 있을 뿐이다. Loff 영역의 위치 및 Lov 영역의 위치의 제어는 종래의 예에 비해 더 쉬워진다. 그러므로 Lov 영역 및 Loff 영역의 위치정렬을 정밀하게 하는 것이 쉬워지며, 원하는 특성을 갖는 TFT를 제조하기가 쉬워진다.
더구나, 게이트 신호라인 또는 소스신호 라인과 동일한 막으로부터 종래에 형성된 전원공급라인은 제 2 층간 절연막과 제 3 층간 절연막 사이에 형성된다. 전원공급라인은 게이트 신호라인을 중첩하여 형성될 수 있으며 그러므로 개구율(aperture ratio)이 증가될 수 있다.
실시예 1에서 EL 층으로부터 방출된 광이 기판을 향하여 지향되는 예가 설명되었지만, 본 발명은 이것으로 한정되지 않으며, EL 층으로부터 방출된 광이 기판 위로 지향되는 구조가 사용될 수도 있음에 유의한다. 이 경우, EL 소자의 캐소드는 화소전극이 되고, 전류제어 TFT는 n채널 TFT인 것이 바람직하다.
[실시예 2]
2개의 박막 트랜지스터를 갖는 EL 디스플레이 장치의 화소의 상면도를 실시예 2에서 설명한다.
실시예 2의 EL 디스플레이 장치의 상면도를 도 7a에 도시하였다. 더욱이, 실시예 2의 EL 디스플레이 장치의 화소의 회로도를 도 8b에 도시하였다. 참조부호 501은 소스 신호라인을 나타내며, 참조부호 502는 게이트 신호라인을 나타낸다. 게이트 신호라인(502) 상에 형성된 배선(503)은 전원공급라인이며, 게이트 신호라인(502)과 중첩한다.
참조부호 504)는 스위칭 TFT이며, 스위칭 TFT는 반도체층(505)을 갖는다. 게이트 신호라인(502)의 부분은 게이트 전극으로서 반도체층(505) 상에 형성된다. 반도체층(505)의 소스 영역 및 드레인 영역 중 하나는 소스배선(501)에 접속되고, 다른 것은 드레인 배선(510)에 의해 캐패시터 배선(511)에 접속된다. 전원공급라인(503)은 참조부호 512로 나타낸 부분에 의해 제 1 층간 절연막(도면에 도시없음)에 접속되며, 저장 캐패시터는 전원공급라인(503), 제 1 층간 절연막, 및 캐패시터 배선(511)으로 형성된다.
캐패시터 배선(511)은 전류제어 TFT(507)의 게이트 전극(506)에 접속된다. 전류제어 TFT(507)은 반도체층(508)을 가지며, 반도체층(508)의 소스 영역은 소스배선(531)을 통해 전원공급라인에 접속되며, 반도체층(508)의 드레인 영역은 화소전극(509)에 접속된다.
전원공급라인(503)은 본 발명에서 제 2 층간 절연막과 제 3 층간 절연막 사이에 형성된다. 그러므로 전원공급라인은 게이트 신호라인과 중첩하여 형성될 수 있어, 개구율이 증가될 수 있다.
[실시예 3]
저장 캐패시터, 캐패시터 배선, 제 1 층간 절연막, 및 전원공급라인에 의해 형성된 구조에 더하여 캐패시터 배선, 게이트 절연막, 및 반도체층을 형성하는 예를 실시예 3에서 설명한다. 동일한 참조부호를 도 3a 내지 도 6b에 도시한 부분들에 사용한다.
도 8은 실시예 3의 EL 디스플레이 장치의 단면도를 도시한 것이다. 실시예 3의 EL 디스플레이 장치는 반도체층(600)을 갖는 점에서 도 6b에 도시한 EL 디스플레이 장치와 다르다. 다른 구조들은 실시예 1에서 이미 설명되었다. 실시예 1은 실시예 3의 EL 디스플레이 장치의 상세한 구조에 관하여 참조될 수 있고 여기서는 이를 생략한다.
반도체층(600)은 게이트 전연막(106)을 개재하여, 제 1 캐패시터 배선(122a) 및 제 2 캐패시터 배선(122b)과 중첩한다. 반도체층(600)은 채널 형성 영역(603), 채널 형성 영역(603)의 에지부분과 접촉하도록 형성된 제 1 불순물 영역(602), 및 제 1 불순물 영역(602)과 접촉하도록 형성된 제 2 불순물 영역(601)을 갖는다. 제 1 불순물 영역(602) 내의 불순물의 농도는 제 2 불순물 영역(601) 내의 불순물 영역보다 낮다. 더욱이, 제 1 불순물 영역(602)은 게이트 절연막(106)을 개재하여, 제 1 캐패시터 배선(122a)과 중첩한다.
전류제어 TFT(202)가 실시예 3에서 p채널 TFT일 때, 제 1 불순물 영역(602) 및 제 2 불순물 영역(601)에 p형 불순물 원소를 부가하는 것이 바람직하다. 반대로, 전류제어 TFT(202)가 n채널 TFT인 경우에 제 1 불순물 영역(602) 및 제 2 불순물 영역(601)에 n형 불순물 원소를 부가하는 것이 바람직하다.
제 2 캐패시터 배선(122b)은 드레인 배선(164)에 의해 스위칭 TFT(20)의 드레인 영역(205)에 전기적으로 연결된다. 더욱이, 전원공급라인(122b)은 제 2 층간 절연막(156) 내에 형성된 접촉홀을 통해 제 2 캐패시터 배선(122b) 위의 제 1 층간 절연막(155)에 접하는다. 더욱이, 전원공급라인은 게이트 절연막(106), 제 1 층간 절연막(155) 및 제 2 층간 절연막(156)에 형성된 접촉홀을 통해 전류제어 TFT(202)의 소스 영역(148)에 접속된다.
저장 캐패시터의 정전용량값은 실시예 3의 구조에 따라 증가될 수 있다. EL 층으로부터 방출된 광이 실시예 3에서 기판을 향하여 지향되므로, 저장 캐패시터의 표면적이 증가된다면 개구율 감소에 기인하여 EL 디스플레이 장치의 밝기가 낮아지게 된다. 그러나, 실시예 3의 구조로, 캐패시터 배선(122), 게이트 절연막(106), 및 반도체층(600)에 의해 형성된 저장 캐패시터는 전원공급라인(157), 제 1 층간 절연막(155), 및 캐패시터 배선(122)에 의해 형성된 저장 캐패시터와 중첩하므로, 저장 캐패시터의 정전용량값은 개구율을 낮추지 않고 상승될 수 있다.
EL 층으로부터 방출된 광이 기판을 향하여 지향되는 예를 실시예 3에서 설명하였으나, 본 발명은 이것으로 한정되지 않고, EL 층으로부터 방출된 광이 기판 위로 지향되는 구조가 사용될 수도 있다. 이 경우, EL 소자의 캐소드는 화소전극이 되고, 전류제어 TFT는 n채널 TFT인 것이 바람직하다.
[실시예 4]
전원공급라인 및 차폐막(블랙 매트릭스)을 동시에 형성하는 예를 실시예 4에서 설명한다. 동일한 참조부호를 도 3a 내지 6b에 도시한 부분들에 사용한다.
도 9는 실시예 4의 EL 디스플레이 장치의 단면도를 도시한 것이다. 실시예 4의 EL 디스플레이 장치는 차폐막(157a 내지 157g)을 갖는 점에서 도 6b에 도시한 EL 디스플레이 장치와 다르다. 실시예 1에서 다른 구조들이 이미 설명되었으므로 실시예 1을 실시예 4의 EL 디스플레이 장치의 상세한 구조에 관하여 참조될 수 있으므로 여기선 이를 생략한다.
전원공급라인(157)은 제 2 층간 절연막(156)에 형성된 접촉홀을 통해 제 2 캐패시터 배선(122b) 위의 제 1 층간 절연막에 접하는다. 더욱이, 전원공급라인(157)은 게이트 절연막(106), 제 1 층간 절연막(155) 및 제 2 층간 절연막(156)에 형성된 접촉홀을 통해 전류제어 TFT(202)의 소스 영역(148)에 접속된다.
차폐막(157a 내지 157g)은 전원공급라인(157)과 동시에 제 2 층간 절연막 상에 형성된다. 외부로부터 EL 디스플레이 장치로의 광, 및 EL 소자로부터 방출된 광은 TFT의 채널 형성 영역에 주입되는데 이들 광에 기인한 오프 전류의 증가는 차폐막(157a 내지 157g)을 형성함으로써 방지될 수 있다.
더욱이, 전원공급라인(157)과 동시에 실시예 4의 차폐막(157a 내지 157g)을 형성하는 것이 가능하고 공정단계 수의 증가가 불필요하다.
광이 통과하기 어려운 물질로 차폐막(157a 내지 157g) 및 전원공급라인(157) 이 형성된다는 것이 실시예 4에서 매우 중요함에 유의한다.
EL 층으로부터 방출된 광이 기판을 향하여 지향되는 예를 실시예 4에서 설명하였으나, 본 발명은 이것으로 한정되지 않고, EL 층으로부터 방출된 광이 기판 위로 지향되는 구조가 사용될 수도 있다. 이 경우, EL 소자의 캐소드는 화소전극이 되고, 전류제어 TFT는 n채널 TFT인 것이 바람직하다.
실시예 3과 조합하여 실시예 4를 구현하는 것이 가능하다.
[실시예 5]
기판과 TFT의 반도체층간에 광 차폐막을 형성하는 예를 실시예 5에서 설명한다. 동일한 참조부호는 도 3a 내지 6b에 의해 도시된 부분들에 사용된다.
도 10은 실시예 5의 EL 디스플레이 장치의 단면도를 도시한 것이다. 실시예 5의 EL 디스플레이 장치는 광 차폐막(801, 802)을 갖는 점에서 도 6b에 의해 도시한 EL 디스플레이 장치와 다르다. 실시예 1에서 다른 구조들이 이미 설명되었으므로 실시예 4의 EL 디스플레이 장치의 상세한 구조에 관하여 실시예 1이 참조될 수 있으므로 이를 여기선 생략한다.
광 차폐막(801, 802)은 실시예 5의 EL 디스플레이 장치에서 스위칭 TFT의 반도체층(104) 밑에 그리고 전류제어 TFT의 반도체층(105) 밑에 형성된다. 광 차폐막(801, 802)은 스위칭 TFT의 반도체층(104)의 채널 형성 영역(208)과, 전류제어 TFT의 반도체층(105)의 채널 형성 영역(213)에 절연막(실시예 5에선 산화막)(803)을 개재하여 중첩하여 있다.
광 차폐막(801, 802)은 광을 차폐할 수 있고, 광 차폐막이 형성된 후에 열처리 공정단계의 온도를 견딜 수 있다면 어느 물질이든 사용이 가능하다. 광이 쉽게 통과하지 않는 금속 및 실리콘 등의 물질을 사용하는 것이 가능하며, 실시예 5에선 W가 사용된다. 광 차폐막(801, 802)의 두께는 0.1 내지 0.5㎛ 정도인 것이 바람직하다. 더욱이, 산화막(803)의 두께는 0.5 내지 1.5㎛ 정도인 것이 바람직하다. 더욱이, 광 차폐막(801, 802)과 반도체층(104, 105)간 거리는 0.1 내지 0.5㎛인 것이 바람직하다.
광 차폐막이 실시예 5에서 단지 화소부에 형성된 TFT 밑에 형성될지라도, 실시예 5는 이 구조로 한정되지 않는다. 광 차폐막은 구동기 회로의 TFT 밑에 형성될 수도 있다.
기판 밑으로부터 채널 형성 영역으로 주입되는 광에 기인한 TFT 오프 전류의 증가는 실시예 5에서 상기 구조에 따라 방지된다.
산화막(803)이 평탄화된 표면을 갖지 않는다면, 산화막(803)의 상면 상에 형성된 반도체층이 결정화 중에 균일하게 결정화되지 않는 문제가 발생한다. 반도체층은 산화막(803) 상에 직접 형성되므로 반도체층을 형성하기 전에 산화막(803)의 표면을 평탄화시키는 것이 바람직하다.
예를 들면, 산화막(803)은 CMP(화학 기계식 연마)에 의해 평탄화될 수 있다. CMP는 공지의 방법을 사용하여 수행될 수 있다.
실리카 겔 및 전해액의 혼합물을 사용한 연마가 실시예 5에서 수행된다. 연마는 연마 패드에 100kg/cm2의 압력을 가함으로써 전해액에서 수행된다. 연마할 동 안 압력은 50 내지 150kg/cm2의 범위 내에서 선택될 수 있다. 더욱이, 연마는 연마되는 표면과 연마패드간에 0.1㎛의 갭을 갖고 수행된다.
TFT 오프 전류는 억제될 수 있으며 반도체층의 결정도(crystallinity)의 불균일이 상기 구조에 따라 방지될 수 있다.
EL 층으로부터 방출된 광이 기판을 향하여 지향되는 예를 실시예 5에서 설명하였으나, 본 발명은 이것으로 한정되지 않고, EL 층으로부터 방출된 광이 기판 위로 지향되는 구조가 사용될 수도 있다. 이 경우, EL 소자의 캐소드는 화소전극이 되고, 전류제어 TFT는 n채널 TFT인 것이 바람직하다.
실시예 5과 조합하여 실시예 5를 구현하는 것이 가능하다.
[실시예 6]
소스 신호라인을 형성한 후에 게이트 신호라인을 형성하는 예를 실시예 6에서 설명한다.
도 11a는 실시예 6의 EL 디스플레이 장치의 상면도를 도시한 것이다. 도 11b는 A-A' 라인을 따라 절단한 도 11a의 단면도이다. 참조부호 901은 소스 신호라인이며, 참조부호 902는 게이트 신호라인을 나타낸다. 게이트 신호라인(902) 밑에 형성된 배선(903)은 전원공급라인이며, 배선(903)은 절연막을 개재하여 게이트 신호라인(902)과 중첩한다.
참조부호 904는 스위칭 TFT를 나타내며, 스위칭 TFT(04)는 반도체층(905)을 갖는다. 게이트 신호라인(902)에 접속된 게이트 전극(920)은 반도체층(905) 상에 형성된다. 반도체층(905)의 소스 영역 및 드레인 영역 중 하나는 소스 배선(921)에 의해 소스 신호라인에 접속되고, 다른 것은 드레인 배선(910)에 의해 캐패시터 배선(911)에 접속된다. 전원공급라인(903)은 참조부호 912로 나타낸 부분에 의해 제 1 층간 절연막(923)에 접하며, 저장 캐패시터는 전원공급라인(903), 제 1 층간 절연막(923), 및 캐패시터 배선(911)에 의해 형성된다.
캐패시터 배선(911)은 전류제어 TFT(907)의 게이트 전극(906)에 접속된다. 전류제어 TFT(907)는 반도체층(908)을 가지며, 반도체층(908)의 소스 영역은 소스배선(931)을 통해 전원공급라인(903)에 접속되며, 반도체층(908)의 드레인 영역은 화소전극(909)에 접속된다.
전원공급라인(903)은 본 발명에 의해 제 2 층간 절연막(924)와 제 3 층간 절연막(925) 사이에 형성된다. 이에 따라 전원공급라인은 게이트 신호라인과 중첩하여 형성될 수 있고 그러므로 개구율이 증가될 수 있다.
[실시예 7]
이 실시예에서, 실시형태에서 반도체층으로서 사용된 결정질 반도체 막이 촉매원소를 사용한 열 결정화 방법에 의해 형성된 예에 대해 기술한다. 촉매원소를 사용한 경우엔, 일본 특허 공개 제 7-130652 호 및 일본 특허 공개 제 8-78329 호에 기술된 기술을 사용하는 것이 바람직하다.
여기서, 일본 특허 공개 제 7-130652 호에 개시된 기술이 본 발명에 적용되는 도 12a 및 12b에서 예를 기술한다. 먼저, 실리콘 산화막(1202)은 기판(1201) 상에 형성되었으며 비정질 실리콘막(1203)은 그 위에 형성되었다. 더욱이, 니켈 중량 10ppm을 포함하는 니켈 아세테이트 용액을 그 위에 적용하여 니켈 함유층(1204)을 형성하였다(도 12a 참조).
다음에, 기판은 1시간 동안 500℃에서 탈수소화되고 이어서 결정질 실리콘막(1205)을 형성하기 위해서 4시간 내지 12시간 동안 500℃에서(본 바람직한 실시예에서 8시간 동안 550℃에서) 열처리되었다. 이러한 식으로 형성된 결정질 실리콘막(1205)은 매우 우수한 결정질 특성을 가졌다(도 12b 참조).
또한, 일본 특허 공개 제 8-78329 호에 개시된 기술은 선택적으로 촉매원소를 도핑함으로써 선택적으로 비정질 반도체 막을 결정화하는 것을 가능하게 한다. 이 기술이 본 발명에 적용된 예를 도 13a 및 13b를 참조하여 기술한다.
먼저, 유리기판(1301) 상에 실리콘 산화막이 형성되었으며 이어서 비정질 실리콘막(1303) 및 실리콘 산화막(1304)이 순차적으로 그 위에 형성되었다. 이 때, 실리콘 산화막(1304)의 두께는 150nm로 하였다.
다음에, 실리콘 산화막(1304)을 패터닝하여 선택적으로 개구(1305)를 형성하고 이어서 니켈 중량 10ppm을 포함하는 니켈 아세테이트 용액을 그 위에 적용하여 니켈 함유층(1306)을 형성하였으며 니켈 함유층(1306)은 개구(1305)의 바닥에서만 비정질 실리콘막(1302)과 접촉하였다(도 13a 참조).
다음에, 기판을 4시간 내지 24시간 동안 400℃ 내지 650℃에서 열처리하여(본 바람직한 실시예에서, 14시간 동안 570℃에서) 결정질 실리콘막(1307)을 형성하였다. 이 결정화 공정에서, 니켈에 접하는 비정질 실리콘막의 부분이 먼저 결정화되었으며 결정화는 측방향으로 진행되었다. 이러한 식으로 형성된 결정질 실리콘막(1307)은 봉 형상 또는 바늘 형상의 결정을 포함하는 결정질 조직을 형성하였으며 각각의 결정은 특정한 방향으로 거시적으로 성장하였으며, 따라서 결정질 특성이 균일하였는데, 이것이 이 결정질 실리콘막(1307)의 잇점이다(도 13b 참조).
이 점에서, 전술한 2개의 기술에서, 니켈(Ni) 외에 다음의 촉매원소, 즉 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 및 금(Au)이 사용될 수도 있다.
결정질 TFT의 반도체층은 결정질 반도체 막(결정질 실리콘막, 결정질 실리콘 게르마늄막, 등을 포함함)을 형성하고 이어서 이를 패터닝함으로서 형성될 수 있다. 본 바람직한 실시예의 기술을 사용함으로써 결정질 반도체 막으로 만들어진 TFT는 우수한 특성을 제공할 수 있고 따라서 높은 신뢰성일 것이 요구되었다. 그러나, 본 발명에 따른 TFT 구조의 채택으로 본 바람직한 실시예의 기술을 가장 잘 이용한 TFT를 만들 수 있다.
이 실시예에서, 출발 막으로서 비정질 반도체 막을 사용하고 전술한 촉매원소를 이용함으로써 결정질 반도체 막이 형성되었으며 촉매원소가 결정질 반도체 막으로부터 제거된 방법을 실시예 1에서 사용된 반도체층을 형성하는 방법으로서 기술한다. 본 바람직한 실시예 7에서, 일본 특허 공개 제 10-135468 호 또는 일본 특허 공개 제 10-135469 호에 개시된 기술을 방법으로서 사용되었다.
전술한 문헌에 개시된 기술은 결정화 후에 인의 게터링 작용에 의해 비정질 반도체 막의 결정화에 사용된 촉매원소를 제거하는 기술이다. 결정질 반도체 막에서 촉매원소의 농도는 이 기술을 사용함으로써, 1 x 1017 atoms/cm3 미만, 보다 바람직하게는 1 x 1016 atoms/cm3 미만으로 감소될 수 있다.
본 바람직한 실시예의 구성을 도 14a 및 도 14b를 참조하여 기술한다. 여기서, 비알칼리 유리기판, 통상 코닝사에서 제조한 1737 기판이 사용되었다. 도 14a는 하층의 막(1402)과 결정질 실리콘막(1403)이 실시예 4에 기술된 결정화 기술을 사용하여 형성된 상태를 도시한 것이다. 이어서, 마스킹을 위한 실리콘 산화막(1404)이 150nm의 두께로 결정질 실리콘막(1403)의 표면 상에 형성되었으며 결정질 실리콘막(1403)을 노출하는 영역을 형성하기 위해서 패터닝에 의해 개구를 형성하였다. 이어서, 인이 결정질 실리콘막에 부가된 영역(1405)을 형성하기 위해서 인 부가 공정이 수행되었다.
이 상태에서 기판은 5시간 내지 24시간 동안 550℃ 내지 800℃에서(실시예에서, 12시간 동안 600℃에서) 질소 분위기에서 열처리되었으며, 이에 의해서, 인이 부가된 영역(1405)은 게터링 부위로서 결정질 실리콘막(1403)에 작용하여 결정질 실리콘막(1403)에 잔류한 촉맥원소를 인이 부가된 영역(1405)으로 이동시켰다.
이어서, 마스킹을 위한 실리콘 산화막(1404) 및 인이 부가된 영역(1405)은 결정화 공정에서 사용된 촉매원소의 농도가 1 x 1017 atoms/cm3 미만으로 감소된 결정질 실리콘막을 형성하도록 에칭에 의해 제거되었다. 이 결정질 실리콘막은 실시형태에서 기술된 본 발명에 따른 TFT의 반도체로서 그대로 사용될 수도 있을 것이다.
[실시예 8]
본 발명을 사용한 EL(전계발광) 디스플레이 장치를 제조하는 예를 실시예 8에서 설명한다. 도 15a는 본 발명을 사용한 EL 디스플레이 장치의 상면도이고, 도 15b는 단면도이다.
도 15a 및 도 15b에서, 기판이며, 4002는 화소부, 4003은 소스측 구동회로, 4004는 게이트측 구동회로를 나타낸다. 구동회로는 배선(4005)에 의해 EPC(유연한 인쇄회로)(4006)을 통해 외부장치에 접속된다.
이 때, 화소부(4002), 소스측 구동회로(4003), 및 게이트측 구동회로(4004)를 에워싸도록 제 1 밀폐물질(410), 피복물질(4102), 충전(filler) 물질(4103) 및 제 1 밀폐물질(4104)이 제공된다.
A-A' 선을 따라 절단한 도 15a의 단면도를 도 15b에 도시하였다. 기판(4001) 상에, 소스측 구동회로(4003)(n채널 TFT 및 p채널 TFT이 여기에 도시되었음)에 포함된 구동기 회로(4201) 및 화소부(4002)(EL 소자에 흐르는 전류를 제어하는 TFT가 여기서 되었음)에 포함된 전류 제어 TFT가 형성된다.
이 실시예에서, 구동기 회로 TFT(4201)은 공지의 방법으로 형성되는 p채널 TFT 또는 n채널 TFT를 사용하여 제조되며, 전류 제어 TFT(4202)는 공지의 방법으로 형성되는 p채널 TFT를 사용하여 제조된다. 더욱이, 전류 제어 TFT(4020)의 게이트에 접속되는 저장 캐패시터(도면에 도시없음)는 화소부(4002)에 설치된다.
수지물질로부터 만들어진 층간 절연막(평탄화막)(4301)은 구동기 회로 TFT(4201), 전류 제어 TFT(4202) 상에 형성되며, 화소전극(애노드)(4302)은 전류 제어 TFT(4202)의 드레인에 전기적으로 연결된다. 화소전극(4302)은 큰 일함수를 갖는 투명한 도전막으로 형성된다. 투명 도전막으로서, 산화인듐 및 산화주석 화합물 또는 산화인듐 및 산화아연 화합물이 이용될 수 있다. 더욱이, 갈륨이 도핑된 전술한 투명 도전막이 또한 사용될 수 있다.
이어서, 절연막(4303)이 화소전극(4302) 상에 형성되며, 개구부가 화소전극(4302) 상에 형성된다. 개구부에서, EL(전계발광)층(4304)은 화소전극(4302) 상에 형성된다. 공지의 유기 EL 물질 또는 무기 EL 물질이 EL 층(4304)으로서 사용된다. 저분자 유형(단량체 기반)의 유기 EL 물질 및 고분자 유형(폴리머 기반)의 유기 EL 물질 모두가 유기물질로서 사용될 수 있다.
증발방법 또는 페인팅 방법의 공지기술이 EL 층(4304)을 형성하는데 사용될 수 있다. EL 층은 정공 주입층, 정공 수송층, 발광층, 전류 수송층, 및 전자 주입층을 자유롭게 결합함으로써 적층구조, 또는 단층구조를 가질 수 있다.
EL 층(4304) 상에, 광차폐 특성(통상, 주 성분으로서 알루미늄, 구리, 또는 은, 또는 이들 및 다른 도전막의 적층막)을 갖는 도전막으로 만들어진 캐소드(4305)가 형성된다. 캐소드(4305)와 EL 층(4304) 사이의 계면에 존재하는 어떠한 습기나 산소라도 가능한 한 많이 제거하는 것이 바람직하다. 그러므로 진공에서 캐소드(4305) 및 EL 층(4304)을 연속적으로 피착하거나 질소 분위기 또는 희가스 분위기에서 EL 층(4304)을 피착하는 방법을 사용하는 것이 필요하며, 그럼으로써 캐소드(4305)는 산소 및 습기에 노출됨에 없이 형성된다. 상기 막 피착은 복수 챔버 방법(클러스터 툴 방법)의 막 피착 장치를 사용하여 실시예 8에서 가능하게 된다.
이어서, 캐소드(4305)는 참조부호 4306으로 나타낸 영역에서 배선(4005)에 전기적으로 연결된다. 소정의 전압을 캐소드(4305)에 부여하는 배선(4005)은 이방성 도전막(4307)을 통해 FPC(4006)에 접속된다.
전술한 바와 같이, EL 소자는 화소전극(애노드)(4302), EL 층(4304) 및 캐소드(4305)로부터 만들어진다. EL 소자는 제 1 밀폐물질(4104) 및 제 1 밀폐물질(4101)를 통해 기판(4001)에 적층되는 피복물질(4102)로 에워싸여지고 충전 물질(4103)로 밀봉된다.
이를테면 유리물질, 금속물질(통상, 스페인리스 스틸 판), 세라믹 물질, 및 플라스틱 물질(플라스틱막을 포함함)과 같은 물질이 피복물질(4102)로서 사용될 수 있다. 플라스틱 물질로서, FRP(유리섬유-강화 플라스틱)물질, PVF(폴리비닐 플루오라이드)막, 마일라 막, 폴리에스테르막, 및 아크릴막이 사용될 수 있다. 알루미늄 포일이 PVF막 또는 마일라 막에 의해 개재된 시트 구조를 사용하는 것이 바람직하다.
EL 소자로부터 방출된 광의 방출방향이 피복물질측으로 향하는 경우엔, 피복물질이 투명성을 가질 필요가 있다. 이 경우, 유리판, 플라스틱판, 폴리에스터막 또는 아크릴막과 같은 투명물질이 사용될 수 있다.
또한, 충전물질(4103)은 자외선 경화수지 또는 열적으로 경화할 수 있는 수지를 사용하여 형성된다. PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), 및 EVA(에칠렌 비닐 아세테이트)이 충전물질로서 사용될 수 있다. 건조제(바람직하게는 산화바륨)이 충전물질(4103) 내부에 형성된다면, EL 소자의 열화를 억제할 수 있다.
더욱이, 충전물질(4103)에 스페이서가 포함될 수 있다. 이 때, 스페이서는 산화바륨을 사용하여 형성되며, 그럼으로써 스페이서 자체는 흡습성의 특성을 갖는다. 더욱이, 스페이서를 제공하는 경우에, 스페이서로부터의 압력의 완화를 위해 버퍼층으로서 캐소드(4305)에 수지막이 제공되는 것이 효과적이다.
더욱이, 배선(4005)은 이방성 도전막(4307)을 통해 FPC(4006)에 전기적으로 연결된다. 배선(4005)은 화소부(4002), 소스측 구동회로(4003) 및 게이트측 구동회로(4004)로 보내는 신호를 FPC(4006)로 전송하고 FPC(4006)를 통해 외부기기에 전기적으로 연결된다.
또한, 본 실시예에서, 제 2 밀폐물질(4104)은 EL 소자가 외부로부터 완전하게 보이지 않게 되는 구조를 얻기 위해서 제 1 밀폐물질(4101)의 노출부분 및 FPC(4006)의 부분을 덮도록 제공된다. 이러한 식으로, EL 디스플레이 장치는 도 15b에 도시한 단면구조를 갖는다.
[실시예 9]
본 발명의 EL 디스플레이 장치는 화소에 임의의 TFT를 설치하는 구조를 가질 수 있다. 1 내지 6개의 TFT 또는 그 이상을 설치하는 것이 가능하다. 본 발명은 EL 디스플레이 장치의 화소 구조로 한정되지 않고 수행할 수 있다.
[실시예 10]
본 발명의 EL 디스플레이 장치의 구동기부를 도 18을 사용하여 실시예 10에서 설명한다.
본 발명의 EL 디스플레이 장치의 블록도의 예를 도 18에 도시하였다. 도 18의 EL 디스플레이 장치는 기판 상에 형성된 TFT에 따라, 화소부(1601), 및 화소의 주변에 형성된 소스신호라인 구동기 회로(1602) 및 게이트 신호라인 구동기 회로(1603)를 갖는다. 실시예 10의 EL 디스플레이 장치는 소스신호라인 구동기 회로 및 게이트 신호라인 구동기 회로 각각을 구비하나, 본 발명에서 소스 신호라인 구동기 회로 및 게이트 신호라인 구동기 회로의 수에 제한은 없다.
소스 신호라인 구동기 회로(1602)는 기본적으로 시프트 레지스터(1602a), 래치(A)(1602b), 및 래치(B)(1602c)를 갖는다.
클럭신호(CLK) 및 시작펄스(SP)는 소스신호라인 구동기 회로(1602) 내의 시프트 레지스터(1602a)에 입력된다. 시프트 레지스터(1602a)는 클럭신호(CLK) 및 시작펄스(SP)에 근거하여 순서대로 타이밍 신호를 발생하며, 타이밍 신호는 차례로 하류측 회로들에 공급된다.
시프트 레지스터 회로(1602a)로부터의 타이밍 신호는 이를테면 버퍼(도면에 도시없음)와 같은 회로에 의해 증폭된 버퍼일 수 있다. 타이밍 신호를 공급하는 배선의 부하 정전용량(기생용량)은 많은 회로 및 소자들이 배선에 접속되어 있기 때문에 크다. 버퍼는 큰 부하 정전용량에 기인하는 발생되는 것으로 타이밍 신호 의 상승과 하강의 둔화를 방지하기 위해서 형성된다.
시프트 레지스터(1602a)로부터 버퍼에 의해 증폭된 타이밍 신호 버퍼는 래치(A)(1602b)에 공급된다. 래치(A)(1602b)는 화상정보를 포함하는 디지털 데이터 신호를 처리하기 위한 복수의 래치단을 구비한다. 래치(A)(1602b)는 타이밍 신호의 입력과 동시에 디지털 데이터 신호를 기입하여 유지한다.
디지털 데이터 신호는 디지털 데이터 신호를 래치(A)(1602b)에 기입할 때 래치(A)(1602b)의 복수의 래치단에 순서대로 입력될 수도 있다. 그러나, 본 발명은 이 구조로 제한되지 않는다. 래치(A)(1602b)의 복수의 래치단은 많은 그룹으로 분할될 수 있고, 디지털 데이터 신호는 병렬로 동시에 각각의 그룹에 입력될 수 있어, 소위 분할구동(partitioned driving)을 수행한다. 이 때 그룹 수를 분할수라 한다. 예를 들면, 이것은, 래치를 매 4개 단의 그룹으로 분할할 때 4분할의 분할구동이라 한다.
디지털 데이터 신호가 래치(A)(1602b)의 모든 래치단에 완전하게 기입될 때까지의 기간을 라인주기라 한다. 즉, 라인주기는 래치(A)(1602b) 내의 가장 왼쪽단의 래치에 디지털 데이터 신호가 기입되는 시점에서 시작하여, 가장 우측단의 래치에 디지털 데이터 신호가 기입될 때 완료된다. 실제, 라인주기는 상기 라인주기에 수평 리턴 주기의 부가를 포함한다.
래치신호는 1라인주기가 완료될 때 래치(B)(1602c)에 공급된다. 래치(A)(1602b)에 기입되어 저장된 디지털 데이터 신호는 이 때에 즉시 래치(B)(1602c)로 보내져서 래치(B)(1602c)의 모든 단의 래치들에 기입되어 저장된 다.
디지털 데이터 신호의 기입은 시프트 레지스터(1602a)로부터의 타이밍 신호에 기초하여, 래치(B)(1602c)에 디지털 데이터신호를 보내는 것을 완료하였을 때 래치(A)(1602b)에 순서대로 다시 수행된다.
래치(B)(1602b)에 기입되어 저장된 디지털 데이터 신호는 제 2의 1라인주기 동안 소스신호 라인들에 입력된다.
화상은 소스신호라인에 디지털 데이터 신호입력에 따라 화소부에 디스플레이된다.
[실시예 11]
제 1 형상의 도전층을 형성하기 위한 제 1 에칭 공정이 실시예 1에서의 한 세트의 에칭조건에서 수행되는데, 그러나 막 감소 및 게이트 절연막의 형상의 균일성을 증가시키기 위해서 복수의 에칭조건 하에서 수행될 수도 있다. 2개의 에칭조건 하에서 제 1 에칭 공정을 수행함으로써 제 1 형상의 도전층을 형성하는 예를 실시예 11에 보였다.
더욱이, 도전층의 양측은 테이퍼를 갖도록 형성되며, LDD 영역은 본 발명에 의해 채널 형성 영역의 양측에 형성되는데, 실시예 11은 도 19a 내지 19d에 구동기 회로의 n채널 TFT 내의 도전층 근처의 일측을 확대한 도면을 사용하여, 제조 공정에 따라 설명한다. 간단하게 하기 위해서, 기저막 및 기판을 도면에 도시하지 않았다.
먼저, 도 3b와 동일한 상태는 실시예 1에 따라 얻어진다. 그러나, 상기 실시예 1에서 제 1 도전막으로서 사용될지라도, 극히 큰 저항특성을 갖는 TaN은 제 1 도전막으로서 실시예 11에서 사용된다. 제 1 도전막은 20 내지 100nm의 막 두께를 갖고 형성되며, 제 2 도전막은 100nm 내지 400nm의 막 두께로 형성될 수도 있다. 실시예 11에서, 30nm의 막 두께의 TaN으로부터 만들어진 제 1 도전막 및 370nm의 막 두께를 갖는 W로부터 만들어진 제 2 도전막이 적층되어 형성된다.
다음에 제 1 형상의 마스크(1501a)는 레지스터로 형성되며, 에칭이 ICP에 의해 수행되고, 제 1 형상의 제 2 도전층(1504a)이 형성된다. TaN에 관하여 큰 선택도를 갖는 에칭가스로서 CF4, Cl2, 및 O2의 혼합된 가스가 사용되고 그러므로 도 19a에 도시한 상태가 얻어질 수 있다. 몇몇의 에칭조건, 이들의 제 2 도전층(W)의 에칭속도에 대한 이들의 관계, 제 1 도전층(TaN)의 에칭속도, 및 제 2 도전층(W)의 테이퍼각을 표1에 나타내었다.
Figure 112001004898767-pat00001
이 명세서에서 테이퍼각은 도 19a의 상측의 우측도에 도시한 바와 같이, 수평면과 물질층의 측면 사이에 형성된 각을 나타낸다. 더욱이, 편의상, 이 명세서에서 테이퍼각을 갖는 형상의 측면은 테이퍼라 하고, 테이퍼를 갖는 부분을 테이퍼된 부분이라 한다.
더욱이, 수평면과 제 2 도전층(W)의 측면간에 형성된 각(테이퍼각 α1)은 예를 들면 표1에서 조건 4 내지 15 중 하나를 사용함으로써 19 내지 70°로 자유롭게 설정될 수 있다. 에칭시간은 조작자에 의해 적합하게 설정될 수 있다.
더욱이, 도 19a에 참조부호 1501은 반도체층을 나타내며, 참조부호 1502는 게이트 절연막을 나타내며, 참조부호 1503은 제 1 도전막을 나타낸다.
다음에 에칭은 마스크(1505a)를 그대로 제자리에 남겨두고 제 2 세트의 에칭조건으로 수행되어 제 1 형상의 제 1 도전층(1503a)을 형성한다. 게이트 절연막(1502)은 제 2 세트의 에칭조건 하에서 에칭을 수행할 때 다소 에칭되어 제 1 형상의 게이트 절연막(1502a)이 된다. CF4 및 Cl2로부터 만들어진 혼합가스는 여기서 제 2 세트의 에칭조건 하에서 에칭가스로서 사용된다. 예를 들면 표1의 조건 1 내지 3 중 어느 것이든 제 2 세트의 에칭조건으로서 사용될 수 있다. 이에 따라 게이트 절연막(1502)의 막 감소는 2 세트의 에칭조건에서 제 1 에칭 공정을 수행함으로써 억제될 수 있다(도 19b 참조).
도 19b에서 제 1 형상의 제 2 도전층(1504a)은 제 2 세트의 에칭조건 하에서 에칭을 수행할 때 다소 에칭되는데, 그러나 그 양은 극미하므로(대략 0.15㎛, 즉 전체 라인 폭의 0.3㎛), 도 19a와 동일한 형상을 갖는 것으로 도면에 도시되었음에 유의한다.
다음에 마스크(1505a)를 그대로 제자리에 남겨둔 상태에서 제 2 에칭 공정이 수행되어 도 19c에 도시한 제 2 형상의 도전층이 얻어진다. 에칭은 실시예 11에서 제 2 에칭 공정으로서 CF4, Cl2, 및 O2로부터 만들어진 혼합가스를 사용한 에칭조건 하에서 수행된다. 표1의 조건 4 내지 15 중 어느 것이든 여기서 에칭조건에 사용될 수 있고, 에칭시간은 접합하게 결정될 수 있다. 더욱이, 채널 길이 방향으로 각각의 도전층의 폭은 에칭조건에 따라 자유롭게 설정될 수 있다. 제 2 형상의 마스크(1505b), 제 2 형상의 제 1 도전층(1503b), 제 2 형상의 제 2 도전층(1504b), 및 제 2 형상의 게이트 절연막(1502b)은 제 2 에칭 공정에 의해 형성된다.
실시예 11에서, 제 2 형상의 제 1 도전층(1503b)은 제 1 게이트 전극에 대응하며, 제 2 형상의 제 2 도전층(1504b)은 제 2 게이트 전극에 대응함에 유의한다.
테이퍼각 α1보다 큰 테이퍼각 α2는 제 2 형상의 제 2 도전층(1504b)에서 형성되고, 극히 작은 테이퍼각 β은 제 2 형상의 제 1 도전층(1503b)에서 형성된다.
다음에 마스크(1505b)를 그대로 제자리에 남겨둔 상태에서 제 1 도핑공정이 수행된다(도 19c 참조). 제 2 형상의 제 2 도전층(1504b)을 마스크로 하여 여기서 이온도핑을 사용하여 n형 도전성을 부여하는 인이 반도체층(1501)에 부가된다. 더욱이, 제 1 도핑공정은 마스크가 그대로 남아있는 상태에서 수행되는데, 그러나 제 1 도핑공정은 마스크(1505b)를 제거한 후에 수행될 수도 있다.
불순물 영역(1501a, 1501b)은 제 1 도핑공정에 따라 형성된다. 더욱이, 게이트 절연막 및 제 1 도전층을 개재하여, 제 2 도전층과 중첩하는 반도체층은 채널 형성 영역이 된다. 도면에 도시하진 않았으나, 불순물 영역(1501a, 1501b)은 채널 형성 영역의 양측에 형성되어 선형대칭을 갖는다.
더욱이, 도핑에서 이온 도입깊이는 반도체층 상에 배치된 물질층의 막 두께가 얇아짐에 따라 더 얕아지게 된다. 그러므로, 게이트 절연막을 개재하여, 제 1 도전층과 중첩하는 불순물 영역(1501a), 즉 제 1 LDD 영역(Lov 영역)은 테이퍼각 β으로 측벽을 갖는 테이퍼된 부분에 의해 영향을 받으며, 반도체층 내에 부가된 불순물 원소의 농도가 변한다. 불순물 원소의 농도는 막 두께가 두껍게 됨에 따라 감소하며, 불순물 원소의 농도는 막 두께가 얇아짐에 따라 증가한다.
더욱이, 제 2 에칭 공정을 수행할 때 에칭조건에 따라 게이트 절연막에 테이퍼된 부분이 형성되는 경우가 있다. 반도체층은 이러한 경우에 상기 테이퍼된 부분에 의해 영향을 받으며, 반도체 막 내에 부가된 불순물 원소의 농도가 변한다.
한편, 게이트 절연막의 막 두께는 제 2 도전층과 중첩하지 않는 불순물 영역(1501b), 및 제 2 LDD 영역(Loff 영역)에서 거의 일정하며, 그러므로 불순물의 농도는 거의 일정하다.
도면에 도시하진 않았으나, 다음에 레지스트 마스크가 형성되어 스위칭 TFT의 부분을 덮는다. 스위칭 TFT에서 Loff 영역의 길이는 여기서는 레지스트 마스크의 크기를 제어함으로써 결정된다.
다음에 제 2 도핑공정이 수행된다. 제 2 형상의 제 1 도전층(1503b) 및 제 2 형상의 제 2 도전층(1504b)를 마스크로 하고 이온도핑을 사용하여 반도체에 일 도전형을 부여하는 불순물 원소, 즉 n 도전형을 부여하는 인을 반도체층(1501)에 부가한다. 제 2 도핑공정은 제 1 도핑공정에서보다 높은 농도의 도핑을 수행하여 불순물 영역(1501c 및 1501d)이 형성된다.
제 1 도핑공정에 의해 부가된 불순물의 농도 외에, 불순물 영역(1501d), 즉 소스 영역 또는 드레인 영역은 제 2 도핑공정에 따라 더 높은 농도가 된다.
더욱이, 불순물 영역(1501c)은 제 1 도전층과 중첩하기 때문에 도핑되지 않고 불순물 영역(1501a)과 동일한 농도분포를 갖는다. 그러므로 불순물 영역(1501c)은 제 1 LDD 영역이다. 그러나, 도핑조건에 따라 더 높은 농도가 된다. 그 경우, 제 1 도핑공정과 유사하게, 제 2 도핑공정에서 테이퍼각 β의 측벽을 갖는 테이퍼된 부분에 의해 영향을 받으며 불순물은 반도체층 내에 부가된다.
한편, 레지스트 마스크로 덮이지 않은 스위칭 TFT의 영역만이 도핑되어, 소스 영역 또는 드레인 영역을 형성한다. 더욱이, 레지스트 마스크에 의해 덮이고 도전층과 중첩하지 않는 제 2 LDD 영역(1501b)은 그대로 남아있다.
다음에 스위칭 TFT의 레지스트 마스크가 제거된다.
도 6b의 EL 패널은 도 4c로부터 실시예 1의 공정에 따라 후속되는 처리를 계속하여 수행함으로써 제조될 수 있다.
이에 따라 구동기 회로의 n채널 TFT 및 스위칭 TFT는 상기 방법에 따라 개별적으로 만들어진다.
구동기 회로 n채널 TFT는, 게이트 절연막을 개재하여, 제 2 도전층과 중첩하는 채널 형성 영역; 채널 형성 영역의 양측에 제 1 LDD 영역; 및 제 1 LDD 영역에 접하는 소스 영역 또는 드레인 영역을 구비하여 준비된다. 스위칭 TFT는, 게이트 절연막을 개재하여 제 2 도전층과 중첩하는 채널 형성 영역; 채널 형성 영역의 양측에 제 1 LDD 영역; 제 1 LDD 영역에 접하는 제 2 LDD 영역; 및 제 2 LDD 영역에 접하는 소스 영역 또는 드레인 영역을 구비하여 준비된다.
더욱이, 게이트 절연막을 개재하여 제 1 도전층과 중첩하는 제 1 LDD 영역은 채널 형성 영역부터 거리가 증가함에 따라 증가하는 불순물 원소 농도분포를 갖는다. 제 1 LDD 영역에서 불순물의 농도는 적어도 1 x 1017 내지 5 x 1018 atoms/cm3의 범위의 농도 구배를 갖는 영역을 포함한다. LDD 영역이 이러한 유형의 연속하는 농도분포를 갖는다면, 오프 전류를 낮추는데 효과적이다. 더욱이, 신뢰성은 제 1 LDD 영역에서 채널 길이 방향으로 길이가 더 길어짐에 따라 증가한다.
실제로, 전류 제어 TFT에서 보론 도핑공정(도 4c 참조)에 관하여 영역(149 내지 152)에 포함된 보론은 제 1 도핑공정과 유사하여 반도체층에 테이퍼가 있는 제 1 도전층의 두께에 의해 영향을 받으며, 불순물 영역 내에 부가된 불순물 원소의 농도가 변한다. 불순물의 농도는 막 두께가 두꺼워짐에 따라 감소되며, 불순물의 농도는 막 두께가 얇아짐에 따라 증가한다.
실시예 1 내지 10의 어느 것이든 실시예 11을 자유롭게 결합하는 것이 가능하다.
더구나, 게이트 절연막(1502)에 대한 선택도는 실시예 11의 에칭가스(CF4 및 Cl2의 가스 혼합물)가 SF6 및 Cl2의 가스 혼합물에 의해 대치될 때, 또는 CF4, Cl2, O2의 가스 혼합물이 SF6, Cl2, O2의 가스 혼합물에 의해 대치될 때 극히 높으므로 막 감소는 추가적으로 억제될 수 있다.
[실시예 12]
트리플렛 상태 여기로부터 인광이 본 발명에서 발광에 이용될 수 있는 EL 물질을 이용함으로써, 외부 양자효율이 큰 양으로 증가될 수 있다. 그와 같이 함으로써, EL 소자를 저전력소비, 장수명, 경량으로 만들 수 있다.
트리플렛 상태 여기를 이용하고 외부 발광 양자 효율을 증가시키는 보고는 다음의 논문에서 볼 수 있다. Tsutsui, T., Adachi, C., 및 Saito, S., Photochemical Processes in Organized Molecular Systems, Ed. Honda, K., Elsevier Sci. Pub., Tokyo, 1991, p. 437.
상기 논문에서 보고된 EL 물질(코마린(coumarin) 안료)의 분자식을 다음에 나타내었다.
Figure 112001004898767-pat00057
[Chem 1]
Baldo, M. A., O'Brien, D.F., You, Y., Shoustrikov, A., Sibley, S., Thompson, M.E., 및 Forrest, S.R., Nature 395 (1998) p. 151.
상기 논문에서 보고된 EL 물질(Pt 합성물)의 분자식을 다음에 나타내었다.
[Chem 2]
Baldo, M. A., Lanmansky, S., Burrosw, P.E., Thompson, M.E., 및 Forrest, S.R., Appl. Phys. Lett., 75 (1999) p. 4 및 Tsutsui, T., Yang, M.J., Yahiro, M., Nakamura, K., Watanabe, TG., Tsuji, T., Fukuda, Y., Wakimoto, T., 및 Mayaguchi, S., Japan Appl. Phys., 38 (12B) 1999, L1502.
상기 논문에서 보고된 EL 물질(Ir 합성물)의 분자식을 다음에 나타내었다.
[Chem 3]
트리플렛 상태 여기로부터 인광 방출이 이용될 수 있다면, 원칙적으로 싱글렛 상태 여기로부터의 형광 방출을 사용하는 경우보다 3 내지 4배 더 높은 외부 발광 양자 효율을 실현하는 것이 가능하다.
실시예 1 내지 11 중 어느 실시예의 구성이든 실시예 12의 구성을 자유롭게 결합한 구성을 실현하는 것이 가능하다.
[실시예 13]
본 발명에 따라 제조된 EL 디스플레이 장치는 자기발광형이며, 따라서 액정 디스플레이 장치에 비해 광이 있는 곳에서 표시된 영상의 보다 우수한 인지가능성을 나타낸다. 더구나, EL 디스플레이 장치는 넓은 시야각을 갖는다. 따라서, EL 디스플레이 장치는 각종의 전자 장치에서 디스플레이부에 적용될 수 있다. 예를 들면, TV 프로그램 등을 대형 스크린으로 보기 위해서, 본 발명에 따른 EL 디스플레이 장치는 30인치 이상(통상 40인치 이상)의 대각 크기를 갖는 EL 디스플레이 장치의 디스플레이부(즉, EL 디스플레이 장치가 프레임에 설치된 디스플레이)로서 사용될 수 있다.
EL 디스플레이는 개인용 컴퓨터용 디스플레이, TV방송 프로그램을 수신하기 위한 디스플레이, 광고 디스플레이용 디스플레이와 같이 정보를 표시하는데 사용될 모든 종류의 디스플레이를 포함한다. 더구나, 본 발명에 따른 EL 디스플레이 장치는 다른 각종의 전자 장치의 디스플레이부로서 사용될 수 있다.
이러한 전자 장치는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착 디스플레이), 항법 시스템, 사운드 재생 장치(자동차 오디오 기기, 오디오 셋트 등), 노트 크기의 개인용 컴퓨터, 게임기, 휴대용 정보단말기(이동 컴퓨터, 휴대전화, 휴대 게임기, 전자책, 등), 기록매체를 포함하는 화상 재생 장치(보다 구체적으로, 디지털 다기능 디스크(DVD)와 같은 기록매체를 재생할 수 있고 재생된 화상을 표시하는 디스플레이를 포함하는 장치), 등을 포함한다. 특히, 휴대 정보 단말기의 경우, 경사진 방향에서 보게되는 휴대 정보 단말기는 흔히 넓은 시야각을 가질 것을 요하기 때문에 EL 디스플레이 장치의 사용이 바람직하다. 도 16a 내지 17b는 각각 이러한 전자 장치의 각종의 구체적인 예를 도시한 것이다.
도 16a는 프레임(2001), 지지 테이블(2002), EL 디스플레이부(2003) 등을 포함하는 EL 화상 장치를 도시한 것이다. 본 발명은 디스플레이부(2003)에 적용할 수 있다. EL 디스플레이는 EL 디스플레이 유형이며 그러므로 백 라이트가 필요없다. 이에 따라, 디스플레이부는 액정 디스플레이 장치보다 얇은 두께를 가질 수 있다.
도 16b는 본체(2101), 디스플레이부(2102), 오디오 입력부(2103), 조작 스위치(2104), 밧데리(2105), 화상 수신부(2106), 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명에 다른 자기발광 장치는 EL 디스플레이부(2102)로서 사용될 수 있다.
도 16c는 본체(2201), 신호 케이블(2202), 헤드 장착 밴드(2203), 스크린부(2204), 광학 시스템(2205), 자기발광 장치(2206) 등을 포함하는 헤드 장착형의 디스플레이 장치의 부분(우측부분)을 도시한 것이다. 본 발명은 EL 디스플레이 장치(2206)에 적용할 수 있다.
도 16d는 본체(2301), 기록매체(DVD 등)(2302), 조작 스위치(2303), 디스플레이부(a)(2304), 또 다른 디스플레이부(b)(2305), 등을 포함하는 기록매체를 포함하는 화상 재생 장치(보다 구체적으로 DVD 재생 장치)를 도시한 것이다. 디스플레이부(a)(2304)는 주로 화상정보를 표시하는데 사용되며, 디스플레이부(b)(2305)는 주로 문자정보를 표시하는데 사용된다. 본 발명에 따른 EL 디스플레이 장치는 이들 디스플레이부(a)(2304) 및 (b)(2305)로서 사용될 수 있다. 기록매체를 포함하는 화상 재생 장치는 또한 게임기 등을 포함한다.
도 16e는 본체(2401), 디스플레이부(2402) 및 암부(2404) 등을 포함하는 고글형 디스플레이(헤드 장착 디스플레이)를 도시한 것이다. 본 발명에 따른 EL 디스플레이 장치는 디스플레이부(2402)에 적용할 수 있다.
도 16f는 본체(2501), 프레임(2502), 디스플레이부(2503), 키보드(2504), 등을 포함하는 개인용 컴퓨터를 도시한 것이다. 본 발명에 따른 EL 디스플레이 장치는 디스플레이부(2503)로서 사용될 수 있다.
EL 물질로부터 방출된 보다 밝은 휘도의 광이 미래에 이용할 수 있게 될 때, 본 발명에 따른 EL 디스플레이 장치는 출력 화상정보를 포함하는 광이 렌즈 등에 의해 확대되어 투사되는 전방형 또는 후방형 프로젝터에 적용할 수 있을 것이다.
전술한 전자 장치는 이를테면 인터넷, CATV(케이블 텔레비전 시스템)과 같은 전기통신 경로를 통해서 분배되는 표시정보에 더 사용하게 될 것이며, 특히 동화상 정보를 표시하는데 더 사용하게 될 것이다. EL 디스플레이 장치는 EL 물질이 높은 응답속도를 나타낼 수 있기 때문에 동화상을 표시하는데 적합하다.
광을 방출하는 EL 디스플레이 장치의 부분은 전력을 소비하므로, 발광부가 가능한 한 작아지게 되도록 정보를 표시하는 것이 바람직하다. 따라서, 주로 문자정보를 표시하는 디스플레이부, 예를 들면 휴대정보 단말기, 특히 휴대전화 또는 오디오 기기의 디스플레이부에 EL 디스플레이가 적용될 때, 비발광부는 배경에 대응하고 문자정보는 발광부에 의해 형성되는 것이 바람직하다.
도 17a를 참조하여, 본체(2601), 오디오 출력부(2602), 오디오 입력부(2603), 디스플레이부(2604), 조작 스위치(2605), 및 안테나(2606)를 포함하는 휴대전화가 도시되었다. 본 발명에 따른 EL 디스플레이 장치는 디스플레이부(2604)로서 사용될 수 있다. 디스플레이부(2604)는 흑색 배경에 백색 문자를 표시함으로써 휴대전화의 전력소비를 줄일 수 있다.
도 17b는 본체(2701), 디스플레이부(2702), 및 조작 스위치(2703, 2704)를 포함하는 사운드 재생 장치, 구체적으로 자동차 오디오 장치를 도시한 것이다. 본 발명에 따른 EL 디스플레이 장치는 디스플레이부(2702)로서 사용될 수 있다. 장착형의 자동차 오디오 기기를 본 실시예에서 보였으나, 본 발명은 또한 휴대형 또는 가정용의 오디오에 적용할 수 있다. 디스플레이부(2702)는 흑색 배경에 백색 문자를 표시함으로써 전력소비를 줄일 수 있고, 이것은 특히 휴대형의 오디오에 이점이 있다.
전술한 바와 같이, 본 발명은 광범위한 모든 분야의 전자 장치에 다양하게 적용될 수 있다. 본 실시예에서 전자 장치는 실시예 1 내지 12의 구조들이 자유롭게 결합되는 구성을 갖는 EL 디스플레이 장치를 이용함으로써 얻어질 수 있다.
[실시예 14]
제 2 형상의 제 1 게이트 전극(TaN)은 실시예 11에 기재된 바와 같은 에칭조건에 따라 여러 가지 형상으로 된다. 도 20a의 형상 A와 도 20b의 형상 B에 대해 실시예 14에서 시뮬레이션 및 비교를 수행한다.
실시예 11에 도시한 형상 A를 도 20a에 도시하였다. 도 20a는 도 19d와 동일하므로 동일한 참조부호를 사용한다. 도 21은 Lov 길이(채널 길이 방향으로 Lov 영역의 길이)를 0.4㎛ 내지 0.8㎛, 및 1.5㎛로 설정하고 제 1 게이트 전극(TaN)의 막 두께를 15 내지 40nm로 한 경우에 전자 온도에 대한 관계를 도시한 그래프이다. 도 24에 도시한 채널 길이 방향으로 불순물 원소 농도분포(반도체층의 표면부터 10nm의 깊이에 농도분포)를 사용하여 시뮬레이션이 수행되었다. 그러나, 시뮬레이션은 제 1 게이트 전극 측벽 부분에서 테이퍼각을 변경하여 수행되었으며, 변경위치는 단면으로 보인 바와 같이 게이트 절연막부터 막 두께의 10nm의 위치와, 상면에서 보았을 때 제 1 게이트 전극 에지부부터 0.13㎛만큼 이간된 위치이다.
더욱이, 도 20b는 실시예 14의 형상 B를 도시한 것이다. 도 20b는 도 20a와는 다르며, 측벽 부분에서 테이퍼 각이 변하는 위치는 없다. 테이퍼 각 γ이 형성된다.
도 20b에 도시한 제 1 게이트 전극(1700에서 시뮬레이션이 유사하게 수행되고, Lov 길이가 0.4㎛, 08㎛, 및 1.5㎛이고, 제 1 게이트 전극(TaN)의 막 두께를 15 내지 40nm로 설정한 경우에 전자 온도간 관계를 도 22에 도시하였다. 시뮬레이션은 도 24에 도시한 채널 길이 방향으로 불순물 원소의 농도분배를 사용하여 수행된다.
더욱이, 도 20b에 도시한 제 1 게이트 전극(1700), 즉 TaN 막 두께가 30nm일 때, 채널 길이 방향으로 전계강도와 Lov 길이간 관계와, Lov 길이와 전자 온도간 관계를 도 23에 도시하였다. 전계 구조 및 전자온도의 도 23에 도시한 경향은 대략 동일하다. 그러므로 전자 온도가 낮을수록, TFT의 열화 정도 경향이 덜 하다고 말할 수 있다.
도 22 및 도 23을 비교하였을 때, 도 22에 도시한 도 20b의 형상은 낮은 전자 온도를 나타낸다. 즉, TFT 열화의 관점에서 보아, 전자 온도가 낮아질 수 있기 때문에 도 20b의 형상을 사용하는 것이 바람직하다.
더욱이, Lov 길이가 1.5㎛일 때, 전자 온도가 낮으며, 따라서 긴 Lov 길이가 바람직함을 추측할 수 있다.
실시예 1 내지 13 중 어느 것이든 실시예 14를 자유롭게 결합하는 것이 가능하다.
채널 길이 방향으로 게이트 전극의 길이(이하 간단히 게이트 전극폭이라 함)는 본 발명에 의해 전술한 바와 같이 다르며, 따라서 게이트 전극을 마스크로 이용하여 이온주입을 수행할 때 서로 상이한 게이트 전극 두께들에 기인하여, 이온 침투깊이 차를 이용함으로써 제 1 게이트 전극밑에 배치된 반도체 층 내의 이온 농도를 제 1 게이트 전극 밑에 배치되지 않은 반도체층 내의 이온농도 미만으로 되게 하는 것이 가능하다.
더욱이, Loff 영역은 마스크를 사용하여 형성되므로, 제 1 게이트 전극의 폭과 제 2 게이트 전극의 폭만이 에칭에 의해 제어되어야 한다. Loff 영역의 위치와 Lov 영역의 위치의 제어는 종래의 예에 비해 더 쉬워진다. 그러므로, Lov 영역과 Loff 영역의 정밀한 위치정열을 갖게 하는 것이 쉬워지고 원하는 특성을 갖는 TFT를 제조하는 것이 쉬워진다.
종래에 게이트 신호라인 또는 소스 신호라인과 동일한 막으로 형성되는 전원공급라인은 제 2 층간 절연막과 제 3 층간 절연막 사이에 형성된다. 이에 따라 전원공급라인은 게이트 신호라인과 중첩하여, 개구율이 증가될 수 있다.

Claims (80)

  1. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하며 적어도 제 1 물질을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극에 접하며 적어도 제 2 물질을 포함하는 제 2 게이트 전극을 포함하며,
    상기 제 1 게이트 전극은 단부의 단면에서 제 1 테이퍼된 형상을 갖고,
    상기 제 2 게이트 전극은 단부의 단면에서 제 2 테이퍼된 형상을 갖고,
    상기 제 1 물질은 상기 제 2 물질과는 다르며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는, 반도체 디스플레이 장치.
  2. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하며 적어도 제 1 물질을 포함하는 제 1 게이트 전극;
    상기 제 1 게이트 전극에 접하며 적어도 제 2 물질을 포함하는 제 2 게이트 전극을 포함하며,
    상기 제 2 게이트 전극은 단부의 단면에서 테이퍼된 형상을 갖고,
    상기 제 1 물질이 상기 제 2 물질과는 다르며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 폭보다 넓고,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는, 반도체 디스플레이 장치.
  3. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하는 제 1 게이트 전극;
    상기 제 1 게이트 전극에 접하는 제 2 게이트 전극;
    EL 소자를 포함하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 EL 소자는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 형성되는 EL 층을 갖고,
    상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는, 반도체 디스플레이 장치.
  4. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하며 적어도 제 1 물질을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극에 접하며 적어도 제 2 물질을 포함하는 제 2 게이트 전극을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 제 1 게이트 전극은 단부의 단면에서 테이퍼된 형상을 갖고,
    상기 제 2 게이트 전극은 단부의 단면에서 테이퍼된 형상을 갖고,
    상기 제 1 물질은 상기 제 2 물질과는 다르며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하고,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는, 반도체 디스플레이 장치.
  5. 삭제
  6. 제1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 LDD 영역들에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 /cm3의 범위 내에서 농도 구배(concentration gradient)를 갖는 부분을 포함하며;
    상기 불순물의 농도는 상기 채널 형성 영역으로부터의 거리가 증가함에 따라 증가하는, 반도체 디스플레이 장치.
  7. 스위칭 TFT 및 구동기 회로 TFT를 갖는 반도체 디스플레이 장치에 있어서:
    상기 스위칭 TFT 및 상기 구동기 회로 TFT 각각은,
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 스위칭 TFT의 반도체 막은,
    상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 1 채널 형성 영역,
    상기 제 1 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 1 LDD 영역들,
    상기 제 1 LDD 영역들에 접하는 제 2 LDD 영역들, 및
    상기 제 2 LDD 영역들에 접하는 제 1 소스 영역 및 제 1 드레인 영역을 포함하고,
    상기 구동기 회로 TFT의 반도체 막은,
    상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 2 채널 형성 영역,
    상기 제 2 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 3 LDD 영역들,
    상기 제 3 LDD 영역들에 접하는 제 2 소스 영역 및 제 2 드레인 영역을 포함하는 반도체 디스플레이 장치.
  8. 스위칭 TFT 및 구동기 회로 TFT를 갖는 반도체 디스플레이 장치에 있어서:
    상기 스위칭 TFT 및 상기 구동기 회로 TFT 각각은,
    절연 표면 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 상기 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 제 1 게이트 전극은 에지부의 단면에서 테이퍼 형상을 갖고,
    상기 스위칭 TFT의 반도체 막은,
    상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 1 채널 형성 영역,
    상기 제 1 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 1 LDD 영역들,
    상기 제 1 LDD 영역들에 접하는 제 2 LDD 영역들, 및
    상기 제 2 LDD 영역들에 접하는 제 1 소스 영역 및 제 1 드레인 영역을 포함하며,
    상기 구동기 회로 TFT의 반도체 막은,
    상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하는 제 2 채널 형성 영역,
    상기 제 2 채널 형성 영역에 접하고 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는 제 3 LDD 영역들, 및
    상기 제 3 LDD 영역들에 접하는 제 2 소스 영역 및 제 2 드레인 영역을 포함하는, 반도체 디스플레이 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 LDD 영역들에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 /cm3의 범위 내에서 농도 구배를 갖는 부분을 포함하며,
    상기 불순물의 농도는 상기 제 1 채널 형성 영역으로부터의 거리가 증가함에 따라 증가하는, 반도체 디스플레이 장치.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 제 3 LDD 영역들에서의 불순물의 농도는 적어도 1 x 1017 내지 1 x 1018 /cm3의 범위 내에서 농도 구배를 갖는 부분을 포함하며,
    상기 불순물의 농도는 상기 제 2 채널 형성 영역으로부터의 거리가 증가함에 따라 증가하는, 반도체 디스플레이 장치.
  11. 삭제
  12. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    게이트 절연막;
    제 1 게이트 전극;
    제 2 게이트 전극;
    제 1 배선;
    제 2 배선;
    제 1 층간 절연막;
    제 2 층간 절연막; 및
    중간 배선을 포함하며,
    상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되고,
    상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선, 및 상기 게이트 절연막을 덮도록 형성되고,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 접촉 홀을 통해 상기 제 1 층간 절연막에 접하고,
    상기 중간 배선은 상기 접촉 홀에서 상기 제 1 층간 절연막을 개재하여 상기 제 2 배선과 중첩하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역과 드레인 영역을 포함하며,
    채널 길이 방향에서의 상기 제 1 게이트 전극의 제 1 폭은 채널 길이 방향에서의 상기 제 2 게이트 전극의 제 2 폭보다 넓고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 LDD 영역들은 상기 게이트 전극막을 개재하여 상기 제 1 게이트 전극과 중첩하는, 반도체 디스플레이 장치.
  13. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    게이트 절연막;
    제 1 게이트 전극;
    제 2 게이트 전극;
    제 1 배선;
    제 2 배선;
    제 1 층간 절연막;
    제 2 층간 절연막;
    중간 배선; 및
    EL 소자를 포함하며,
    상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되고,
    상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선 및 상기 게이트 절연막을 덮도록 형성되고,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 제 1 접촉 홀을 통해 상기 제 1 층간 절연막에 접하고,
    상기 중간 배선은 상기 제 1 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 상기 소스 영역에 연결되며,
    상기 EL 소자는 애노드, 캐소드 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 갖고,
    상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는, 반도체 디스플레이 장치.
  14. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    게이트 절연막;
    제 1 게이트 전극;
    제 2 게이트 전극;
    제 1 배선;
    제 2 배선;
    제 1 층간 절연막;
    제 2 층간 절연막;
    중간 배선; 및
    차폐막을 포함하며,
    상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되고,
    상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선 및 상기 게이트 절연막을 덮도록 형성되고,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 접촉 홀을 통해 상기 제 1 층간 절연막에 접하고,
    상기 중간 배선은 상기 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하며,
    상기 차폐막은 상기 중간 배선과 동일한 도전막으로 형성되고,
    상기 차폐막은 상기 제 2 층간 절연막 상에 형성되고,
    상기 차폐막은 상기 채널 형성 영역과 중첩하는, 반도체 디스플레이 장치.
  15. 반도체 디스플레이 장치에 있어서:
    절연 표면 상에 형성되는 반도체 막;
    게이트 절연막;
    제 1 게이트 전극;
    제 2 게이트 전극;
    제 1 배선;
    제 2 배선;
    제 1 층간 절연막;
    제 2 층간 절연막;
    중간 배선;
    차폐막; 및
    EL 소자를 포함하며,
    상기 게이트 절연막은 상기 반도체 막을 덮도록 상기 절연 표면 상에 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 상기 게이트 절연막에 접하여 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 상기 제 1 게이트 전극 및 상기 제 1 배선에 각각 접하여 형성되고,
    상기 제 1 게이트 전극 및 상기 제 1 배선은 제 1 도전막으로 형성되고,
    상기 제 2 게이트 전극 및 상기 제 2 배선은 제 2 도전막으로 형성되고,
    상기 제 1 층간 절연막은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 배선, 상기 제 2 배선 및 상기 게이트 절연막을 덮도록 형성되고,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막 상에 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막을 덮도록 형성되고,
    상기 중간 배선은 상기 제 2 층간 절연막에 형성되는 제 1 접촉 홀을 통해 상기 제 1 층간 절연막에 접하고,
    상기 중간 배선은 상기 제 1 접촉 홀에서 상기 제 1 층간 절연막을 통해 상기 제 2 배선과 중첩하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 형성되는 제 2 접촉 홀을 통해 상기 소스 영역에 연결되고,
    상기 차폐막은 상기 중간 배선과 동일한 도전막으로 형성되고,
    상기 차폐막은 상기 제 2 층간 절연막 상에 형성되고,
    상기 차폐막은 상기 채널 형성 영역과 중첩하고,
    상기 EL 소자는 애노드, 캐소드, 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 갖고,
    상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는, 반도체 디스플레이 장치.
  16. 반도체 디스플레이 장치에 있어서:
    기판 상에 형성되는 광 차폐막;
    상기 기판 상에 형성되고 상기 광 차폐막을 덮는 절연막;
    상기 절연막 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극에 접하는 제 2 게이트 전극을 포함하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 광 차폐막은 상기 절연막을 통해 상기 채널 형성 영역과 중첩하는, 반도체 디스플레이 장치.
  17. 반도체 디스플레이 장치에 있어서:
    기판 상에 형성되는 광 차폐막;
    상기 기판 상에 형성되고 상기 광 차폐막을 덮는 절연막;
    상기 절연막 상에 형성되는 반도체 막;
    상기 반도체 막에 접하는 게이트 절연막;
    상기 게이트 절연막에 접하는 제 1 게이트 전극;
    상기 제 1 게이트 전극에 접하는 제 2 게이트 전극; 및
    EL 소자를 포함하며,
    상기 반도체 막은,
    채널 형성 영역,
    상기 채널 형성 영역에 접하는 LDD 영역들, 및
    상기 LDD 영역들에 접하는 소스 영역 및 드레인 영역을 포함하며,
    상기 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 광 차폐막은 상기 절연막을 통해 상기 채널 형성 영역과 중첩하고,
    상기 EL 소자는 애노드, 캐소드 및 상기 애노드와 상기 캐소드 사이에 형성된 EL 층을 가지며,
    상기 드레인 영역은 상기 애노드 또는 상기 캐소드에 전기적으로 연결되는, 반도체 디스플레이 장치.
  18. 삭제
  19. 제 1, 2, 3, 4, 12, 13, 14, 15, 16 또는 17 항 중 어느 한 항에 있어서,
    비디오 카메라에 결합된 반도체 디스플레이 장치.
  20. 제 1, 2, 3, 4, 12, 13, 14, 15, 16 또는 17 항 중 어느 한 항에 있어서,
    영상 재생 장치에 결합된 반도체 디스플레이 장치.
  21. 제 1, 2, 3, 4, 12, 13, 14, 15, 16 또는 17 항 중 어느 한 항에 있어서,
    헤드 장착 디스플레이에 결합된 반도체 디스플레이 장치.
  22. 제 1, 2, 3, 4, 12, 13, 14, 15, 16 또는 17 항 중 어느 한 항에 있어서,
    개인용 컴퓨터에 결합된 반도체 디스플레이 장치.
  23. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체 막을 형성하는 단계;
    상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막에 접하는 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막에 접하는 제 2 도전막을 형성하는 단계;
    제 1 게이트 전극 및 제 2 게이트 전극을 형성하도록 상기 제 1 도전막 및 상기 제 2 도전막을 패터닝하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성되는 측으로부터 상기 반도체 막에 제 1 불순물을 부가하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 반도체 막 상에 마스크를 형성하는 단계; 및
    상기 마스크가 상기 반도체 막 상에 형성되는 측으로부터 상기 제 1 불순물과 동일한 도전성을 갖는 제 2 불순물을 부가함으로써, 채널 형성 영역, 상기 채널 형성 영역에 접하는 제 1 LDD 영역들, 상기 제 1 LDD 영역들에 접하는 제 2 LDD 영역들 및 상기 제 2 LDD 영역들에 접하는 소스 영역과 드레인 영역을 형성하는 단계를 포함하며,
    상기 제 1 게이트 전극은 채널 길이 방향에서의 상기 제 2 게이트 전극보다 길고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 제 1 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는, 반도체 디스플레이 장치 제조 방법.
  24. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체 막을 형성하는 단계;
    상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막에 접하는 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막에 접하는 제 2 도전막을 형성하는 단계;
    제 1 게이트 전극 및 제 2 게이트 전극을 형성하도록 상기 제 1 도전막 및 상기 제 2 도전막을 패터닝하는 단계;
    상기 반도체 막의 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성되는 측으로부터 상기 반도체 막에 제 1 불순물을 부가하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 반도체 막 상에 마스크를 형성하는 단계; 및
    상기 마스크가 상기 반도체 막 상에 형성되는 측으로부터 상기 제 1 불순물과 동일한 도전성을 갖는 제 2 불순물을 부가함으로써, 채널 형성 영역, 상기 채널 형성 영역에 접하는 제 1 LDD 영역들, 상기 제 1 LDD 영역들에 접하는 제 2 LDD 영역들 및 상기 제 2 LDD 영역들에 접하는 소스 영역과 드레인 영역을 형성하는 단계를 포함하며,
    상기 제 1 게이트 전극은 채널 길이 방향에서의 상기 제 2 게이트 전극보다 길고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재하여 상기 제 2 게이트 전극과 중첩하고,
    상기 제 1 LDD 영역들은 상기 게이트 절연막을 개재하여 상기 제 1 게이트 전극과 중첩하는, 반도체 디스플레이 장치 제조 방법.
  25. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체 막을 형성하는 단계;
    상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
    상기 반도체 막에 접하는 제 1 형상의 제 1 게이트 전극 및 제 1 형상의 제 2 게이트 전극을 형성하는 단계;
    제 1 테이퍼부를 갖는 제 1 게이트 전극 및 제 2 테이퍼부를 갖는 제 2 게이트 전극을 형성하도록 상기 제 1 형상의 제 1 게이트 전극 및 상기 제 1 형상의 제 2 게이트 전극을 에칭하는 단계; 및
    제 2 LDD 영역들을 형성하도록 상기 게이트 절연막을 통해 상기 반도체 막에 일 도전형(one conductivity type)을 부여하는 불순물 원소를 부가하는 동시에, 제 1 LDD 영역들을 형성하도록 상기 제 1 게이트 전극의 테이퍼부를 통해 상기 반도체 막에 일 도전형을 부여하는 불순물 원소를 부가하는 단계로서, 상기 제 1 LDD 영역들에서의 상기 불순물 원소의 농도는 상기 반도체 막의 에지부를 향하여 증가하는, 상기 불순물 원소를 부가하는 단계; 및
    소스 영역 및 드레인 영역을 형성하도록 상기 제 1 테이퍼부를 갖는 상기 제 1 게이트 전극 및 상기 제 2 테이퍼부를 갖는 상기 제 2 게이트 전극을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 부가하는 단계를 포함하는, 반도체 디스플레이 장치 제조 방법.
  26. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체 막을 형성하는 단계;
    상기 반도체 막에 접하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막에 접하는 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막에 접하는 제 2 도전막을 형성하는 단계;
    제 1 형상의 제 2 도전막을 형성하도록 상기 제 2 도전막을 에칭하는 단계;
    제 1 형상의 제 1 도전막을 형성하도록 상기 제 1 도전막을 에칭하는 단계;
    제 1 테이퍼부를 갖는 제 1 게이트 전극 및 제 2 테이퍼부를 갖는 제 2 게이트 전극을 형성하도록 제 1 형상의 제 1 게이트 전극 및 제 1 형상의 제 2 게이트 전극을 에칭하는 단계; 및
    제 2 LDD 영역들을 형성하도록 상기 게이트 절연막을 통해 상기 반도체 막에 일 도전형을 부여하는 불순물 원소를 부가하는 동시에, 제 1 LDD 영역들을 형성하도록 상기 제 1 게이트 전극의 제 1 테이퍼부를 통해 상기 반도체 막에 일 도전형을 부여하는 불순물 원소를 부가하는 단계로서, 상기 제 1 LDD 영역들에서의 상기 불순물 원소의 농도는 상기 반도체 막의 에지부를 향하여 증가하는, 상기 불순물 원소를 부가하는 단계; 및
    소스 영역 및 드레인 영역을 형성하도록 상기 제 1 테이퍼부를 갖는 상기 제 1 게이트 전극 및 상기 제 2 테이퍼부를 갖는 상기 제 2 게이트 전극을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 부가하는 단계를 포함하는, 반도체 디스플레이 장치 제조 방법.
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