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KR100435096B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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KR100435096B1
KR100435096B1 KR10-2000-0005496A KR20000005496A KR100435096B1 KR 100435096 B1 KR100435096 B1 KR 100435096B1 KR 20000005496 A KR20000005496 A KR 20000005496A KR 100435096 B1 KR100435096 B1 KR 100435096B1
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Abstract

반도체 칩 또는 이 반도체 칩을 탑재한 팩케이지 부품의 두께 감소와 기계적 강도 향상이라고 하는 2개의 상반되는 과제를 해결한다. 제1 표면에 반도체 소자가 형성되는 반도체 웨이퍼 또는 이 반도체 웨이퍼를 다이싱하여 형성되는 반도체 칩을 상기 제1 표면과는 반대측의 제2 표면을 연마하여 두께를 감소시키고 이 연마에 의해 생긴 연마 상흔을 제거하여 제2 표면을 평활화한다. 또한 다이싱에 의해 반도체 칩의 측면에 다이싱 상흔이 형성되어 있기 때문에 상기 측면을 상기 제2 표면과 함께 에칭하여 연마 상흔과 함께 다이싱 상흔을 제거함으로써 제2 표면 및 측면을 평활화한다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 캐리어 테이프에 반도체 칩이 탑재된 TCP (테이프 캐리어 팩케이지) 등의 표면장착형 팩케이지로 적합하게 사용될 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
최근, 전자기기의 고기능화, 소형화 및 경량화에 따라서 LSI (Large Scale Integration) 팩케이지도 보다 많은 핀(pin), 보다 미세한 피치, 보다 작은 크기 및 보다 적은 두께를 가질 것이 요망되고 있다. 이들 요건을 실현시킬 수 있는 가장 가능성이 큰 반도체장치로서, 표면장착형 반도체 장치인 테이프 캐리어 팩케이지 (테이프 캐리어 팩케이지; TCP로 약칭)가 흔히 사용되고 있다. 이 반도체장치를 보다 박형화하기 위해, 칩 기판에 탑재되는 반도체 칩 자체의 두께를 감소시킬 필요가 생기고 있다. 반도체장치의 대부분은 액정 패널 드라이버로도 불리는 액정 구동회로로 사용되어 액정 패널에 직접 접속된다. 이와 같은 반도체장치의 두께를 감소시키는 것에 의해 이 반도체장치가 탑재되는 액정 패널의 두께도 감소시킬 수 있으므로 액정 패널이 감소된 두께로 장착된다. 예컨대, 노트형 퍼스널컴퓨터로도 불리는 휴대형 퍼스널 컴퓨터 및 휴대형 워드 프로세서 등의 전자기기의 두께도 감소시킬 수 있다.
상술한 반도체장치의 두께를 감소시키는데 있어서서, 칩 폭이 1.5 mm 이상이고 칩 길이가 16 mm 이하인, 칩 길이와 칩 폭의 종횡비가 낮은 반도체 칩의 경우, 반도체 칩을 그 두께가 약 400 ㎛ 정도까지 연마하여 반도체장치를 제조하고 있다. 이와 같이 종횡비가 낮은 반도체 칩의 연마는 그 반도체 칩을 형성하는 전(前) 공정에서 반도체 웨이퍼를 반도체소자가 형성되는 한쪽 표면과는 반대측의 다른 표면측을 연마하여 웨이퍼의 두께를 약 400 ㎛로 감소시킨 후 약 400 ㎛의 두께를 갖는 상기 반도체 웨이퍼를 사용하여 연마된 표면에 대하여 어떠한 처리를 가함없이 조립하여 반도체장치를 제조하고 있다.
도 8은 전형적인 종래 기술에 따른 반도체장치(1)를 도시하는 단면도이다. 상술한 반도체장치(1)에서, 다이 패드는 제공되지 않지만, 도 8의 지면과 수직 방향으로 연신된 반도체 칩(3)만이 캡슐화 수지(2)로 피복되어 있으며 기계적 보강이 제공되어 있지 않다. 그 때문에 반도체 칩(3) 자체가 반도체장치(1) 전체의 기계적 강도를 담당하고 있다. 따라서 반도체 칩(3)의 두께 감소는 반도체장치(1)의 기계적 강도를 감소시킨다. 반도체장치(1)는 SST(Super Slim TCP)와 같이 도 8의 지면과 수직한 길이 방향으로 칩 길이가 증가되는 경향이 있다. 이 칩 길이는 예컨대 약 20 mm이다. 반도체 칩(3)은, 상기 칩 길이와는 역으로, 도 8의 수평 방향의 칩 폭이 작게되는 경향이 있다. 이 칩 폭은 예컨대 1 mm 이하이다. 이와 같은 반도체 칩(3)의 기계적 강도는 작게되는 경향이 있다.
이와 같은 반도체 칩(3)은 입력측 배선(4) 및 출력측 배선(5)을 갖고 있고,이너 리드·본딩(약칭 ILB)에 의해 폴리이미드 기재로 구성되는 캐리어 테이프(6)의 이너 리드(inner lead) (7)에 접속되어 있다. 상기 입력측 배선(4) 및 출력측 배선(5)은 땜납 레지스트(8, 9)에 의해 피복된다. 반도체 칩(3)의 반도체소자가 형성되는 표면(10)의 단자에는 범프(11)가 형성된다. 이 범프(11)에 상술한 이너 리드(7)의 선단부가 접속된다. 반도체 칩(3)은 상기 반도체 소자가 형성되는 표면(10)과는 반대측의 다른 표면(12)에 반도체 웨이퍼의 평탄화를 위한 연마에 의해 생긴 균열(13)을 포함하는 연마 상흔(14)을 갖고 있으며, 또한 측면(15)에는 반도체 웨이퍼의 다이싱에 의해 생긴 다이싱 상흔을 갖고 있다.
상기 반도체 칩(3)은 그 칩 폭이 1.5 mm 이상이면, 반도체 칩(3)의 기계적 강도가 비교적 높기 때문에 상기 다른 표면(12)을 연마시켜도 강도적으로는 문제가 되지 않는다. 그러나, 칩 폭이 1.0 mm 정도로 되면, 반도체장치(1)의 조립시 및 전자기기를 장착 기판으로 장착하는 경우에 칩 파쇄가 발생한다. 이와 같은 반도체장치(1)의 칩 파쇄의 발생은 다른 표면(12)의 연마에 의한 반도체 칩(3) 자체의 단면 부족에 기인한 기계적 강도 저하 이외에 연마에 의해 발생한 연마 상흔(14)과 다이싱 공정에서 발생한 다이싱 상흔(16)이 반도체 칩(3)의 기계적 강도 저하의 주요 요인인 것이 본원 발명자에 의해 확인되어 있다.
반도체 칩(3)의 기계적 강도가 상술한 바와 같이 적을 때, 다른 반도체 칩과의 접촉에 의한 외력이 상기 조립 공정중의 반도체 칩(3)에 작용하는 공정을 포함하는 ILB (Inner Lead Bonding) 공정 및 마킹 공정에서 칩 파쇄가 생긴다. 또한 반도체장치(1)를 장착 기판에 장착하는 경우에, 연마된 반도체 칩(3)을 탑재한 반도체 장치(1)는 적은 외력으로 파쇄되어 전자 기기가 작용하지 않게 되는 문제가 발생한다.
도 9는 반도체장치(1)의 기계적 강도를 측정하기 위한 구성을 도시하는 단면도이다. 상술한 반도체 칩(3)의 기계적 강도의 측정으로는 반도체 칩(3)을 두께 400 ㎛까지 연마하고, 칩 폭이 1.2 mm인 반도체 칩(3)의 표면(12)에 연마 상흔(14)이 칩 길이 방향과 수직(도 9의 수평 방향)하게 형성된 반도체 장치(1)를 상기 반도체 칩(3)의 폭방향 양측부가 스테이지(17)에 지지된 상태로 고정하고, 반도체 칩(3)의 폭방향 중앙부를 상방으로부터 지그(18)에 의해 압력을 가하였다. 이 반도체 칩(3)의 기계적 강도는 1.47 N/cm (=150 gf/cm)에 불과하였다. 3σ (σ는 표준편차)를 가미하면, 압력차 F = 0N으로 반도체 칩이 파쇄될 수 있다는 것이 본원 발명자에 의해 확인되었다.
도 10a 내지 도 10c는 반도체 칩(3)의 반도체 웨이퍼(19)로부터 절취 위치에따른 연마 상흔의 상이를 설명하기 위한 도면이다. 도 10a는 표면 연마후의 반도체웨이퍼(19)를 나타내는 평면도이다. 도 10b는 반도체 웨이퍼(19)의 제 1 영역(20)으로부터 절취된 반도체 칩(3a)이 칩 기판(6)에 탑재된 상태에서의 연마 상흔(14a)과 다이싱 상흔(16a)을 도시하는 사시도이며, 도 10c는 반도체 웨이퍼(19)의 제2 영역(21)으로부터 절취된 반도체 칩(3b)이 칩 기판(6)에 탑재된 상태에서의 연마 상흔(14b) 및 다이싱 상흔(16b)을 도시하는 사시도이다.
상술한 반도체 웨이퍼(19)의 표면(12)의 연마후에 형성되는 연마 상흔(14)은 도 10a에 도시한 바와 같이 나선형이며, 반도체 웨이퍼(19)상의 절취 위치에 따라반도체 칩(3)의 다른 표면(12)에 형성되는 연마 상흔(14)의 방향이 상이하다. 도 10a의 반도체 웨이퍼(19)의 참조부호(20)로 표시되는 제 1 영역으로부터 다이싱에 의해 절취된 반도체 칩(3a)을 상기 표면 연마후에 어떤 처리를 가함없이 칩 기판(6)에 조립하면, 도 10b에 도시한 바와 같은 반도체 칩(3a)의 다른 표면(12)에는 반도체 칩(3a)의 종방향과 거의 평행하게 연마 상흔(14a)이 형성된다.
또한 도 10a에 도시되는 반도체 웨이퍼(19)의 참조부호 (21)로 표시되는 제 2 영역으로부터 다이싱에 의해 절취된 반도체 칩(3b)을 상기 표면 연마후에 어떤 처리를 가함없이 칩 기판(6)에 조립하면, 도 10c에 도시한 바와 같이 반도체 칩(3b)의 표면(12)에는 반도체 칩(3b)의 종방향과 거의 수직하게 연마 상흔(14b)이 형성된다.
특히, 도 10c에 도시한 바와 같이, 반도체 칩(3b)의 길이 방향과 실질적으로 수직하는 방향으로 형성된 연마 상흔(14b)은 반도체 칩(3b)의 기계적 강도를 현저히 저하시키는 것이 본원 발명자에 의해 확인되어 있다. 또한 도 10b에 도시한 바와 같이 반도체 칩(3a)의 길이 방향과 실질적으로 평행하게 형성되는 연마 상흔(14a)은 반도체 칩(3a)의 기계적 강도를 크게 저하시킬 염려는 없다.
이와 같이, 반도체 칩(3)의 기계적 강도를 저하시키는 요인은 연마 상흔(14) 및 다이싱 상흔(16)이지만, 상흔들 사이의 홈에 생긴 균열(13)이 큰 요인인 것이 판명되어 있다.
이와 같이 종래의 기술에서는 반도체 칩(3)의 연마에 의해 반도체 장치(1)의 두께를 감소시킴으로써 이 반도체 장치(1)를 사용하는 액정 패널의 두께를 감소시키는데 유효하지만, 반도체장치(1)의 기계적 강도를 저하시키는 요인으로 된다. 그 때문에 반도체 장치(1)를 액정 패널등의 각종 전자 기기에 탑재하는 경우에 반도체장치(1)의 운반시 및 공급시 등에 있어서 외부로 부터의 충격력의 작용, 기판으로의 장착시의 내부 응력의 발생 등의 점에서 극히 취급이 어려워 이와 같은 과제를 해소하는 것이 요망되고 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치(31)를 도시하는 사시도이다.
도 2는 도 1의 선(II-II)로부터 본 반도체장치(31)를 상하 방향을 반전하여 도시한 확대단면도이다.
도 3a 및 도 3b는 반도체 칩(32)의 제2 표면(36)의 상태를 설명하기 위한 일부의 확대단면도로서, 도 3a는 에칭 처리전의 제2 표면(36)의 상태를 도시하고, 도 3b는 에칭 처리후의 제2 표면(36)의 상태를 도시한다.
도 4는 복수의 반도체 칩(32)이 긴 캐리어 테이프(54)에 탑재된 상태에서 연마하는 수법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 다른 실시예의 반도체장치의 제조방법을 설명하기 위한 도면으로서, 도 5a는 반도체 웨이퍼의 제2 표면(36)의 연마후에 상술한 에칭 처리를 실시하지 않고 다이싱한 후의 상태를 도시하고, 도 5b는 도5a에 도시된 다이싱한 후의 반도체 칩(32)을 다른 보호 테이프(59)에 제1 표면(34)이 접촉되도록 이동시킨 후의 상태를 도시한다.
도 6은 본 발명의 다른 실시예의 반도체장치의 제조방법을 도시하는 다른 표면(36)측으로부터 본 평면도이다.
도 7은 도 6의 하방으로부터 본 측면도이다.
도 8은 전형적인 종래 기술의 반도체장치(1)를 도시하는 단면도이다.
도 9는 반도체장치(1)의 기계적 강도를 측정하기 위한 구성을 도시하는 단면도이다.
도 10a 내지 도 10c는 반도체 칩(3)의 반도체 웨이퍼(19)로부터의 절취 위치에 따른 연마 상흔의 상이를 설명하기 위한 도면으로, 도 10a는 표면연마후의 반도체 웨이퍼(19)를 도시하는 평면도이고, 도 10b는 반도체 웨이퍼(19)의 제1 영역(20)으로부터 절취된 반도체 칩(3a)이 칩 기판(6)에 탑재된 상태에서의 연마 상흔(14a)과 다이싱 상흔(16a)을 도시하는 사시도이고, 도 10c는 반도체 웨이퍼(19)의 제2 영역(21)으로부터 절취된 반도체 칩(3b)이 칩 기판(6)에 탑재된 상태에서의 연마 상흔(14b) 및 다이싱 상흔(16b)을 도시하는 사시도이다.
*도면의 주요부분에 대한 부호의 설명
1, 31...반도체장치 2, 39...캡슐화 수지
3, 3a, 3b, 32...반도체 칩 4...입력측 배선 5...출력측 배선
6...칩 기판 7...이너 리드
10, 12...표면 11,47, 48...범프
13, 40...균열 14, 14a, 14b, 35...연마 상흔
15...측면 16a, 16b, 37...다이싱 상흔
17...스테이지 18...지그
19...반도체 웨이퍼 20...제1 영역
21...제2 영역 36..제2 표면
73...디바이스홀(device hole) 54...캐리어 테이프
본 발명의 목적은 반도체 칩 또는 이 반도체 칩이 탑재된 팩케이지 부품의 두께를 감소시키고 또 기계적 강도를 향상시킬 수 있도록 한 반도체장치 및 그의 제조방법을 제공하는 것이다.
본 발명은 제1 표면에 반도체소자가 형성되는 반도체 기판을 포함하는 반도체 장치에 있어서, 상기 반도체 기판은 상기 제1 표면과는 반대측의 제2 표면을 연마하는 것에 의해 박막화되고, 이 연마에 의해 생긴 제2 표면의 연마 상흔을 제거함으로써 반도체 기판의 제2 표면을 평활하게하는 것을 특징으로 하는 반도체장치를 제공한다.
본 발명은 제1 표면에 반도체소자가 형성되는 반도체 기판을 포함하는 반도체장치의 제조 방법에 있어서, 상기 반도체 기판을 상기 제1 표면과는 반대측의 제2 표면을 연마하여 박막화하고 이 연마에 의해 생긴 제2 표면의 연마 상흔을 제거하여 반도체 기판의 제2 표면을 평활화하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명에 의하면, 확산공정 등을 경유하여 제1 표면에 반도체소자가 형성되는 반도체 웨이퍼 또는 반도체 칩중 어느 하나인 반도체 기판의 제2 표면의 연마 상흔을 제거하는 것에 의해 반도체 기판이 박형화되는 것과 함께 반도체 기판의 기계적 강도가 향상되어 반도체 기판에 외력이 작용하여도 파쇄가 생기지 않는다. 이와 같은 반도체 기판은 반도체 웨이퍼 또는 이 반도체 웨이퍼를 다이싱하여 수득한 반도체 칩일 수 있다. 박형화와 기계적 강도의 향상이라고하는 상반되는 2개의 과제를 동시에 해결한 반도체 기판을 사용하여 박형화되고 또 기계적 강도가 향상된 팩케이지 부품을 최종 산물로 수득할 수 있게 되었다.
본 발명에서는 제2 표면의 연마에 의해 생긴 연마 상흔을 에칭 처리, 용융처리 및 CMP 처리중의 적어도 어느 하나의 처리에 의해 제거하는 것을 특징으로 한다.
본 발명에 따르면, 에칭 처리, 용융 처리 및 CMP 처리와 같은 비교적 잘 이용되는 주지의 기술중 어느 하나 또는 그 이상을 이용하는 것에 의해 반도체 기판의 제2 표면을 용이하고 또 안정적으로 평활화할 수 있다.
본 발명에서 평활화된 제 2 표면을 갖는 반도체 기판은 40 ㎛ 내지 400 ㎛의 두께를 갖는 것이 바람직하다.
본 발명에 따르면, 평활화된 제2 표면을 갖는 반도체 기판의 두께는 40 내지 400㎛로 선택되기 때문에 그 반도체 기판으로 구성되는 반도체 칩을 탑재시킨 팩케이지 부품으로서 필요로되는 기계적 강도를 손상함없이 반도체 기판의 원래의 두께에 비하여 크게 박형화할 수 있다.
본 발명에서 반도체 기판은 다이싱에 의해 형성된 반도체 칩이고 이 반도체칩의 측면은 다이싱에 의해 생긴 다이싱 상흔을 제거하는 것에 의해 평활화되는 것이 바람직하다.
본 발명에 따르면, 반도체 기판의 제2 표면상의 연마 상흔 뿐만 아니라 측면의 다이싱 상흔을 제거할 수 있기 때문에 연마 상흔만이 제거되는 경우에 비하여 보다 확실하게 기계적 강도를 향상시킬 수 있다.
본 발명에서는 반도체 소자의 단자가 캐리어 테이프상에 형성된 배선에 이너 리드 (inner lead) 본딩에 의해 접속되어 있는 것이 바람직하다.
본 발명에 따르면, 제2 표면상의 연마 상흔이 제거되거나 또는 측면의 다이싱 상흔이 제거된 반도체 칩이 상기 이너 본딩에 의해 캐리어 테이프에 접속되기 때문에 이너 리드 본딩시에 반도체 칩에서 기계적 외력에 의한 파쇄가 생기지 않는다. 이는 수율을 향상시켜 신뢰성이 높고 보다 박형화된 팩케이지 부품을 얻을 수 있다.
본 발명에서, 반도체 칩은 수지로 캡슐화하는 것에 의해 캐리어 테이프에 결합되는 것이 바람직하다.
본 발명에 따르면, 반도체 칩을 캐리어 수지로 캡슐화하는 것에 의해 캐리어 테이프에 결합됨으로써, 반도체 칩과 캐리어 테이프 간의 내습성이 향상되는 것과 함께 내충격성이 향상되며 그에 의해 기계적 강도를 보다 더 향상시킬 수 있다.
본 발명에서, 반도체 소자는 액정 구동용 회로인 것이 바람직하다.
본 발명의 반도체 장치의 제조방법에서, 연마 상흔을 에칭 표면 처리공정에 의해 제거하는 경우, 에칭 깊이는 3 ㎛ 이상 50㎛ 이하로 선택되는 것이 바람직하다.
본 발명에 따르면, 반도체 웨이퍼 또는 반도체 칩의 제2 표면의 에칭 깊이가 3 ㎛ 이상 50 ㎛이하로 선택되기 때문에 기계적 강도를 필요 이상으로 저하시킴없이 상기 제2 표면에서의 연마 상흔을 확실하게 제거할 수 있다.
본 발명의 반도체장치의 제조방법에서, 연마 상흔을 제거하기 위해 에칭 표면처리 공정을 선택하는 경우, 에칭액은 분무에 의해 제2 표면에 공급하는 것이 바람직하다.
본 발명에 따르면, 에칭 처리전의 반도체 칩의 표면에 에칭액을 분무하여 공급하기 때문에 침지하는 경우에 비하여 많은 에칭액을 필요로함없이 반도체 칩의 에칭하고 싶은 개소만을 확실하게 에칭하여 제거할 수 있어 비용을 절감할 수 있다.
본 발명의 반도체장치의 제조방법에서, 연마 상흔을 제거하기 위하여 용융 표면 처리 공정을 선택한 경우, 용융 깊이는 3 ㎛ 이상 15 ㎛이하로 선택되는 것이 바람직하다.
본 발명에 따르면, 반도체 칩의 용융 깊이가 3 ㎛ 내지 15 ㎛로 선택되기 때문에 반도체 칩의 연마 상흔을 보다 확실하게 제거할 수 있다.
본 발명은 제1 표면에 반도체소자가 형성되는 반도체 웨이퍼를 포함하는 반도체 장치의 제조방법을 제공하는 것으로서,
상기 제1 표면과 반대측의 제2 표면을 연마하여 상기 반도체 웨이퍼를 소정두께까지 박막화한 후 상기 제1 표면을 이후에 실시하는 제1 및 제2 에칭 처리에이용되는 에칭액에 대하여 내성을 갖는 보호막으로 피복하고,
상기 연마에 의해 생긴 연마 상흔을 상기 제1 에칭처리에 의해 제거하고,
제1 표면이 보호막으로 피복된 반도체 웨이퍼의 제2 표면을 에칭액에 대하여 내성을 갖는 다이싱 테이프로 피복하여 반도체 웨이퍼를 다이싱한 후,
상기 다이싱에 의해 생긴 다이싱 상흔을 제2 에칭 처리공정에 의해 제거하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명에 의하면, 반도체 웨이퍼의 제2 표면의 연마 상흔을 에칭에 의해 제거한 후 다이싱 상흔을 에칭하여 제거할 수 있기 때문에 반도체 웨이퍼 또는 반도체 칩의 제1 표면에 형성되는 반도체 소자를 손상함없이 제2 표면 및 측면이 평활화된 반도체 칩을 수득할 수 있다.
본 발명의 반도체장치의 제조방법은 반도체 소자가 형성되는 반도체 웨이퍼의 제1 표면에 직접 또는 레지스트를 통하여 에칭액에 대하여 내성을 갖는 보호 테이프를 부착한 후 상기 반도체 웨이퍼의 제2 표면을 소정의 두께까지 연마하여 박막화한 후 상기 연마에 의해 생긴 연마 상흔을 에칭처리하여 제거하는 것을 특징으로 한다.
본 발명에 따르면 반도체 웨이퍼 상태에서 제2 표면을 연마하여도 반도체 웨이퍼의 표면에 형성되는 반도체 소자가 상기 보호 테이프에 의해 피복되어 이것에 의해 제1 표면상에 노출하는 반도체 소자에 에칭액이 부착하는 것이 방지되어 반도체소자를 보호할 수 있다.
본 발명의 반도체장치의 제조방법은,
제1 표면에 반도체소자가 형성되는 반도체 웨이퍼를 다이싱하여 복수의 직사각형의 반도체 칩으로 분할하고;
반도체 칩으로 분할된 반도체 웨이퍼의 제2 표면을 연마하여 상기 반도체 칩을 박막화하고, 상기 연마는 각 반도체 칩의 종방향과 실질적으로 평행한 방향으로 실시하며; 또
상기 연마에 의해 생긴 제2 표면의 연마 상흔을 제거하여 제2 표면을 평활화하는 것을 특징으로 한다.
본 발명에 따르면, 연마가 반도체 칩의 긴 측 방향을 따라 연마하는 것에 의해 실시되므로, 반도체 칩의 긴 측 방향과 거의 평행하게 연마 상흔이 형성될 수 있고 그 결과 모든 반도체 칩은 균열에 대하여 동일한 기계적 강도를 가질 수 있다. 따라서 보다 안정한 균열 강도 분포를 달성할 수 있다. 또한 마찰상흔을 반도체 칩의 짧은 측 방향과 거의 평행하게 형성한 경우와 비교하여 균열에 대한 기계적 강도를 크게 향상시킬 수 있기 때문에 신뢰성 및 수율을 향상시킬 수 있다.
본 발명의 다른 목적과 특색 및 이점은 상술한 설명과 도면으로부터 한층 더 명확하게 될 것이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 반도체장치(31)를 도시하는 사시도이고, 도 2는 도 1의 선(II-II)으로부터 본 반도체장치(31)를 상하 방향을 반전하여 본 확대단면도이다. 본 실시예의 반도체장치(31)는 반도체 칩(32)과 이 반도체 칩(32)이 탑재된 칩 기판(33)을 포함한다. 반도체 칩(32)은 복수의 반도체소자가 형성되는제1 표면(34), 반도체 칩(32)의 두께 방향(도 2의 수직 방향)으로 제1 표면(34)과반대측의 표면에 있고, 후술하는 연마 상흔(35)이 에칭에 의해 제거되어 평활한 제2 표면(36) 및 후술하는 다이싱 상흔(37a 내지 37d)(총칭하는 경우에는 첨자 a 내지 d를 생략한다)이 에칭에 의해 제거된 평활한 4개의 측면(38a ~38d)(총칭하는 경우에는 첨자 a ~ d는 생략한다)을 갖는다. 이 반도체 칩(32)의 외형은 도 2의 지면에 수직하는 방향으로 긴 직사각형 기둥이다.
이 반도체 칩(32)은 캡슐화 수지(39)에 의해 쉬트 형태의 칩 기판(33)에 접착된다. 이 칩 기판(33)은 예컨대 폭 35 mm의 폴리이미드 필름으로 구성되는 긴 캐리어 테이프의 실행 패턴 영역을 금형에 의해 성형한 것이다. 칩 기판(33)의 한면(41)에는 복수의 입력측 배선(42) 및 출력측 배선(43)이 형성되며, 이들 입력측 배선(42) 및 출력측 배선(43)에는 칩 기판(33)의 거의 중앙에 설치되는 디바이스홀(73)내의 양측으로부터 돌출하는 각 복수의 이너 리드(44, 45)가 각각 일체적으로 연결되어 형성된다. 이어 리드(44, 45)의 전기 디바이스홀(73)내에 돌출하는 선단부는 반도체 칩(32)의 제1 표면(34)상에 형성되는 범프(47, 48)를 통하여 상기 반도체 소자의 각 단자 또는 전극에 접속된다.
도 3a 및 도 3b는 반도체 칩(32)의 제2 표면(36)의 상태를 설명하기 위한 일부의 확대단면도로서, 도3a는 에칭 처리전의 제2 표면(36)의 상태를 도시하고, 도3b는 에칭 처리 후의 제2 표면(36)의 상태를 도시한다. 상기 반도체 칩(32)은 확산 공정 등을 경유하여 제1 표면(34)에 반도체 소자가 형성된 반도체 웨이퍼의 제2 표면(36)을 평탄화 처리하기 위하여 연마를 실행한 후 그의 연마후의 반도체 웨이퍼를 격자상의 스크라이브 선(scribe streaks)을 따라 다이싱이라 불리는 극박 회전 환형 톱을 따라 절단하는 것에 의해 형성된다. 따라서 다이싱 후의 반도체 칩(32)에는 도 3a에 도시한 바와 같이 제2 표면(36)에 다수의 연마 상흔(35)이 잔존하고 있고 또 각 측면(38)에 다이싱 상흔(37)이 잔존하고 있다. 이와 같은 연마 상흔(35) 및 다이싱 상흔(37)을 제거하는 것, 즉 도 3b에 도시한 바와 같이 연마 상흔(35)의 발생 영역(49) 및 다이싱 상흔(37)의 발생 영역(50)을 제거하는 것에 의해 상기 반도체 칩(32)의 기계적 강도를 향상시킬 수 있다.
상기 연마 상흔(35)을 제거하는 방법으로서는 에칭액에 반도체 칩(32)을 침지하는 습윤 에칭에 의한 방법과, 레이저로 반도체 칩(32)의 연마 상흔(35)의 발생 영역(49)을 용융하는 방법과, 상기 연마 상흔(35)의 발생영역(37)을 플라즈마로 에칭하는 드라이 에칭에 의한 방법이 있다. 이 연마 상흔(35)의 균열은 그 대부분이 3 ㎛ 정도의 길이를 갖기 때문에, 연마 상흔(35)의 발생 영역(49)의 제거깊이(D)는 3 ㎛ 이상이어야할 필요가 있다. 에칭의 경우, 이 제거깊이(D)는 3㎛ < D ≤ 50 ㎛ ...(1)로 선택된다. 또한 용융에 의한 경우는, 3㎛ < D ≤ 15 ㎛ ....(2)로 선택된다. 에칭에 의한 경우에서는 D가 50 ㎛를 초과(D > 50 ㎛)할 때, 반도체 웨이퍼의 두께 편차가 크게되는 문제가 생긴다. 용융에 의한 경우에는 D가 15 ㎛를 초과할 때 (D > 15 ㎛), 반도체 웨이퍼 전체가 가열되어 열에 의해 반도체소자의 파괴 등의 문제가 생기게된다. 따라서 상기 연마 상흔(35)에 대한 제거 깊이 D는 상기 식 (1), (2)과 같이 선택한다.
상술한 바와 같이, 본 실시예에서는 반도체 칩(32)을 연마에 의해 박막화 후연마 상흔(35)의 평활화를 실시하는 것에 의해 반도체장치(31)의 기계적 강도, 구체적으로는 균열 강도를 향상시킬 수 있다. 상기 평활화는 에칭 처리, 용융 처리 및 CMP (Chemical Mechanical Polish) 처리중 어느 하나로 처리하거나 또는 복수 처리를 병용할 수 있다. 이와 같은 평활화 처리에 의해 연마 상흔(35)과 연마 상흔(35)에 부수하는 균열(40)을 제2 표면(36)으로부터 제거할 수 있어 박막화와 기계적 강도의 유지 또는 향상이라는 상반되는 요구를 동시에 달성할 수 있다.
상기 에칭 처리로서 플라즈마 에칭을 실시하는 경우는 반도체 웨이퍼를 1장 마다 진공 챔버에 넣고 접지된 상부 전극에 대향하여 평행하게 배치된 웨이퍼 홀더상에 탑재시키고 이 웨이퍼 홀더에 바이어스용 고주파 전압을 인가하여 에칭 가스를 플라즈마화하여 상기 제2 표면(36)을 에칭처리할 수 있다. 이와 같은 플라즈마 에칭은 예컨대 에칭 가스로서 Cl2- BCl3를 사용하고 반응 생성물로서 AlCl3를 생성하는 예컨대 알루미늄 배선의 에칭 등에 이용되는 주지의 드라이 에칭 기술이 적용된다.
에칭 처리 후는 도 1, 도 2 및 도 3b에 도시한 바와 같이, 제2 표면(36)의 표면상태는 거울면화되고, 요철은 거의 없게된다. 연마 상흔(35)과 다이싱 상흔(37)은 양방향 제거되는 것이 바람직하고, 이 경우의 반도체 칩(32)의 기계적 강도는 9.8N/cm (=1 kgf/cm)를 초과한다. 연마 상흔(35) 및 다이싱상흔(37)중 어느 하나 만을 에칭하여 제거한 경우이면, 반도체 칩(32)의 기계적 강도는 4.41 N/cm (=450 gf/cm)로 된다.
또한 본 실시예에서는 두께 625 ㎛의 반도체 칩(32) 및 그의 다이싱 전의 반도체 웨이퍼를 연마하여 400 ㎛로 박막화하는 경우에 관하여 설명한다. 예컨대 반도체 칩(32)을 연마하는 경우, 먼저 일본공업규격 120번 정도의 연마기(grinder)에 의해 200 ㎛로 연마하고, 이어 2000번 연마기를 이용하여 연마 숫돌이 회전하면서 약 25 ㎛ 연마한다. 또 반도체 웨이퍼를 연마하는 경우, 6인치 숫돌을 이용하고, 반도체 칩(32)으로서는 1.1 mm x 18 mm 칩 (종횡비 16.4)을 사용한다. 상기 반도체 칩(32) 및 반도체 웨이퍼의 크기에 따른 연마 숫돌의 종류는 예로 든 것이고, 상기한 크기 및 종류에 한정되는 것은 아니다.
(실시예 1)
도 4는 복수의 반도체 칩(32)이 긴 캐리어 테이프 (54)에 탑재된 상태에서 연마하는 수법을 설명하기 위한 도면이다. 반도체 소자가 형성된 반도체 웨이퍼를 다이싱 쉬트에 접착하고 상술한 바와 같이 다이싱하는 것에 의해 상기 반도체 칩(32)이 형성된다. 이너 리드 본딩(Inner Lead Bonding; ILB로 약칭)에 의해 반도체 칩(32)과 캐리어 테이프(54)를 본딩하고 액상의 캡슐화 수지(39)에 의해 캡슐화한 후 그 수지 표면(39a)에 마킹한다. ILB의 공정 이후는 모두 캐리어 테이프(54)를 릴에 권취하여 처리한다.
상기 릴은 캐리어 테이프(54)를 40 m 정도 권취하여 처리하기 때문에 반도체장치(31)가 도 4에 도시된 바와 같이 3 피치인 경우, 1개의 릴중에 반도체장치(31)가 2800개 정도 존재한다. 그후 릴에 권취된 상태 그대로 캐리어 테이프 (54)의 테이프 이면(54a)측을 위로하여 반도체 칩(32)을 연마장치에 공급한다. 이 연마장치는 1 내지 3개의 반도체 칩(32)을 동시에 연마할 수 있도록 구성되어 있다. 캐리어테이프(54)는 반도체 칩(32)이 존재하지 않는 위치에서 클램퍼(clamper)에 의해 고정된다. 이 상태에서 반도체 칩(32)에 물을 가하면서 소정의 두께까지 반도체 칩(32)을 연마한다.
연마전의 칩 두께(T1)가 625 ㎛인 반도체 칩(32)이 탑재된 반도체 장치(31)의 총 두께(T2)는 약 900 ㎛이다. 이 경우, 반도체장치(31)의 조립공정인 ILB 공정, 밀봉공정 및 마킹공정은 종래와 동일한 이면연마가 없는 반도체 칩을 취급하기 때문에 조립공정에서의 칩 파쇄 등의 문제는 전혀 발생하지 않는다. 이와 같은 반도체 칩(32)의 칩 두께(T1)는 연마에 의해 소망하는 두께로 자유롭게 감소될 수 있다. 본원 발명의 발명자는 두께(T1)이 200㎛로 될 때 까지 반도체 칩(32)을 제2 표면(36)측으로부터 연마하여도 파쇄 등의 문제는 발생하지 않는 것을 확인하였다. 이때의 반도체 장치(31)의 총 두께(T2)는 420 ㎛이다.
상기 종래의 기술과 관련하여 서술한 바와 같이, 반도체장치(31)상에 반도체 칩(32)을 장착하는 경우 특히 주의를 기우려 취급하지 않으면 안되기 때문에 예컨대 액정 패널상에 반도체 장치(31)를 장착하기 전에 연마 상흔(35) 및 다이싱 상흔(37)을 에칭처리에 의해 제거한다. 이 경우, 반도체 칩(32)의 기재가 다결정 실리콘이면, 반도체 장치(31)를 플루오르화수소산(HF)-질산(HNO3)계 에칭액에 그대로 침지시키지 않고 도 4에 도시한 바와 같이 반도체 칩(32)의 제2 표면(36)을 하방으로 하여 캐리어 테이프(54)를 거의 수평하게 연신시킨 상태에서 화살표 A 방향으로 반송하고 그 하측으로부터 에칭액(55)을 노즐(56)로부터 분무하여 공급한다.
이와 같이 아래로부터 에칭액(55)을 반도체 칩(32)을 향하여 분무하는 것에의해 캐리어 테이프(54)상에 형성된 땜납 레지스트(57)에 에칭액(55)이 부착되지 않게되어 강산성의 상기 에칭액(55)으로부터 상기 강산에 대하여 내성이 낮은 땜납 레지스트(57)를 보호하고 반도체 칩(32)의 상기 제2 표면(36) 및 캡슐화 수지(39)로부터 분무하는 측면(38)에 균등하게 에칭액(55)을 부착시켜 등방적으로 에칭할 수 있다.
이와 같은 반도체 칩(32)의 에칭 처리는 상술한 바와 같이 에칭 깊이(D)를 약 3 ㎛로 설정하고 제2 표면(36)과 캡슐화 수지(39)로부터 노출되는 측면(38)을 에칭한다. 이 때의 에칭 시간은 5 내지 6초로하고, 에칭이 종료한 후 반도체 칩(32)을 곧 수세하여 에칭액(55)을 씻어내고 상온 정도의 드라이 에어에서 건조시킨다. 이와 같이 반도체 칩(32)의 연마 상흔(35)의 발생 영역(49) 및 다이싱 상흔(37)의 발생 영역(50)이 제거되어 반도체 칩(32)의 다른 표면(36) 및 측면(38)의 캡슐화 수지(39)로부터의 분무 부분이 평활화되어 기계적 강도가 향상된 반도체 칩(32), 곧 반도체장치(31)를 수득할 수 있다.
본 실시예에서는 반도체 칩(32)의 제2 표면(36)의 연마 상흔(35)은 완전하게 제거할 수 있지만, 반도체 칩(32)의 측면(38)에 형성된 다이싱 상흔(37)은 캡슐화 수지(39)의 피복부분에서 잔존하게된다. 그러나 이 피복부분의 다이싱 상흔내에는 상기 캡슐화 수지(39)가 침투하여 경화되어 있기 때문에 기계적 외력에 의한 부하는 상기 캡슐화 수지(39)에도 분산되어 있는 것으로 생각된다. 본원 발명자들은 칩 두께(T1)가 400 ㎛이고 칩 폭(W)이 1.2 mm인 반도체 칩 (32)의 기계적 강도를 검증한 경우 그 향상 효과는 극히 높아 9.8N/cm를 초과하였다. 반도체 칩(32)에 외력을가하여도 반도체 칩(32)이 휘어지지않으므로 균열에 대하여 상당한 내성을 갖는 것이 확인되었다.
본 발명의 다른 실시예에서는 에칭액(55)의 분무 대신 반도체 칩(32)의 제2 표면(36)측만을 도시하지 않은 저류조내에 저류된 에칭액(55)에 침지하는 디핑(dipping) 방식에 의해 에칭하도록 할 수 있다. 이 경우, 캐리어 테이프(54)에 형성된 땜납 레지스트(57)는 비교적 강산에는 약하기 때문에 침지는 가능한 한 피하는 것이 바람직하다.
본 발명의 다른 실시예에서는 연마후의 반도체 웨이퍼를 다이싱하여 복수의 반도체 칩(32)으로 분할하고, 이들 반도체 칩(32)을 긴 캐리어 테이프(54)에 탑재하여 수지로 캡슐화하고, 각 반도체 칩(31) 마다 필요한 외부 크기로 다이 절단하여 반도체 장치(31)를 형성한다. 이어, 상술한 것과 동일한 순서로 에칭하고 반도체 칩(32)의 제2 표면(36)의 연마 상흔(35) 및 측면(38)의 상술한 캡슐화 수지(39)로부터 노출된 다이싱 상흔(37)을 제거하도록 할 수도 있다.
(실시예 2)
이어, 반도체 웨이퍼를 연마하고, 연마 상흔(35)의 에칭에 의한 제거를 행한 후, 다이싱하여 측면(38)의 다이싱 상흔(37)을 에칭에 의해 제거하는 방법;과 반도체 웨이퍼를 연마한 후에 에칭을 실행하지 않고 다이싱후에 별도의 보호 테이프로 반도체 칩(32)을 이동시켜 연마 상흔(35)과 다이싱 상흔(37)을 제거한 후에 다시 반도체 칩(32)을 다이싱 테이프로 이동시키는 방법에 관하여 설명한다.
반도체기판인 반도체 웨이퍼의 반도체 소자가 형성되는 제1 표면(34)에 내산성의 보호 테이프를 접착시킨 후 이면 연마로 400 ㎛까지 연마하고 이면 연마후 반도체 웨이퍼를 HF-HNO3계 에칭액에 침지하여 제2 표면(36)을 3 ㎛ 이상 에칭하고, 연마 상흔(35)을 제거하였다. 이 보호 테이프에 의해 상기 제1 표면(34)에 에칭액이 침입되지 않도록 하였다.
본 실시예에서는 에칭은 10 ㎛ 목적으로 실시하지만 다이싱한 후에 반도체 칩(32)의 기계적 강도를 측정하면, 반도체 칩(32)의 길이방향에 수직하는 방향으로 연마 상흔(35)이 형성된 반도체 칩(32)이어도 그의 기계적 강도는 4.41 N/cm (= 450 gf/cm)로 향상되었다.
연마 상흔(35)을 에칭 제거한 후, 보호 테이프를 제거하고, 다이싱을 실행하였다. 다이싱 테이프를 에칭 처리한 반도체 웨이퍼의 제2 표면(36)에 접착시키고 다이싱을 회전시켜 상기 반도체 웨이퍼를 칩 조각으로 절단하였다. 절단하는 것에 의해 형성된 반도체 칩(32)에는 다이싱에 의해 형성된 다이싱 상흔(37)이 형성되어 있다.
그후, 다이싱에 의해 형성된 반도체 칩(32) 주변에 있는 상흔은 제2 표면(36)의 연마 상흔(35)과 동일하게 에칭액에 침지시키는 것에 의해 제거한다. 즉, 다이싱한 후에 다이싱 테이프에 접착된 그대로 별도의 보호 테이프를 반도체 웨이퍼의 제2 표면(36)에 접착하여 HF-HNO3계의 에칭액에 약 1분 정도 침지시켰다. 침지하고 있는 동안 HF-HNO3계의 에칭액은 에칭 얼룩이 생기지 않도록 교반하였다. 또한 에칭중에는 에칭반응열로 액체 온도가 상승하기 때문에 액체온도는 25℃ 내지30℃를 유지하도록 제어한다.
본 실시예에서는 1개의 반도체 칩(32)에 대하여 4리터의 HF-HNO3계 에칭액을 에칭조에 저류하여 에칭을 실시하였다. 복수의 반도체 칩(32)을 처리하는 경우, 예컨대 25개의 반도체 칩을 처리할 때 마다 에칭액을 교환하여 에칭량의 열화를 방지하여 안정한 에칭이 되도록 한다. 상기 에칭액의 양 및 반도체 칩의 수에 관해서는 순환 필터링 등을 실시하는 것에 의해 적합하게 변경할 수 있다.
본 실시예에서는 반도체 칩의 제1 표면(34)의 패드부에 Au 범프가 형성되어 있고 또 반도체 칩 표면상에 SiN계의 패시베이션 막이 형성되어 있는 것이 유효하다. 패시베이션 막에 SiO계 막을 사용하면, HF-HNO3계의 에칭액은 SiO계의 패시베이션 막을 용해한다.
도 5a 및 도 5b는 다른 실시예의 반도체장치의 제조방법을 설명하기 위한 도이다. 도 5a는 반도체 웨이퍼(53)의 제2 표면(36)을 연마한 후에 상술한 에칭처리를 실행하지 않고 다이싱한 후의 상태를 나타내며, 도 5b는 도 5a에 도시되는 다이싱한 후의 각 반도체 칩(32)을 다른 보호 테이프(59)로 제1 표면(34)이 접촉하도록 이동시킨 후의 상태를 도시한다. 다이싱 이전의 반도체 웨이퍼(53)에는 도 5a에 도시한 바와 같이, 원형의 다이싱용 프레임(60)이 끼워져있고 제1 표면(34)에는 다이싱 테이프(58)가 접착된 상태이고 격자상의 스크라이브 선을 따라 다이싱하여 복수의 반도체 칩(32)으로 분할하였다.
이와 같이하여 분할된 각 반도체 칩(32)은 도 5b에 도시한 바와 같이 다이싱테이프(58)로 밀착시킨대로 다른 보호 테이프(59)로 이동시키고, 에칭액에 침지시키는 것에 의해 반도체 칩(32)의 제2 표면(36)의 연마 상흔(35) 및 반도체 칩 주변의 다이싱 상흔(37)을 동시에 제거하였다. 이어 반도체 칩(32)을 순수한 물로 10분간 세정하고 건조시켰다. 다시 한번 반도체 칩(32)의 제2 표면(36)이 또 다른 보호 테이프(도시되지 않음)와 접촉하도록 그대로 이동시켰다. 이어, 조립 공정인 ILB 공정을 실시하였다.
이와 같이 하여 에칭처리된 반도체 칩(32)은 연마 상흔(35) 및 다이싱 상흔(37)이 제거되어 있기 때문에 기계적 강도가 극히 높아 9.8N/cm (= 1 kgf/cm)을 초과하며, 반도체 칩(32)에 외력을 가하여도 반도체 칩이 휘어지지 않으므로 균열에 대하여 상당한 내성을 나타내는 것이 확인되었다.
(실시예 3)
이어, 반도체 웨이퍼의 연마 및 에칭을 보호 테이프를 표면에 접착시킨 상태에서 실행하는 경우에 관하여 설명한다. 먼저, 미리 반도체 웨이퍼의 제1 표면(34)에 에칭액에 대하여 내성을 갖는 레지스트액을 스핀 코팅법에 의해 막두께 약 20 ㎛ 까지 도포하고 경화시켰다. 상기 레지스트액은 예컨대 아크릴계 또는 에폭시계로 구성되는 액상 수지가 사용되었다. 이어, 경화시킨 레지스트 막의 상부로부터 제1 보호 테이프를 접착하였다. 제1 보호 테이프의 두께는 130 ㎛ 내지 150 ㎛이었다. 또한 제1 보호 테이프에는 접착제가 도포되어 있고, 이 접착제에 의해 반도체 웨이퍼의 제1 표면(34)상에 형성된 상기 레지스트 막에 보호 테이프를 접착하였다. 상기 레지스트 막은 뒤에 실시하는 에칭액이 반도체 웨이퍼의 제1 표면(34)에 침투하는 것을 방지하고 또 제1 표면(34)에 범프가 있는 경우는 요철을 흡수한다.
이어, 상기 반도체 웨이퍼의 제2 표면(36)의 연마를 실시한 후, 상기 제1 보호 테이프를 제거한 다음 강산에 대한 내성을 갖는 제2 보호 테이프를 상기 제1 표면(34)에 접착하였다. 이것은 에칭액이 강산성이기 때문이다. 연마할 때 내산성 테이프를 제1 보호 테이프로 사용하면 연마시와 에칭시에 보호 테이프를 교환할 필요가 없다. 이 내산성의 보호 테이프를 사용한 경우 제2 표면(36)의 연마시와 에칭시의 2개 공정에서 동시에 보호 테이프를 접착한 그대로 사용할 수 있기 때문에 각 공정의 처리시간을 단축할 수 있고 보호 테이프 재료를 절약할 수 있다. 이 보호 테이프는 상기와 같은 레지스트 막을 통하지 않고 직접 반도체 웨이퍼(53)의 제1 표면(34)에 접착하도록 할 수 있다.
그후 상기와 같이 하여 보호 테이프가 제1 표면(34)에 접착된 반도체 웨이퍼(53)를 HF-HNO3계 에칭액에 2분간 침지시키고 물로 20분간 세정하였다. 세정후 건조시키고 상기 보호 테이프를 제거하고 레지스트막에 레지스트 용해액을 도포 용해하여 제거한다. 이어, 반도체 웨이퍼(53)를 순수에 의해 20분간 세정하며 건조시켰다. 이때 에칭액에 의한 반도체 웨이퍼의 제2 표면(36)의 에칭양(도 3의 에칭 깊이 D에 상당한다)은 약 10㎛이었다.
본 실시예의 에칭후 반도체 웨이퍼(53)를 에칭하여 반도체 칩(32)을 형성한다. 반도체 칩(32)의 기계적 강도를 측정하면, 후술하는 도5b에 도시한 바와 같이 반도체 칩의 종방향에 수직한 방향으로 연마 상흔이 형성된 반도체 칩(32)이어도 에칭후의 강도는 4.41 N/cm (=450 gf/cm)로 향상되는 것이 확인되었다.
본 발명의 다른 실시예로서 반도체 장치를 제작한 후에 레이저광을 반도체 칩(32)의 제2 표면(36)에 주사 조사하고 제2 표면(36)의 연마 상흔(35)을 에칭함없이 열에 의해 용융하는 것에 의해 반도체 칩(32)의 기계적 강도를 향상시킬 수 있다. 이때 반도체 칩(32)의 기계적 강도는 약 4.41 N/cm (=450 gf/cm)까지 상승하는 것이 본원 발명자에 의해 확인되었다. 연마 상흔(35)의 레이저 광 조사에 의한 용융 제거는 제작후에 한정되지 않고, 이러한 제거는 반도체 웨이퍼(53) 및 반도체 칩(32)의 어느 하나에 대해서도 실시될 수 있다.
본 발명의 또한 다른 실시예로서 반도체 웨이퍼(53)의 에칭에 의한 연마 상흔(35)의 제거에 전술한 플라즈마 에칭을 이용할 수 있다.
(실시예 4)
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 도시하는 제2 표면(36) 측으로부터 본 평면도이다. 도 7은 도 6의 하방으로부터 본 측면도이다. 상술한 실시 형태에 대응하는 부분에는 동일한 참조부호를 붙인다. 본 실시예에서는 반도체 장치인 웨이퍼 상의 반도체 기판(71)은 각각의 반도체 칩(32)에 대응하는 복수의 칩 영역(61)으로부터 미리 측정하여 설정하였다. 각 영역(61)은 복수의 종방향의 스크라이브 선(62)과 각 스크라이브선(62)과 직교하는 복수의 짧은 측 방향의 스크라이브 선(63)에 의해 규정된다. 이와 같은 반도체 기판(71)은 도시하지 않은 지그에 의해 연마될 면인 제2 표면(36)을 상방으로 하여 고정되었다. 제2 표면(36)은 연마재를 포함하는 연마층(64)이 외주면상에 형성된 원통형 연마 롤러(65)에 의해 연마되었다.
이 연마 롤러(65)는 회전축(67)에 고정된다. 이 회전축(67)은 수평한 회전축 선(66) 주변의 화살표 B 방향, 즉 연마 롤러(65)와 제2 표면(36)이 접촉하는 연마 부위(69)에서 연마 롤러(65)의 후속하는 이동 방향 C에 대하여 연마 롤러(65)의 외주면인 연마면의 진행방향이 역행으로되는 방향으로 회전구동된다. 회전축(67)에는 모터 및 감속기 등을 포함하여 구성되는 회전구동수단(68)에 의해 화살표 B 방향으로 회전력이 전달되고 이 회전축(67)의 회전에 의해 동일 방향으로 상기 연마 롤러(65)가 회전구동된다.
이와 같이 하여 회전구동되는 연마 롤러 (65)는 도시되지 않은 이동 수단에 의해 미리 정해진 일정한 이동 속도 V로 화살표 C 방향(도 6 및 도 7의 왼쪽 방향)으로 이동하며, 상기 제2 표면(36)이 상기 긴 측을 따라 스크라이브 선(62) 방향으로 제1 표면(34)과 평행하게 연마된다. 이때 반도체 소자가 형성되어 있는 제1 표면(34)은 도시되지 않은 기판상의 연마용 패드에 압착된 상태인 소정의 고정 위치에 고정되어 있다. 이와 같이 반도체 기판(71)은 고정된 상태에서 연마되기 때문에 제2 표면(36)이 바람직하지 않게 변위하는 것이 방지되고 제2 표면(36)을 고정밀도로 연마하여 평활화할 수 있다. 상기 연마 롤러(65) 및 회전축(67)의 화살표 C 방향으로의 이동 속도 V는 예컨대 2 내지 10 cm/s로 선택된다. 또한 연마 롤러(65)의 연마면(즉 외주면)의 주변 속도는 반도체 기판(31)이 마찰열에 의한 악영향을 받지 않고 가능한 한 높은 작업효율로 연마되도록 설정되며, 예컨대 2 내지 10 cm/s로 선택된다.
이와 같은 제2 표면(36)의 연마에 의해 반도체 기판(71)은 연마전의두께(TO)로부터 연마후의 두께(T1)로 연마되어 박막화된다. 상기 반도체 기판(31)의 기재로서 실리콘 웨이퍼를 사용하는 경우 상기 연마 전의 두께(TO)는 약 600 ㎛이고, 연마후의 두께(T1)는 약 40 내지 400 ㎛까지 박막화할 수 있다.
상기와 같이 반도체 기판(71)의 연마방향, 즉 연마 롤러(65)의 이동방향(C)을 반도체 칩(32)의 긴 측 방향에 상당하는 스크라이브 선(62)에 따른 방향으로 설정하는 것에 의해 반도체 웨이퍼의 제2 표면(36)의 연마에 의해 생기는 연마 상흔(35)을 반도체 칩(32)의 긴 측 방향과 평행(전술한 도 10b를 참조)하게 형성할 수 있다. 이것에 의해 모든 반도체 칩(32)의 균열에 대한 기계적 강도를 거의 동일하게 향상시킬 수 있고 1매의 반도체 웨이퍼로부터 절취된 복수의 반도체 칩에 대하여 보다 안정한 균열 강도 분포를 얻을 수 있다. 또한 연마 상흔(35)을 반도체 칩(32)의 짧은 측 방향에 대하여 거의 평행하게 형성시킨 경우 (전술한 도 10c를 참조)와 비교하여 균열에 대한 기계적 강도를 크게 향상시킬 수 있기 때문에 신뢰성을 향상시킬 수 있음과 함께 수율을 향상시킬 수 있다.
이와 같이하여 반도체 웨이퍼의 연마에 의한 박막화후에 상기의 각 실시예와 동일하게 연마 상흔(35)을 평활화하는 것에 의해 반도체 칩(32) 및 이 반도체 칩(32)을 탑재한 팩케이지화한 전자 부품에있어서 균열에 대한 기계적 강도를 보다 더 향상시킬 수 있다. 상기 평활화는 에칭 처리, 용융 처리 및 CMP(화학적 기계적 연마) 처리중 어느 하나 또는 복수의 처리를 병용하는 것에 의해 행할 수 있다. 이와 같은 평활화 처리에 의해 연마 상흔(35)과 이 연마 상흔(35)에 부수하는 균열을 제2 표면(36)으로부터 제거하고 소거하며 또는 저감시킬 수 있고 반도체 칩 및 이반도체 칩을 탑재한 전자 부품의 박막화와 기계적 강도의 향상이라는 상반되는 효과를 동시에 달성할 수 있다.
본 발명은 본 발명의 정신 또는 주요한 특징으로부터 벗어남없이 다른 특정 형태로 실시할 수 있다. 따라서 상술한 실시예는 이런 점에서 간단히 예시하는데 지나지 않으며 본 발명의 범위는 특허청구범위에 나타내며, 명세서 본문에는 구속되지 않는다. 또한 특허청구범위의 균등 범위에 속하는 변형 및 변경은 모두 본 발명의 범위에 속하는 것이다.
본원 발명에 따른 반도체장치 및 그의 제조방법에 의하면, 반도체 칩 또는 이 반도체 칩이 탑재된 팩케이지 부품의 두께를 감소시키고 또 기계적 강도를 향상시킬 수 있도록 하고 있어 종래기술에서 반도체 칩의 연마에 의한 반도체 장치의 두께 감소에 기인한 기계적 강도 저하와 같은 문제점을 해결하고 있고, 운반시 및 공급시 등에 있어서 외부로 부터의 충격력의 작용, 기판으로의 장착시의 내부 응력의 발생 등의 문제도 해결할 수 있다.

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  14. 제1 표면에 반도체 소자가 형성되어 있는 반도체 웨이퍼를 포함하는 반도체장치의 제조방법에 있어서,
    상기 제1 표면과는 반대측인 반도체 웨이퍼의 제2 표면을 연마하여 반도체 웨이퍼를 소정 두께로 두께를 감소시키는 단계;
    후속의 제1 및 제2 에칭표면처리공정에서 사용되는 에칭액에 대하여 내성을 갖는 보호막으로 상기 제1표면을 피복하는 단계;
    상기 연마에 의해 생긴 제2 표면의 연마 상흔을 제1 에칭 표면처리 공정에 의해 제거하는 단계;
    제1표면이 보호막으로 피복된 반도체 웨이퍼의 제2 표면을 에칭액에 대하여 내성을 갖는 다이싱 테이프로 피복하고 반도체 웨이퍼를 다이싱하는 단계; 및
    상기 다이싱에 의해 생긴 다이싱 상흔을 제2 에칭 표면처리공정에 의해 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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  18. 제1 표면에 반도체 소자가 형성되어 있는 반도체 기판을 포함하는 반도체장치의 제조방법에 있어서,
    상기 제1 표면과는 반대측인 반도체 기판의 제2 표면을 연마하여 반도체 기판의 두께를 감소시키는 단계; 및
    상기 연마에 의해 생긴 제2표면의 연마 상흔을 제거하여 제2 표면을 평활화하는 단계를 구비하고,
    에칭 표면 처리 공정에 의해 연마 상흔을 제거하는 경우, 에칭의 깊이는 3 ㎛ 이상 50 ㎛ 이하로 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제1 표면에 반도체 소자가 형성되어 있는 반도체 기판을 포함하는 반도체장치의 제조방법에 있어서,
    상기 제1 표면과는 반대측인 반도체 기판의 제2 표면을 연마하여 반도체 기판의 두께를 감소시키는 단계; 및
    상기 연마에 의해 생긴 제2표면의 연마 상흔을 제거하여 제2 표면을 평활화하는 단계를 구비하고,
    용융 표면 처리 공정을 선택하여 연마 상흔을 제거하는 경우, 용융 깊이는 3 ㎛이상 15㎛ 이하로 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 반도체장치의 제조방법으로서,
    반도체 소자가 형성된 반도체 웨이퍼의 제1 표면에 직접 또는 레지스트를 매개로 에칭액에 대하여 내성을 갖는 보호 테이프를 접착하는 단계;
    상기 반도체 웨이퍼의 제2 표면을 소정 두께까지 연마하여 두께를 감소시키는 단계; 및
    상기 연마에 의해 생긴 제2표면의 연마 상흔을 에칭처리에 의해 제거하는 단계를 구비하고,
    에칭 표면 처리 공정에 의해 연마 상흔을 제거하는 경우, 에칭의 깊이는 3 ㎛ 이상 50 ㎛ 이하로 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 삭제
  22. 반도체장치의 제조방법으로서,
    제1 표면상에 반도체 소자가 형성되어 있는 반도체 웨이퍼를 다이싱하여 복수의 직사각형의 반도체 칩으로 분할하는 단계;
    반도체 칩들로 분할된 상기 반도체 웨이퍼의 제2 표면을 연마하여 상기 반도체 칩의 두께를 감소시키는 단계; 및
    상기 연마에 의해 생긴 연마 상흔을 제거하여 제2 표면을 평활화하는 단계를 포함하고,
    여기에서 상기 연마는 각 반도체 칩의 길이 방향과 실질적으로 평행하는 방향으로 실시되며,
    에칭 표면 처리 공정에 의해 연마 상흔을 제거하는 경우, 에칭의 깊이는 3 ㎛ 이상 50 ㎛ 이하로 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 반도체장치의 제조방법으로서,
    제1 표면상에 반도체 소자가 형성되어 있는 반도체 웨이퍼를 다이싱하여 복수의 직사각형의 반도체 칩으로 분할하는 단계;
    반도체 칩들로 분할된 상기 반도체 웨이퍼의 제2 표면을 연마하여 상기 반도체 칩의 두께를 감소시키는 단계; 및
    상기 연마에 의해 생긴 연마 상흔을 제거하여 제2 표면을 평활화하는 단계를 포함하고,
    여기에서 상기 연마는 각 반도체 칩의 길이 방향과 실질적으로 평행하는 방향으로 실시되며,
    용융 표면 처리 공정을 선택하여 연마 상흔을 제거하는 경우, 용융 깊이는 3 ㎛이상 15㎛ 이하로 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제18항에 있어서, 에칭 표면 처리 공정을 선택하여 연마 상흔을 제거하는 경우, 에칭액은 분무에 의해 제2 표면에 공급되는 것을 특징으로 하는 반도체장치의 제조방법.
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