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KR100661042B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100661042B1
KR100661042B1 KR1020040012208A KR20040012208A KR100661042B1 KR 100661042 B1 KR100661042 B1 KR 100661042B1 KR 1020040012208 A KR1020040012208 A KR 1020040012208A KR 20040012208 A KR20040012208 A KR 20040012208A KR 100661042 B1 KR100661042 B1 KR 100661042B1
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semiconductor
wet etching
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wiring
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노마다까시
시노기히로유끼
다까오유끼히로
이시베신조
오쯔까시게끼
야마구찌게이이찌
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산요덴키가부시키가이샤
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Abstract

BGA형의 반도체 장치의 수율 및 신뢰성 향상을 도모한다. 제1 배선(3)이 형성된 반도체 웨이퍼(1a)의 표면에 수지(5)를 개재하여 지지판이 되는 유리 기판(4)을 접착한다. 해당 유리 기판(4)을 접착한 면과 반대측의 면을 백그라인드하여 반도체 웨이퍼(1a)의 두께를 얇게 한다. 이 때, 백그라인드 처리에서 발생하는 스크래치에 의한 반도체 웨이퍼(1a)면 내의 요철을 제거하기 위해 웨트 에칭 처리를 행한다. 다음으로, 유리 기판(4)을 접착한 면과 반대측의 면에 대하여, 경계 S를 따른 영역을, 테이퍼된 홈이 되도록 에칭을 행한다. 여기서, 해당 에칭으로 형성한 홈의 표면의 요철이나 각진 부분의 선단부를 라운딩하기 위해 웨트 에칭을 행한다. 상기 웨트 에칭 처리를 행함으로써, 백그라인드 처리 후, 에칭 후에 형성되는 절연막, 배선, 보호막의 피복성이 향상되어 반도체 장치의 수율, 신뢰성의 향상으로 이어진다.
유리 기판, 수지, 반도체 웨이퍼, 웨트 에칭, 반도체 소자, 백그라인드

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 2는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 3은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 4는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 5는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 6은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 7은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 8은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법의 단면도.
도 9는 종래의 반도체 장치의 제조 방법에 따른 반도체 장치의 사시도.
도 10은 종래의 반도체 장치의 제조 방법에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 칩
2, 7 : 절연막
3 : 제1 배선
4 : 유리 기판
5 : 수지
8 : 완충 부재
9 : 제2 배선
10 : 보호막
11 : 도전 단자
본 발명은 볼 형상의 도전 단자를 갖는 BGA(Ball Grid Array)형의 반도체 장치에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 거의 동일 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른 면 상에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, BGA형 반도체 장치를 전자 기기에 내장할 때는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속한다.
이러한 BGA형 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Smal1 Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형 반도체 장치와 비교하여, 다수의 도전 단자를 형성할 수 있고, 또한 소형화할 수 있다고 하는 장점을 갖는다. 이러한 BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 9는 종래의 BGA형의 반도체 장치의 개략 구성을 도시하는 것으로, 도 9의 (a)는 이 BGA형 반도체 장치의 표면측의 사시도이다. 또한, 도 9의 (b)는 이 BGA형 반도체 장치의 이면측의 사시도이다.
이 BGA형의 반도체 장치(100)는, 제1 및 제2 유리 기판(104a, 104b) 사이에 반도체 칩(101)이 에폭시 수지(105a, 105b)를 개재하여 밀봉되어 있다. 제2 유리 기판(104b)의 일 주면 상, 즉 BGA형의 반도체 장치(100)의 이면 상에는, 볼 형상의 단자(이하, 도전 단자(111)라고 함)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(111)는 제2 배선(109)을 통해 반도체 칩(101)에 접속된다. 복수의 제2 배선(109)에는, 각각 반도체 칩(101)의 내부로부터 인출된 제1 배선이 접속되어 있고, 각 도전 단자(111)와 반도체 칩(101)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(100)의 단면 구조에 대하여 도 10을 참조하여 더욱 자세히 설명한다. 도 10은 다이싱 라인을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(100)의 단면도를 도시하고 있다.
반도체 칩(101)의 표면에 형성된 절연막(102) 상에 제1 배선(103)이 형성되어 있다. 이 반도체 칩(101)은 수지(105a)에 의해 제1 유리 기판(104a)과 접착되어 있다. 또한, 이 반도체 칩(101)의 이면은, 수지(105b)에 의해 제2 유리 기판(104b)과 접착되어 있다. 그리고, 제1 배선(103)의 일단은 제2 배선(109)과 접속되어 있다. 이 제2 배선(109)은, 제1 배선(103)의 일단으로부터 제2 유리 기판(104b)의 표면으로 연장되어 있다. 그리고, 제2 유리 기판(104b) 상으로 연장된 제2 배선(109) 상에는, 볼 형상의 도전 단자(111)가 형성되어 있다.
상술한 기술은, 예를 들면 일본 특허 공표2002-512436호 공보에 기재되어 있다.
상기 BGA형의 반도체 장치(100)에서는, 유리 기판을 반도체 칩(101)의 양면에 접착하고 있다. 그러나, 반도체 소자가 형성되어 있지 않은 면, 즉 도전 단자가 배치되는 면에 대해서는, 반드시 제2 유리 기판(104b)을 접착시킬 필요는 없다. 즉, 반도체 칩(101)과 제2 배선(109)이 절연되어 있으면, 제2 유리 기판을 접착할 필요가 없어지게 된다는 것이다. 또한, 2매의 유리의 두께가 반도체 장치(100) 전체의 두께의 대부분을 차지하도록 되어 있다. 따라서, 반도체 칩(101)의 반도체 소자가 형성되어 있는 면에만 유리 기판을 접착함으로써, 비용 삭감, 반도체 장치(100)의 소형화를 도모할 수 있다고 생각된다. 그 예로서, 본 발명에 따른 반도체 장치의 단면도인 도 8을 이용하여 설명한다. 제2 유리 기판을 접착하는 대신에 반도체 칩(1)에 절연막(7)을 형성하고, 이 위에 완충 부재(8), 제2 배선(9), 보호막(10), 도전 단자(11)를 형성함으로써, 반도체 장치(100)와 동등한 반도체 장치를 형성할 수 있다. 그러나, 이러한 반도체 장치를 형성하는 데는 이하와 같은 문제점이 있다.
우선, 제1 문제를 설명한다. 이러한 BGA형의 반도체 장치의 제조에서는, 절연막(7)을 성막하기 전에, 유리 기판(4)을 접착한 면과 반대측의 면, 즉 반도체 장치의 이면을 백그라인드 처리로 연삭하는 공정이 있다. 백그라인드 처리에서는, 지석으로, 복수의 반도체 칩을 포함하는 반도체 웨이퍼를 연삭함으로써 웨이퍼를 얇게 한다. 그 때문에, 지석의 요철이 반영되며, 연삭 후의 면에는 깊이나 폭이 수㎛로 되는 스크래치가 발생한다. 또한, 도 10에 도시한 상기 반도체 장치(100)의 경우에는, 양면에 유리 기판을 접착하기 때문에, 스크래치에 의한 요철은 수지(105b)에 의해 덮히기 때문에 문제가 되지 않는다.
그러나, 본 발명과 같이 반도체 소자를 형성한 면에만 유리 기판을 접착하는 BGA형의 반도체 장치에서는, 칩과 제2 배선의 절연성을 유지하기 위해, 백그라인드 처리된 반도체 웨이퍼의 면에 절연막(7)을 형성할 필요가 있다. 절연막(7)은, 플라즈마 CVD 장치에 의해 형성하기 때문에, 면 내의 요철이 반영되게 되어, CVD 성막 후의 면은 평탄하게 되지 않는다. 그 결과, 절연막(7), 제2 배선(9), 패터닝에 이용하는 레지스트막의 피복성이 악화되는 원인이 되었다. 또한, 절연막(7)의 피복성이 나쁜 경우, 핀홀이나 크랙이 발생하는 경우가 있어, 반도체 장치의 수율이나 신뢰성이 저하되는 요인이 되었다.
다음으로, 제2 문제에 대하여 설명한다. 백그라인드 처리 후, 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 위해, 반도체 웨이퍼의 경계선을 따라 에칭을 행하여 홈을 형성한다. 이 에칭된 반도체 웨이퍼의 면에는 잔사나 이물이 부착됨으로써, 에칭된 반도체 웨이퍼의 면에 요철이 생긴다. 또한, 에칭 후, 각진 부분 은 선단이 뾰족한 형상으로 되어 버린다. 이들에 의해, 홈 형성 이후에 성막하는 패터닝용의 레지스트막, 제2 배선(9), 보호막(10)의 피복성이 악화되어, 반도체 장치의 신뢰성, 수율이 저하되는 요인이 되었다.
본 발명은, 이상의 문제점을 감안하여 이루어진 것으로, BGA형의 반도체 장치의 제조 공정에서 발생하는 상기 연삭된 반도체 웨이퍼의 면의 요철, 상기 에칭된 반도체 웨이퍼의 면의 요철, 혹은 상기 에칭에 의한 홈 형성 후에, 각이져 뾰족한 부분이 발생하는 문제를 해결한다.
본 발명은, 연삭 후, 혹은 에칭 후에, 반도체 웨이퍼를 회전시키면서, 반도체 웨이퍼에 대하여 웨트 에칭을 행함으로써, 웨이퍼면 내의 요철의 평활화나 뾰족한 부분의 선단을 라운딩하도록 한 것이다. 이에 의해, 그 후의 공정에서, 연삭 후, 혹은 에칭 후의 반도체 웨이퍼의 면 상에 형성하는 레지스트막, 제2 배선, 절연막, 보호막의 피복성의 향상을 도모할 수 있어, 반도체 장치의 수율 및 그 신뢰성을 향상시킬 수 있다.
<실시예>
다음으로, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 도 1 내지 도 8을 참조하면서 순차 설명한다.
도 1에 도시한 바와 같이, 후의 공정에서 반도체 칩(1)이 되는 반도체 웨이퍼(1a)를 준비한다. 해당 반도체 칩(1)은, 예를 들면 CCD의 이미지 센서용의 칩으로, 반도체의 웨이퍼 프로세스에 의해 형성된다. 그 표면 상에 절연막(2)을 개재 하여, 반도체 칩(1)마다 분단하기 위한 경계 S(다이싱 라인 또는 스크라이브 라인이라고 함) 부근에서, 소정의 간극을 갖도록, 한쌍의 제1 배선(3)을 형성한다. 여기서, 제1 배선(3)은, 반도체 칩(1)의 본딩 패드로부터, 경계 S 부근까지 확장된 패드이다. 즉, 제1 배선(3)은 외부 접속 패드로서, 반도체 칩(1)의 도시하지 않은 회로와 전기적으로 접속되어 있다.
계속해서, 제1 배선(3)이 형성된 반도체 웨이퍼(1a)의 표면에 접착제를 개재하여 지지판을 접착한다. 여기서는, 접착제로서 투명의 에폭시 수지(5)를, 지지판으로서 투명한 유리 기판(4)을 이용한다. 또한, 예를 들면, CCD가 아닌, 메모리나 마이크로 컴퓨터 등의 LSI로, 본 발명의 BGA형 반도체 장치를 형성하는 경우에는, 불투명한 플라스틱제 지지판을 각종의 적절한 접착제를 이용하여 접합해도 된다.
도 2에 도시한 바와 같이, 상기 반도체 웨이퍼(1a)에 대하여, 유리 기판(4)을 접착한 면과 반대측의 면을 백그라인드 처리하여, 반도체 웨이퍼(1a)의 두께를 얇게 한다. 이 때의 백그라인드 처리된 반도체 웨이퍼(1a)의 두께는 230㎛ 정도이다.
백그라인드 처리된 반도체 웨이퍼(1a)의 면에서는, 도 2에서 원으로 둘러싸인 부분 「a: 에칭 전의 면」으로 도시한 바와 같이, 스크래치가 발생하여, 폭, 깊이가 수㎛ 정도로 되는 요철이 생겼다. 이것을 작게 하기 위해, 반도체 웨이퍼(1a)의 재료인 실리콘(이하 Si)과 절연막(2) 및 유리 기판(4)의 재료인 실리콘 산화막(이하 SiO2)에 비해 높은 에칭 선택비를 갖는 약액을 이용하여, 반도체 웨 이퍼(1a)의 면에 대하여 웨트 에칭을 행한다. 해당 에칭에 의해, 반도체 웨이퍼(1a)를 5∼30㎛ 연마하여, 도 2에서 원으로 둘러싸인 부분 「b: 에칭 후의 면」으로 도시한 바와 같은 요철이 적은 면이 얻어진다.
또한, 해당 웨트 에칭에서 이용하는 약액으로서는, 상기한 바와 같이 Si와 SiO2에 비해 높은 에칭 선택비를 갖고 있으면 특별히 한정되지 않는다. 예를 들면, 본 실시 형태에서는, 웨트 에칭 용액으로서, 불화수소산 2.5%, 질산 50%, 아세트산 10% 및 물 37.5%의 용액을 사용하고 있다.
또한, 웨트 에칭의 방법으로서는, 이하에 설명하는 어떤 방법을 이용해도 된다.
제1 방법은, 레지스트 도포와 같이, 백그라인드 처리된 반도체 웨이퍼(1a)의 면을 위로 향하게 하여, 반도체 웨이퍼(1a) 상에 약액을 적하하고, 유리 기판(4)이 접착된 반도체 웨이퍼(1a)를, 그 축을 중심으로 하여 회전시킴으로써 약액을 해당 반도체 웨이퍼(1a)의 웨이퍼면 내 전체에 넓게 퍼지게 함으로써, 웨트 에칭을 행하여 표면 거칠기를 줄이는 방법이다.
이 때, 해당 반도체 웨이퍼(1a)의 회전 방향을 전환함으로써, 웨이퍼면 내 전체에 약액이 보다 균일하게 넓게 퍼지게 되어, 표면 거칠기가 저감된다.
제2 방법은, 반도체 웨이퍼(1a)를 약액에 침지하는 딥 처리로, 웨트 에칭을 행함으로써, 표면 거칠기를 줄이는 방법이다. 이에 의해, 상기 제1 방법에 의한 웨드 에칭에 비해, 보다 균일하게 약액을 해당 반도체 웨이퍼(1a)의 웨이퍼면 내 전체에 넓게 퍼지게 할 수 있기 때문에, 그 표면 거칠기를 보다 균일하게 줄이는 것이 가능하다.
제3 방법은, 백그라인드 처리된 반도체 웨이퍼(1a)의 면을 CMP(Chemical Mechanical Polishing)로 연마함으로써, 표면 거칠기를 줄이는 방법이다.
또한, 제4 방법으로서, 웨트 에칭 대신에, 백그라인드 처리된 반도체 웨이퍼(1a)의 면을 위로 향하게 하여, 해당 반도체 웨이퍼(1a)의 면에 대하여 드라이 에칭을 행함으로써, 웨이퍼면 내 전체의 표면 거칠기를 줄여도 된다.
웨트 에칭 후, 도 3에 도시한 바와 같이, 유리 기판(4)을 접착한 면과 반대측의 반도체 웨이퍼(1a)의 면에 대하여, 경계 S를 따라 개구부를 형성한 도시하지 않은 레지스트 패턴을 형성한다. 해당 레지스트 패턴을 마스크로 하여, 반도체 웨이퍼(1a)를 등방성 에칭함으로써, 경계 S 부분에서, 테이퍼된 홈이 형성되어 절연막(2)이 노출된 상태로 된다. 이에 의해, 반도체 웨이퍼(1a)는 개개의 반도체 칩(1)으로 분할되지만, 이들의 반도체 칩(1)은 유리 기판(4)에 의해 지지되기 때문에, 전체적으로는 반도체 웨이퍼(1a)의 형태를 갖고 있다.
또한, 이 에칭은 드라이 에칭, 웨트 에칭 중 어느 것으로 행해도 된다.
홈이 형성된 반도체 웨이퍼(1a)에는, 표면의 요철이나, 에칭에 의한 잔사, 이물이 생긴다. 또한, 도 3에서 둥글게 둘러싸서 c, d로 나타낸 바와 같이, 홈에서 각진 부분이 뾰족한 형상으로 되어 있다.
도 4에 도시한 바와 같이, 상기한 잔사나 이물의 제거, 뾰족한 부분의 선단부를 라운딩하기 위해 웨트 에칭을 행한다. 해당 웨트 에칭에 의해, 도 3에서의 c, d 부분은, 도 4에서의 c, d 부분에 도시한 바와 같이, 뾰족한 부분을 라운딩할 수 있다.
상기 웨트 에칭에 사용하는 약액은, 백그라인드 처리 후의 웨트 에칭과 마찬가지의 약액을 이용하면 된다. 웨트 에칭의 방법으로서는 이하와 같은 방법을 들 수 있다.
제1 방법은, 레지스트 도포과 같이, 홈 형성 후의 면을 상측으로 하여, 반도체 웨이퍼(1a) 상에 약액을 적하하고, 해당 반도체 웨이퍼(1a)를 회전시킴으로써 약액을 해당 반도체 웨이퍼(1a) 전체에 넓게 퍼지게 하여, 홈 형성 후의 면의 웨트 에칭을 행하는 방법이다.
이 때, 반도체 웨이퍼(1a)의 회전 방향을 전환함으로써, 약액이 반도체 웨이퍼(1a) 전체에 균등하게 넓게 퍼지게 되어, 웨이퍼면 내에서의 에칭의 균일성이 향상된다.
제2 방법은, 반도체 웨이퍼(1a)를 약액에 침지하는 딥 처리를 행함으로써, 홈 형성 후의 면의 웨트 에칭을 행하는 방법이다. 이에 의해, 상기 제1 방법에 의한 웨트 에칭에 비해, 보다 균일하게 약액을 해당 반도체 웨이퍼(1a)의 웨이퍼면 내 전체에 넓게 퍼지게 할 수 있기 때문에, 웨이퍼면 내에서의 에칭의 균일성을 보다 향상하는 것이 가능하게 된다.
또한, 제3 방법으로서, 웨트 에칭 대신에, 홈이 형성된 반도체 웨이퍼(1a)의 면에 대하여 드라이 에칭을 행함으로써, 반도체 웨이퍼(1a)의 상기 뾰족한 부분의 선단부를 라운딩해도 된다.
웨트 에칭 후, 도 5에 도시한 바와 같이, 상기 반도체 칩(1)의 유리 기판(4)을 접착한 면과 반대측의 면에 대하여 절연막(7)의 성막을 행한다. 본 실시예에서는, 실란 베이스의 산화막을 3㎛ 성막한다.
도 6에 도시한 바와 같이, 상기 반도체 칩(1)에서, 절연막(7) 상에 도시하지 않은 레지스트를 도포하고, 상기 제1 배선(3)의 하면의 일부가 노출되도록 절연막(7)을 패터닝한다. 상기 레지스트를 마스크로 하여 절연막(7), 절연막(2)을 에칭하여, 제1 배선(3)의 하면의 일부를 노출시킨다. 다음으로, 후에 도전 단자(11)를 형성하는 위치와 중첩되는 위치에 유연성을 갖는 완충 부재(8)를 형성한다. 또한, 완충 부재(8)는 도전 단자(11)에 가해지는 힘을 흡수하여, 도전 단자(11)의 접합 시의 스트레스를 완화하는 기능을 갖지만, 본 발명은 완충 부재(8)의 불사용을 제한하는 것은 아니다.
다음으로, 상기 유리 기판(4)을 접착한 면과 반대측의 면에, 제2 배선(9)을 형성한다. 이에 의해, 제1 배선(3)과 제2 배선(9)이 전기적으로 접속된다.
도 7에 도시한 바와 같이, 상기 유리 기판(4)을 접착한 면과 반대측의 면에, 도시하지 않은 레지스트를 도포하고, 경계 S를 따르는 부분을 개구시키도록 패턴 형성을 행한다. 해당 레지스트를 마스크로 하여 에칭을 행하여, 경계 S 부근의 제2 배선(9)을 제거한다. 또한, 도시하지 않지만, 제2 배선(9)의 형성 후, 유리 기판(4)을 접착한 면과 반대측의 면에 대하여 무전해 도금 처리를 행하고, 제2 배선(9)에 대하여 Ni-Au를 도금한다.
다음으로, 유리 기판(4)을 접착한 면과 반대측의 면에 보호막(10)을 형성한 다. 보호막(10)을 형성하기 위해서는, 유리 기판(4)을 접착한 면과 반대측의 면을 위로 향하게 하여, 열 경화성의 유기계 수지를 상방으로부터 적하하여, 반도체 웨이퍼(1a) 자체를 회전시킴으로써, 이 회전에 의해 발생하는 원심력을 이용하여, 해당 유기계 수지를 웨이퍼면 상으로 넓게 퍼지게 한다. 이에 의해, 제2 배선(9)의 표면에 보호막(10)을 형성할 수 있다.
도 8에 도시한 바와 같이, 도전 단자(11)를 형성하는 부분(완충 부재(8)에 대응하는 위치 상)을, 도시하지 않은 레지스트 마스크를 이용한 에칭에 의해 제거한다. 그리고, 상기 에칭에 의해 노출된 제2 배선(9) 상(완충 부재(8)에 대응하는 위치 상)에 도전 단자(11)를 형성한다. 그리고, 보호막(10), 수지(5) 및 유리 기판(4)을, 경계 S를 따라 절단함으로써 BGA형의 반도체 장치가 완성된다.
또한, 본 실시 형태는 볼 형상 단자(즉, 도전 단자(11))가 형성된 반도체 장치에 적용되는 것으로서 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 볼 형상 단자가 형성되지 않은 반도체 장치에도 적용할 수 있는 것으로, 예를 들면 LGA(Land Grid Array)형의 반도체 장치에도 적용된다.
본 발명의 효과는, 박형의 BGA형 반도체 장치의 제조에서의 문제점을 해결함으로써, BGA형 반도체 장치의 신뢰성과 수율을 향상시키는 것이다. 그 내용은 이하와 같다.
(1) 지지판을 접착한 반도체 웨이퍼의 면과 반대측의 면에 대한 백그라인드 처리 후에, 상기 반도체 웨이퍼의 면과 반대측의 면에 발생하는 스크래치, 즉, 폭, 깊이가 수㎛에 달하는 웨이퍼면 내의 요철에 대하여 웨트 에칭을 행함으로써, 표면 거칠기가 저감되어 막의 피복성이 향상된다.
(2) 백그라인드 처리 후, 혹은 칩 경계 부분을 테이퍼된 홈으로 가공하기 위해 행하는 에칭 작업 후에 발생하는 이물이나 잔사에 의한 웨이퍼면 내의 요철, 혹은 선단이 뾰족한 부분에 대하여 웨트 에칭을 행하여, 웨이퍼면 내의 요철을 없애고, 각부를 라운딩함으로써, 막의 피복성을 향상한다.

Claims (19)

  1. 반도체 소자가 형성되어 있는 반도체 웨이퍼의 면측에 지지판을 접착하고,
    상기 지지판이 접착되어 있는 면과 반대측의 상기 반도체 웨이퍼의 면을 연삭하며,
    상기 반도체 웨이퍼를 회전시키면서, 상기 연삭된 상기 반도체 웨이퍼의 면에 웨트 에칭을 행함으로써 표면 거칠기를 줄이는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 소자가 형성되어 있는 반도체 웨이퍼의 면측에 지지판을 접착하고,
    상기 지지판이 접착되어 있는 면과 반대측의 상기 반도체 웨이퍼의 면을 에칭함으로써, 홈을 형성하고,
    상기 반도체 웨이퍼를 회전시키면서, 상기 에칭된 상기 반도체 웨이퍼의 면에 웨트 에칭을 행함으로써, 상기 홈의 각부(角部)를 라운딩하도록 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 웨트 에칭은, 상기 연삭된 상기 반도체 웨이퍼의 면을 위로 향하게 하여, 상방으로부터 상기 반도체 웨이퍼에 약액을 적하하고, 상기 반도체 웨이퍼를 회전시켜, 약액을 상기 반도체 웨이퍼 전체에 넓게 퍼지게 함으로써, 웨트 에칭 가공을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 웨트 에칭은, 상기 에칭된 상기 반도체 웨이퍼의 면을 위로 향하게 하여, 상방으로부터 상기 반도체 웨이퍼에 약액을 적하하고, 상기 반도체 웨이퍼를 회전시켜, 약액을 상기 반도체 웨이퍼 전체에 넓게 퍼지게 함으로써, 웨트 에칭 가공을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 웨트 에칭은 상기 반도체 웨이퍼의 회전 방향을 전환하면서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제1항 또는 제3항에 있어서,
    상기 웨트 에칭에 의해, 상기 연삭된 반도체 웨이퍼의 면에 부착되어 있는 이물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항 또는 제4항에 있어서,
    상기 웨트 에칭에 의해, 상기 에칭된 반도체 웨이퍼의 면에 부착되어 있는 이물을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 복수의 반도체 소자가 형성되어 있는 반도체 웨이퍼 상에, 절연막을 개재하여, 인접하는 반도체 소자의 경계 부근에 제1 배선을 형성하는 공정과,
    상기 제1 배선을 피복하도록, 접착제를 개재하여 지지판을 접착하는 공정과,
    상기 지지판이 접착되어 있는 면과 반대측의 상기 반도체 웨이퍼의 면을 연삭하는 공정과,
    상기 반도체 웨이퍼를 회전시키면서, 상기 연삭된 반도체 웨이퍼의 면에 웨트 에칭을 행함으로써 표면 거칠기를 줄이는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 연삭된 반도체 웨이퍼의 면, 혹은 상기 웨트 에칭된 상기 반도체 웨이퍼의 면에 대하여, 레지스트를 마스크로 한 에칭을 행하고, 상기 반도체 소자의 경계의 부분에 홈을 형성하는 공정과,
    상기 반도체 웨이퍼를 회전시키면서, 상기 홈을 포함한 상기 에칭된 반도체 웨이퍼의 면에 대하여 웨트 에칭을 행함으로써, 상기 홈의 각부를 라운딩하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 복수의 반도체 소자가 형성되어 있는 반도체 웨이퍼 상에, 제1 절연막을 개재하여, 인접하는 반도체 소자의 경계 부근에 제1 배선을 형성하는 공정과,
    상기 제1 배선을 피복하도록, 접착제를 개재하여 지지판을 접착하는 공정과,
    상기 지지판이 접착되지 않은 반도체 웨이퍼의 면에 대하여, 레지스트를 마스크로 한 에칭을 행하고, 상기 반도체 소자의 경계의 부분에 홈을 형성하여, 상기 제1 절연막을 노출시키는 공정과,
    상기 반도체 웨이퍼를 회전시키면서, 상기 홈을 포함한 반도체 웨이퍼의 면에 대하여 웨트 에칭을 행함으로써, 상기 홈의 각부를 라운딩하는 공정과,
    상기 웨트 에칭된 반도체 웨이퍼의 면에 대하여 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 및 상기 제1 절연막을 에칭하여 적어도 상기 제1 배선을 노출시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 지지판이 접착되어 있는 면과 반대측의 상기 반도체 웨이퍼의 면을 연삭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항 또는 13항에 있어서, 회전 방향을 전환하면서 상기 반도체 웨이퍼를 회전시켜서, 상기 연삭된 반도체 웨이퍼의 면에 웨트 에칭을 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 복수의 반도체 소자가 형성되어 있는 반도체 웨이퍼 상에, 제1 절연막을 개재하여, 인접하는 반도체 소자의 경계 부근에 제1 배선을 형성하는 공정과,
    상기 제1 배선을 피복하도록, 접착제를 개재하여 지지판을 접착하는 공정과,
    상기 지지판이 접착되어 있는 면과 반대측의 상기 반도체 웨이퍼의 면을 연삭하는 공정과,
    상기 반도체 웨이퍼를 회전시키면서, 상기 연삭된 반도체 웨이퍼의 면에 웨트 에칭을 행함으로써 표면 거칠기를 줄이는 공정과,
    상기 지지판이 접착되지 않은 반도체 웨이퍼의 면에 대하여, 레지스트를 마스크로 한 에칭을 행하고, 상기 반도체 소자의 경계의 부분에 홈을 형성하여, 상기 제1 절연막을 노출시키는 공정과,
    상기 홈을 포함한 반도체 웨이퍼의 면에 대하여 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 및 상기 제1 절연막을 에칭하여 적어도 상기 제1 배선을 노출시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 회전 방향을 전환하면서 상기 반도체 웨이퍼를 회전시켜서, 상기 홈을 포함한 상기 반도체 웨이퍼의 면에 대하여 웨트 에칭을 행함으로써, 상기 홈의 각부를 라운딩하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제13항 또는 제16항에 있어서, 상기 제1 배선에 접속된 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제2 배선을 피복하도록 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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