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KR0172233B1 - 분배형 리프레쉬 모드 제어회로 - Google Patents

분배형 리프레쉬 모드 제어회로 Download PDF

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KR0172233B1
KR0172233B1 KR1019950000089A KR19950000089A KR0172233B1 KR 0172233 B1 KR0172233 B1 KR 0172233B1 KR 1019950000089 A KR1019950000089 A KR 1019950000089A KR 19950000089 A KR19950000089 A KR 19950000089A KR 0172233 B1 KR0172233 B1 KR 0172233B1
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김주용
현대전자산업주식회사
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Abstract

본 발명의 분배형 리프레쉬 모드의 제어회로는, 전 메모리 셀을 리프레쉬하는 연속형 리프레쉬 모드의 동작시 일정한 주기로 한 워드라인씩을 리프레쉬하는 분배형 리프레쉬 모드의 동작을 제거함으로써, 불필요한 전력의 소모를 방지한다. 이를 위하여, 외부로 부터 전 메모리셀을 리프레쉬하는 모드의 제어 신호 및 디램의 리프레쉬 특성에 따른 제1 감지신호및 일정한 주기로 한 워드 라인씩 리프레쉬 하는 주기 신호인 제1 제어신호를 논리조합하는 제1 논리조합 수단과, 외부로 부터 전 메모리셀을 리프레쉬 하는 모드의 제어신호 및 디램의 리프레쉬 특성에 따른 제2 감지신호 및 일정한 주기로 한 워드라인씩 리프레쉬 하는 주기 신호인 제2 제어신호를 논리조합하는 제2 논리조합수단과, 상기 제1 논리조합부 및 상기 제2 논리조합부로 부터의 신호를 논리조합하는 제3 논리조합수단을 구비한다.

Description

분배형 리프레쉬 모드 제어회로
제1도는 통상의 셀프 리프레쉬 회로에 사용되는 입·출력 파형도.
제2도는 통상의 분배형 리프레쉬 모드 제어회로의 회로도.
제3도는 제2도에 도시된 회로의 입·출력 파형도.
제4도는 본 발명의 실시예에 따른 분배형 리프레쉬 모드 제어회로의 회로도.
제5도는 제4도에 도시된 회로의 입·출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
10,20,30 : 제1 내지 제3 논리조합부 14, 24 : NAND 게이트
11,12,13,21,22,23 : 입력라인 31 : NOR 게이트
15,25,32 : 인버터 33 : 출력라인
본 발명은 디램의 셀프 리프레쉬 모드를 제어하기 위한 회로에 관한 것으로, 특히 불필요한 동작을 제거하여 파우어의 소모를 줄일 수 있는 분배형 리프레쉬 모드 제어회로에 관한 것이다.
통상의 메모리 장치는, 전하형태로 저장된 데이터가 다이나믹한 셀의 특성에 의하여 누설전류의 형태로 파괴되는 것을 방지하는 셀프 리프레쉬 회로를 구비한다.
상기 셀프 리프레쉬 회로는 전 메모리 셀을 리프레쉬하는 모드(이하, 연속모드) 및 상기 연속모드 후 일정한 주기로 한 워드라인씩을 리프레쉬하는 모드(이하, 분배모드)를 포함한다.
그러나, 상기 연속모드가 리프레쉬 사이클(CYCLE)(예를 들어 여기서는 512사이클)에 맞춰서 일정시간(예를 들어 여기서는 512us)동작하는 동안에 상기 분배모드 제어회로가 동작하여 불필요한 전력소모를 유발하였다.
제1도 및 제2도는, 각각 종래의 셀프 리프레쉬 회로에 관련된 신호 및 상기 분배형 리프레쉬 모드 제어회로(이하 분배모드 제어회로 라 칭함)를 도시하였다.
상기 셀프 리프레쉬 회로(도시하지 않음)는, 외부로 부터의 제1a도와 같은 로오 어드레스 스트로브 신호(RAS) 및 제1b도와 같은 칼럼 어드레스 스트로브 신호(CAS)가 일정한 논리상태로 진입한 후에, 일정기간(예를 들어 여기서는 64us) 이상 상기 논리상태를 유지하게 되면, 리프레쉬 동작을 수행한다.
즉, 상기 셀프 리프레쉬 회로는 외부의 제어에 의하여 메모리 장치의 내부에서 제1c도와 같은 어드레스 스트로브 신호를 발생하여 리프레쉬 동작을 수행하였다.
또, 제2도에 도시된 상기 분배모드 제어회로는, 각각 입력 신호를 논리곱 연산하는 제1 논리조합부(10) 및 제2 논리조합부(20)와 ; 상기 제1 논리조합부(10)로 부터 논리 연산된 출력 신호 및 상기 제2 논리조합부(20)로 부터 논리 연산된 출력 신호를 논리합 연산하는 제3 논리조합부(30)를 포함한다.
상기 분배모드 제어회로는, 디램의 리프레쉬 특성을 감지하는 감지회로(도시하지 않은 외부회로로 이하 S 라 칭함)로 부터의 신호에 따라 외부로 부터 클럭(CLOCK) 신호를 달리하여 입력한다.
이는, 디램이 동작하는 리프레쉬 특성이 나쁠수록 리프레쉬 주기가 짧아져야 하기 때문이다.
상기 제1 논리조합부(10)는 디램이 상대적으로 나쁜 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(11)쪽으로 하이 레벨의 신호와, 상기 제2 논리조합부(20)의 입력 신호(21)보다 상대적으로 짧은 주기(예를 들어 여기서는 T=64us)의 클럭 신호를 입력하며, 상기 제2 논리조합부(20)는 좋은 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(21)쪽으로 하이 레벨의 신호와, 상기 제1 논리조합부(10)의 입력 신호(11)보다 상대적으로 주기가 긴(예를 들어 여기서는 T=256us) 클럭 신호를 입력한다.
따라서, 상기 제1 논리조합부(10)와 상기 제2 논리조합부(20)는 상이한 레벨의 신호를 출력한다.
상기 분배모드 제어회로를, 제3도에 도시된 분배모드 제어회로의 입·출력 파형도를 참조하여 살펴보자.
상기 제1 논리조합부(10) 및 제2 논리조합부(20)는, 상기 감지회로(S)로 부터 제3b도와 같은 하이 레벨의 감지신호 및 제3a도와 같은 일정주기(예, 256us)의 클럭 신호를 입력하여 제3 논리조합부(30)를 경유하여 출력라인(32)쪽으로 제3c도와 같은 일정주기(예, 256us)의 클럭신호를 전송하여 상기 일정주기마다 트리거(TRIGGER)를 갖는 제1c도와 같은 어드레스 스트로브 신호를 생성한다.
또, 상기 연속모드(A)에서도 상기 분배모드제어회로는 상기 제3a도와 같은 클럭신호 및 상기 감지회로(S)로 부터 하이 레벨의 신호를 입력함으로 인하여, 상기 분배모드 제어회로가 동작하여 상기 연속모드(A)에서 상기 분배모드가 동작하는 문제점을 야기시켰다.
따라서, 본 발명의 목적은 상기 연속모드(A)의 동작시 상기 분배모드(B)를 구동하는 상기 분배모드 제어신호의 발생을 제거하여, 불필요한 전력의 소모를 방지할 수 있는 분배형 리프레쉬 모드 제어회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 분배형 리프레쉬 모드 제어회로는, 외부로 부터 제1 클럭신호 및 디램의 리프레쉬 특성에 따른 제1 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제1 논리조합수단과 ; 외부로 부터 제2 클럭신호 및 디램의 리프레쉬 특성에 따른 제2 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제2 논리조합수단과 ; 상기 제1 논리조합수단 및 상기 제2 논리조합수단으로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합수단을 구비함을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제4도는 본 발명의 실시예에 따른 분배형 리프레쉬 모드 제어회로의 회로도를 도시하고 있다.
상기 분배형 리프레쉬 모드 제어회로는, 외부로 부터 제1 클럭신호 및 디램 동작전원전압에 따른 제1 감지신호 및 전 메모리셀을 리프레쉬하는 모드를 제어하기 위한 제어신호를 입력하는 제1 논리조합부(10)와 ; 외부로 부터 제2 클럭신호 및 디램 동작전원에 따른 제2 감지신호 및 전 메모리셀을 리프레쉬 하는 모드를 제어하기 위한 제어신호를 입력하는 제2 논리조합부(20)와 ; 상기 제1 논리조합부(10) 및 상기 제2 논리조합부(20)로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합부(30)를 구비한다.
상기 제1 논리조합부(10) 및 제2 논리조합부(20)는 NAND 게이트(14, 24)를 포함하며, 외부로 부터 제5a도와 같은 클럭신호 및 제5b도와 같은 디램의 리프레쉬 특성에 따른 감지신호 및 제5c도와 같은 전 메모리셀을 리프레쉬하는 모드(연속 모드와 분배 모드)를 제어하기 위한 제어신호를 입력하여 상기 제3 논리조합부(30)쪽으로 공급한다.
상기 분배모드 제어회로는, 디램의 리프레쉬 특성을 감지하는 감지회로(S,외부회로)로 부터의 신호에 따라 외부로 부터 클럭(CLOCK)신호를 달리하여 입력한다.
이는, 디램이 동작할 때 리프레쉬 특성이 나쁠수록 리프레쉬 주기가 짧아져야 하기 때문이다.
상기 제1 논리조합부(10)는 디램이 나쁜 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(12)쪽으로 하이 레벨의 신호와, 제2 논리조합부(20)의 입력 라인(22)보다 상대적으로 짧은 주기의 클럭신호를 입력하며, 상기 논리조합부(20)는 상기 디램이 좋은 리프레쉬 특성을 갖는 디램에서 동작할 경우에 상기 감지회로(S)로 부터 입력라인(22)쪽으로 하이 레벨의 신호와, 상기 제1 논리조합부(10)의 입력 라인(11)보다 상대적으로 긴 주기의 클럭신호를 입력한다.
따라서, 상기 제1 논리조합부(10)와 상기 제2 논리조합부(20)는 상이한 레벨의 신호를 출력한다.
상기 분배모드 제어회로는, 상기 분배모드(B)에서 제5c도와 같은 하이 레벨의 연속모드 제어신호 및 제5b도와 같은 리프레쉬 특성에 따라 제어되는 감지신호 및 제5a도와 같은 일정주기(예, 256us)의 클럭신호를 입력하여 출력라인(33)쪽으로 일정주기(예, 256us)마다 트리거(TRIGGER)를 갖는 제5d도와 같은 어드레스 스트로브 신호를 생성한다.
또, 상기 연속모드(A)에서 상기 분배형 리프레쉬 모드 제어회로는, 제5c도와 같은 로우레벨의 연속모드 인에이블(ENABLE)신호 및 제5b도와 같은 디램의 리프레쉬 특성에 따른 하이레벨의 감지신호 및 제5a도와 같은 클럭신호를 입력하여 출력라인(33)쪽으로 상기 제5e도와 같은 로우 레벨의 신호를 전송하여 상기 연속모드에서 상기 분배모드의 동작을 배제하였다.
상술한 바와 같이, 본 발명의 분배형 리프레쉬 모드 제어회로는 상기 연속모드에서 상기 분배모드를 제어하는 제어신호의 발생을 제거함으로써, 불필요한 전력의 소모를 방지하며 메모리 소자의 효율을 향상시켰다.

Claims (4)

  1. 외부로 부터 전 메모리셀을 리프레쉬하는 모드의 제어신호 및 디램의 나쁜 리프레쉬 특성에 따른 제1 감지신호 및 제1 클럭신호와 리프레쉬 모드 제어 신호를 논리조합하는 제1 논리조합수단과, 디램의 좋은 리프레쉬 특성에 따른 제2 감지신호 및 제2 클럭신호와 리프레쉬 모드 제어 신호를 논리조합하는 제2 논리조합수단과, 상기 제1 논리조합수단 및 상기 제2 논리조합수단으로 부터의 신호를 논리조합하여 분배형 리프레쉬 모드의 동작을 제어하는 신호를 발생하는 제3 논리조합수단을 구비한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.
  2. 제1항에 있어서, 상기 제1 논리조합수단으로 부터의 신호를 반전하여 상기 제3 논리조합수단쪽으로 매칭하는 제1 인버터와, 상기 제2 논리조합수단으로 부터의 신호를 반전하여 상기 제3 논리조합수단쪽으로 매칭하는 제2 인버터와, 상기 제3 논리조합수단으로 부터의 신호를 반전하여 디스트모드쪽으로 매칭하는 제3 인버터를 추가로 구비한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.
  3. 제1항에 있어서, 상기 제3 논리조합수단이 NOR 게이트를 포함한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.
  4. 제1항에 있어서, 상기 제1 논리조합수단 및 제2 논리조합수단이 NAND 게이트를 포함한 것을 특징으로 하는 분배형 리프레쉬 모드의 제어회로.
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