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KR0184914B1 - 동기형 반도체 기억장치 - Google Patents

동기형 반도체 기억장치 Download PDF

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Publication number
KR0184914B1
KR0184914B1 KR1019950034048A KR19950034048A KR0184914B1 KR 0184914 B1 KR0184914 B1 KR 0184914B1 KR 1019950034048 A KR1019950034048 A KR 1019950034048A KR 19950034048 A KR19950034048 A KR 19950034048A KR 0184914 B1 KR0184914 B1 KR 0184914B1
Authority
KR
South Korea
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circuit
internal clock
output
signal
input
Prior art date
Application number
KR1019950034048A
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KR960012013A (ko
Inventor
마모루 기타무라
Original Assignee
가네꼬 히사시
닛폰덴키 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛폰덴키 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960012013A publication Critical patent/KR960012013A/ko
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Publication of KR0184914B1 publication Critical patent/KR0184914B1/ko

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Abstract

[목적] 동기형 반도체 기억 장치의 스탠바이 전류를 삭감한다.
[구성] 본 발명의 동기형 반도체 기억 장치는, 어드레스 ADD의 입력에 대응하는 입력 회로(1)와, 행 어드레스 선택/읽어내기/ 기입을 제어하는 커맨드 신호 입력에 대응하는 입력 회로(21)와, 외부의 클럭 입력에 대응하는 입력 회로(34)와, 데이터 출력에 대응하는 출력 회로(20)와, 데이터 입력에 대응하는 입력 회로(32)와, 래치 회로(2, 5, 19, 22 및 31)와, 열 어드레스 버퍼(3)와, 열 데코더(4)와, 행 어드레스 버퍼(7)와, 행 데코더(8)와, 메모리 셀 어레이(10)와, 열 어드레스 제어 회로(11)와, 행 어드레스 제어 회로(13)와, 센스 앰프(16)와, 데이터 앰프(18)와, 읽어내기 제어 회로(27)와, 데이터 앰프(18)와, 기입 제어회로(26)와, 읽어내기 제어 회로(27)와, 모드 설정 회로(33)와, 내부 클럭 신호 발생 회로(35)와, 논리 회로(37, 43 및 45)와, 지연 회로(39)를 갖추어 구성된다.

Description

동기형 반도체 기억 장치
제1도는 본 발명의 한실시예의 구성을 나타내는 블럭도이다.
제2도는 전기 실시예의 논리 회로 및 지연 회로의 구성을 도시한 블럭도이다.
제3도는 전기 실시예의 프리챠지 커맨드 입력시에 있어서의 신호파형도이다.
제4도는 종래예의 구성을 도시한 블럭도이다.
제5도는 종래예의 지연 회로의 구성을 도시한 블럭도이다.
제6도는 ACTIVE 커맨드 입력시에 있어서의 신호 파형도이다.
제7도는 READ/WRITE 커맨드 입력시에 있어서의 신호 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21, 32, 34 : 입력 회로 2, 5, 19, 22, 31 : 래치 회로
3 : 열 어드레스 버퍼 4 : 열 데코더
6 : 열 선택 신호 7 : 행 어드레스 버퍼
8 : 행 데코더 9 : 행 선택 신호
10 : 메모리 셀 어레이 11 : 열 어드레스 제어 회로
12 : 열 어드레스 허가 신호 13 : 행 어드레스 제어 회로
14 : ARAE (A뱅크 행 어드레스 허가 신호)
15 : BRAE (B뱅크 행 어드레스 허가 신호)
16 : 센스 앰프 17 : R/W (READ. WRITE) 버스
18 : 데이터 버스 20 : 출력 회로
23 : ACTIV커맨드 신호 24 : WRITE 커맨드 신호
25 : READ 커맨드 신호 28 : 데이터 앰프 제어 신호
29 : 출력 허가 신호 30 : 내부 클럭(3) 허가 신호
33 : 모드 설정 회로 35 : 내부 클럭 신호 발생 회로
36 : 내부 클럭 신호(1) 37, 43, 45 : 논리 회로
38 : 내부 클럭 신호(2) 39, 54 내지 56 : 지연 회로
40 : 내부 클럭 신호(5) 41 : 내부 클럭 신호(6)
42 : 내부 클럭 신호(7) 44 : 내부 클럭 신호(3)
46 : 내부 클럭 신호(4) 47, 57 : OR회로
48, 51 내지 53, 58 : AND 회로 49, 50 : 인버터
59, 62 : 단자
[산업상의 이용분야]
본 발명은 동기형 반도체 기억 장치에 관한 것이다.
[종래의 기술]
종래, 다이나믹 랜덤 억세스 메모리(DRAM)을 사용하는 동기형 반도체 기억 장치에 있어서는, 여러가지 고속 동작의 고안이 행하여지고 있음에도 불구하고, 시스템 클럭이 100㎒(10ns)를 넘는 RISC형의 MPU와 같은 고속 시스템에 대응하기 위해서는, 종래의 DRAM에서는, 해당 DRAM에 대한 엑세스 타임이 시스템 성능의 향상에 지장을 초래하고 있다라는 문제가 있다. 이 대응책으로서는, 외부 클럭 동기의 동기형 반도체 기억 장치가 제안되고 있다. 이 동기형 반도체 기억 장치를 실현하는 기술에는 여러가지가 있지만, 그중에 3단 파이프 라인 기술이 있다. 이것은, 열 어드레스 입력에서 읽어내기, 기입 동작을 두개의 래치(latch)회로에 의해 3분할해서 병렬로 동작시킴에 의해 고속화를 실현할려고 하는 기술이다.
제4도는 종래의 동기형 반도체 기억 장치의 구성을 나타낸 블럭도, 제6도 및 제7도는 해당 동기형 반도체 기억 장치의 동작시에 있어서의 신호 파형도, 제5도는 해당 동기형 반도체 기억 장치에 포함도어진 지연 회로(39)의 구성 개요를 나타낸 블럭도이다. 이하, 제4도, 제5도, 제6도 및 제7도를 참조해서, 동기형 반도체 기억 장치의 동작에 대해 설명한다.
제4도 및 제6도에 있어서, 시간 t0에 있어 단자(61)에 ACTIVE 커맨드(행 어드레스계 동작 커맨드, CS 바(BAR)와 RAS 바, CAS 바 및 WE 바를 각각 CSB, RASB, CASB 및 WEB 라 칭함)가 입력되면, 해당 ACTIVE 커맨드는 입력 회로(21)를 통해서 데코드 되고, 래치 회로(22) (D형 플립플롭 회로)에 입력된다. 또, 시간 t0에 있어서의 단자(62)에 대한 클럭 입력은, 입력 회로(34)를 통해서 내부 클럭 신호 발생 회로(35)에 입력되고, 내부 클럭 신호 발생 회로(35)에 있어서 내부 클럭 신호 1 (36)이 생성되어 출력되고, 래치 회로(2, 22 및 31), 논리 회로(37 및 43) 기입 제어 회로(26), 읽어내기 제어 회로(27), 지연 회로(39)등으로 보내어진다. 그리고, 논리 회로(37)에서는, 내부 클럭 신호 1 (36)의 입력을 받아서, 내부 클럭 신호 2 (38)이 생성되어 출력되고, 지연 회로(39)에서는, 별도 다른 입력 신호로와의 신호 작용을 통해서 내부 클럭 신호 5 (40), 내부 클럭 신호 6 (41) 및 내부 클럭 신호 7 (42)가 생성되어 출력된다. 또 논리 회로(43)에서는, 전기 내부 클럭 신호 1 (36)의 입력과 더불어, 지연 회로(39)에서 출력되는 내부 클럭 신호 7 (42)와, 전기 읽어내기 제어 회로(27)에서 출력되는 내부 클럭(3) 허가 신호(30)의 입력을 받아서, 같은 형태로 내부 클럭 신호 3 (44)가 생성되어 출력된다.
전기 ACTIVE 커맨드는, 래치 회로(22)에 있어서 내부 클럭 신호 2 (36)에 의해 래치되고, 래치된 ACTIVE 커맨드는, 행 어드레스 제어 회로(13)에 입력되고, 해당 행 어드레스 제어 회로(13)에서는 A뱅크 행 어드레스 허가 신호(이하, ARAE 라함)(14)와, B 뱅크 어드레스 허가 신호(이하 BRAE 라 함)(15)가 출력된다. 또 단자(59)에 입력된 행 어드레스 ADD(X)는 입력 회로(1)을 통해서 래치 회로(2)(D형 플립플롭 회로)에 입력되고, 해당 래치 회로(2)에 있어서 내부 클럭 신호 1 (36)에 의해 래치된다. 래치된 행 어드레스 ADD(X)는 그후, 행 어드레스 버퍼(buffer)(3)을 통해서 행 데코더(8)로 입력되고, 행 데코더(8)에 있어서는, 행 어드레스 ADD(X)에 대응하는 행 선택 선(9)가 선택된다. 제4도의 동기형 반도체 기억 장치는 그 뱅크 구성에 의한 한례이다. 뱅크라함은 행 어드레스 선택과 프라챠지를 각 뱅크마다 어드레스 선택에 의해 독립해서 실행할 수 있는 것으로, 그 뱅크 구성의 동기형 반도체 기억 장치는 행 어드레스의 제어 회로를 2 조로 유지하고 있다. 전술한 것처럼, 제4도에 있어서의 ARAE는, A뱅크 행 어드레스 허가 신호이고, BRAE는, B뱅크 행 어드레스 허가 신호이고, 각 뱅크의 ACTIVE 커맨드 신호가 입력되면, 이들 ARAE는 하이 레벨로 된다. 제6도의 신호 파형도는 A뱅크가 선택된 경우의 한 예를 나타내고 있고 ARAE가 하이 레벨로 되어 있다.
다음으로, 데이터 읽어내기시의 동작에 대해서 설명한다.
제4도 및 제7도에 있어서, 시각 t0에 있어 단자(61)에 READ 커맨드(읽어내기 동작 커맨드 : CSB와 CASB가 낮은 레벨, RASB와 WEB가 높은 레벨)가 입력되고, 단자(59)에 어드레스 ADD(A1)이 입력되면, READ 커맨드는, 입력 회로(21)을 통해서 데코드되어 래치 회로(22)로 입력된다. 전기 READ 커맨드는 래치 회로(22)에 있어서 내부 클럭 신호 1 (36)에 의해 래치되고, 래치된 READ 커맨드 신호(25)는, 열 어드레스 제어 신호(11)에 입력됨과 더불어, 읽어내기 제어 회로(27)로 보내진다. 열 어드레스 제어 회로(11)에 있어서는 READ 커맨드 신호(25)의 입력을 받아 열 어드레스 허가 신호(12)가 출력되고, 열 어드레스 버퍼(3)에 입력된다. 또 어드레스 ADD(A1)는, 입력 신호(1)을 통해서 래치 회로(2)에 입력되고, 내부 클럭 신호(1) 36에 의해 래치되고, 래치된 어드레스 ADD(A1)은 열 어드레스 버퍼(3)을 통해서 열 데코더(4)로 입력된다. 이 열 데코더(4)에서 출력된 어드레스 ADD(A1)은, 래치 회로(5)(D형 래치 회로)에 있어서, 논리 회로(37)에서 출력된 내부 클럭 신호(2) 38에 의해 래치되고, 해당 어드레스에 대응하는 열 선택선(6)이 선택된다. 이것에 의해서, 읽어내야 할 메모리 셀이 선택되게 된다. 이것에 의해 읽어내야 할 메모리 셀이 선택되게 된다.
이어서, 메모리 셀 어레이(10)에서, 센스 앰프(16)을 경우해 읽어내어진 데이터 출력은 R/W (READ/WRITE) 버스(17)을 경유해서 데이터 앰프(18)에 있어 증폭되고, 시각 t2의 클럭 입력에 대응하는 내부 클럭 신호 3(44)에 의해, 래치 회로(D형 플립플롭 회로)(19)에 있어서 래치되고, 출력 회로(20)을 통해서 단자 20으로 출력된다. 제7도는 버스트(burst) 길이(동시에 읽어내고, 기입을 실행하는 비트 길이)가 4비트일 경우의 동작 파형도이고, 일련의 동작은 1 사이클 마다 다음 비트의 읽어내기 동작이 실행되어 병렬로 처리된다. 즉, 2비트 재(A2)는 시각 t1∼t3, 3비트 재(A3)는 시각 t2∼t4, 4 비트 재(A4)는 시각 t3∼t5의 3클럭에 있어 각각 실행된다.
다음으로, 데이터 기입시의 동작에 대해서 설명한다.
이 경우의 동작도 전술한 읽어내기 때의 경우와 거의 동양이다.
제7도에 있어서, 시각 t8에 있어 단자(61)에서는 WEITE 커맨드(기입 동작 커맨드 : CSB와 CASB와 WEB가 낮은 레벨, RASB가 높은 레벨)이 입력되고, 단자(59)에서는 기입 데이터(DQ)가 입력되고, 단자(59)에서는 어드레스 ADD(B1)이 입력된다. WRITE 커맨드는 입력 회로(21)를 통해서 데코드되어 래치 회로(22)로 입력된다. 래치 회로(22)에 있어서는 WRITE 커맨드는, 시각 t8의 클럭 입력에 대응해 내부 클럭 신호 발생 회로(35)에서 의해 래치되고, WRITE 커맨드 신호(24)가 출력되어 기입 제어 회로(26)으로 보내진다. 단자(60)에서 입력된 기입 데이터(DQ)는 입력 회로(32)를 통해서 래치 회로(31)(D형 플립플롭 회로)에 입력되고, 시각 t8의 클럭 입력에 대응해서 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 회로 1 (36)에 의해 래치되고, 기입 제어 회로(26)에 입력된다. 또, 한편, 어드레스 ADD(B1)은 입력 회로(1)을 통해서 래치 회로(2)에 입력되고, 시각 t8의 클럭 입력에 대응해 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 신호 1 (36)에 의해 래치되고, 래치된 어드레스 ADD(B1)은 열 어드레스 버퍼(3)을 통해서 데코드(4)로 입력된다. 이 열 데코더(4)에서 출력된 어드레스 ADD(B1)은 래치 회로(5)(D형 래치 회로)에 있어서, 시간 t9의 출력 입력에 대응해서 논리 회로(37)에서 출력된 내부 클럭 신호 2 (38)에 의해 래치되고, 해당 어드레스 ADD(B1)에 대응하는 열 선택선(6)이 선택된다. 이것에 의해 메모리 셀어레이(10)의 기입해야 할 메모리 셀이 선택된다. 그것과 동시에 시각 t9의 내부 클럭 신호 1 (36)에 의해, 기입 제어 회로(26)에서 출력된 기입 데이터(DQ)는 R/W(READ/WRITE)버스(17)을 경유해 센스 앰프(16)에 있어서 증폭되어, 메모리 셀 어레이(10)의 대응하는 메모리 셀에 기입되어 진다. 그리고, 시각 t10의 클럭 입력에서의 내부 클럭 신호 2 (38)에 의해 열 선택 번호(9)가 비선택으로 되고, 기입이 종료한다. 읽어내기의 경우화 동양으로 기입의 경우에 있어서도 4비트의 동작이 병렬로 처리된다. 즉, 2비트째(B2)는 시각 t9내지 t11, 3 비트째(B3)는 시각 t10내지 t12, 4비트째(B4)는 시각 t11t11내지 t13의 클럭에 있어서 각각 실행된다.
상술한 동작 모드는, 읽어내기 동작시에 있어서, READ 커맨드가 입력되고나서 3클럭째에 데이터가 출력되기 때문에, CAS LATENCY 3로 불려지고 있고, 모드 레지스터 셋트 사이클(CAS LATENCY 및 버스트 길이등을 설정하는 사이클 : CSB, RASB, CASB 및 WED가 낮은 레벨로 된다)이 입력되는 경우에 있어서, 모드 설정 회로(33)에 의해 설정된다. 동작 모드에는, 이밖에, CAS LATENCY 2와 CAS LATENCY 1의 동작 모드가 있고, 전자의 경우에는, 2클럭째의 데이터가 출력되므로, 내부 클럭 신호(2) 38은 높은 레벨로 고정된다. 즉, 래치 회로(5)(D형 래치 회로)를, 상기 신호가 통과하는 상태로 통과하는 상태로 함에 의해, 래치부가 2 개소로 되고, 1클럭째에는 파이프라인 1단째와 2단째를 동작시켜, 2클럭째에는 3단째를 동작시키도록 된다. 또, 후자의 경우에 있어서, 래치 회로(19)가 D형 래치 회로의 경우에는 내부 클럭 신호 2 (38)과 내부 클럭 신호 3(44)를, 각각 높은 레벨로 고정할 수는 있지만, 래치 회로(19)가 D형 플립플롭 회로인 경우에는, 내부 클럭 신호 2 (38)을 높은 레벨로 고정해, 내부 클럭 신호 3 (44)를 지연 회로(39)를 이용해서 내부 클럭 신호 7 (42)에서 생성되도록 해서, 1 클럭에서 파이프 라인 1단째, 2단째, 및 3단째를 모두 연속해서 동작시킨다. 또 전기 CAS LATENCY 1과 CAS LATENCY 2의 동작 모드에 있어서는 기입 제오 회로(26) 및 읽어내기 제어 회로(27)의 출력 신호도, 각각 CAS LATENCY 3에 있어서의 출력 신호의 타이밍이 다르기 때문에, 내부 클럭 신호 1 (36)대신에, 지연 회로(39)대신에, 지연 회로(39)에서 츨력되는 내부 클럭 신호 5 (40) 및 내부 클럭 신호 6 (41)을 통해서 생성된다.
따라서, 어드레스 엑세스 버스가 30ns의 디바이스(device)이면, 요약하면 하기의 내용이 각 동작 모드에 있어서의 실현다능한 최소한 사이클로 된다.
CAS LATENCY 3에서는 사이클 타임 10ns
CAS LATENCY 2에서는 사이클 타임 15ns
CAS LATENCY 1에서는 사이클 타임 30ns
이어서, 제5도에 나타내어진 지연 회로(39)의 블럭도를 참조해서 내부 클럭 신호(5) 40, 내부 클럭 신호 6 (41) 및 내부 클럭 신호 7 (42)의 생성에 대해서 설명한다, 제5도에 도시되어진 것처럼, 해당 지연 회로(39)는, 인버터(49 및 50)와, AND회로(51, 52 및 53)와, 지연 회로(54, 55 및 56)를 갖추어 구성되어 있다. 제5도에 있어서, CLT1, CLT2 및 CLT3는, 모드 설정 회로(33)에 의해 설정된다. 모드 레지스터 셋트 사이클(CAS LATENCY 및 버스트 길이등을 설정한 사이클)에 있어서 규정된 CAS LATENCY를 나타내는 신호선이고, CLT1의 레벨은, CAS LATENCY를 나타내는 신호선이고, CLT1의 레벨은, CAS LATENCY 1일 때에는 높은 레벨이고, CLT2의 레벨은 CAS LATENCY 2일 때에는 높은 레벨, CLT3의 레벨은, CAS LATENCY 3일 때에는 높은 레벨로 된다. 내부 클럭 신호 5 (40) 및 내부 클럭 신호 6 (41)은 CAS LATENCY 1 및 CAS LATENCY 2일 때에 필요한 신호이고, CAS LATENCY 3일 때에는 낮은 레벨로 고정된다. 또, 지연 회로(39)내에는, CLT1 또는 CLT2의 레벨 신호에 의해서 내부 클럭 신호 5 (40) 및 내부 클럭 신호 6 (41)의 타이밍을 각각 제어하는 회로가 포함되어져 있다. 내부 클럭 신호 7 (42)는 CAS LATENCY 1일때에, 내부 클럭 신호 1 (36)에서 생성된다.
[발명이 해결하려는 과제]
상술한 종래의 등기형 반도체 기억 장치에 있어서는, 외부 클럭의 입력에 대응해서, 상시 내부 클럭 신호 발생 회로를 동작시키는 상태로해서, 외부에서의 커맨드 입력을 대기하는 스탠바이 상태에 있어서는, 전기 내부 클릭 신호 발생 회로 이외의 관련하는 다른 회로에 대해서도 전원이 공급되어 상시 동작 상태로 되어 있고, 해당 스탠바이 전류가 상대적으로 큰 전류 값으로 되고, 전원 전류가 무위로 소비되는 결점이 있다.
[과제를 해결하기 위한 수단]
본 발명의 동기형 반도체 기억 장치는, 다이나믹, 랜덤, 엑세스, 메모리를 형성하는 메모리 셀 어레이와, 외부에서 입력된 행 어드레스/열 어드레스를 포함하는 어드레스 신호를 받아서 입력하는 어드레스 입력 수단과, 상기 어드레스 입력 수단을 통해서 얻어진 어드레스 정보를 받아서, 전기 메모리 셀 어레이에 대한 메모리 셀 선택 신호를 생성해 출력한 어드레스 설정 수단과, 외부로부터의 행 어드레스 선택 제어/읽어내기 제어/기입 제어를 포함하는 커맨드 신호를 받아 입력하는 커맨드 입력 수단과, 전기 커맨드 입력 수단을 통해서 얻어진 커맨드 정보를 받아서, 전기 메모리 셀 어레이에 대응하는 데이터의 읽어내기 동작 및 데이터의 기입등작을 제어하는 데이터 읽고쓰기 제어수단과, 전기 데이터 읽고쓰기 제어 수단에 의한 제어작용을 통해서, 전기 메모리 셀 어레이에서 읽어내어진 데이터를 출력하는 데이터 출력 수단과, 전기 메모리 셀 어레이에 기입하기 위한 데이터를 입력하는 데이터 입력 수단과, 외부에서의 클릭 신호를 받아 입력하는 클럭 입력 수단과, 전기 클럭 입력 수단을 통해서 얻어진 클럭 정보를 받아서, 소정의 기준 내부 클럭 신호를 생성해서 출력하는 내부 클럭 생성수단과, 전기 기준 내부 클럭신호를 받아서 타이밍이 다른 내부 클릭 신호를 생성해, 전기 어드레스 입력 수단, 전기 어드레스 설정 수단, 전기 커맨드 입력 수단, 전기 데이터 읽어내기 제어 수단, 전기 데이터 출력 수단 및 전기 데이터 입력 수단에 대한 타이밍 제어용 클럭 신호로서 출력하는 내부 클럭 타이밍 제어 수단을 갖춘 동기형 반도체 기억장치에 있어서, 전기 내부 클럭 생성 수단에서 출력된 기준 내부 클럭 신호, 모드 레지스터 셋트 사이클에 대응해서 설정된 복수의 레벨 신호 및 복수의 행 어드레스 허가 신호를 입력해서, 전기 데이터 읽어내기 제어 수단에 대한 타이밍 제어용의 내부 클릭 신호를 적이도 생성해서 출력하는 제1회로 수단과, 전기 내부 클럭 생성 수단에서, 출력된 기준 내부 클럭 신호 및 전기 복수의 행 어드레스 허가 신호를 입력해서, 전기 데이터 입력 수단에 대한 타이밍 제어용의 내부 클럭 신호를 생성해서 출력하는 제2회로 수단을 적어도 전기 내부 클럭 타이밍 제어 수단내에 갖춘 것을 특징으로 하고 있다.
더불어, 전기 제1회로 수단은, A뱅크 행 어드레스 허가 신호와 B뱅크 행 어드레스 허가 신호의 논리합을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 전기 기준 내부 클럭 신호와의 논리적을 취해서 출력하는 제1의 AND회로와, CAS LATENCY 3에 있어서의 레벨 신호를 반전해서 출력하는 제1및 제2의 인버터와, 전기 제1의 AND회로의 출력과 전기 제1의 인버터의 출력과의 논리합을 취해서 출력하는 제2의AND회로와, 전기 제1의 AND회로의 출력과 전기 제2의 인버터의 출력과의 논리합을 취해서 출력하는 제3의 AND회로와, 전기 제1의 AND회로의 출력과 CAS LATENCY 1에 있어서의 레벨 신호의 논리합을 취해서 출력하는 제4의 AND 회로와, 전기 CAS LATENCY 1에 있어서의 레벨 신호, 전기 제2의 AND 회로의 출력 및, CAS LATENCY 2에 있어서의 레벨 신호를 입력해서 지연해 출력하는 제1의 지연 회로와, 전기 CAS LATENCY 2에 있어서의 레벨 신호, 전기 제3의 AND 회로의 출력 및 전기 CAS LATENCY 1에 있어서의 레벨 신호를 입력해서 지연해 출력하는 제2의 지연 회로와, 전기 제4의 AND 회로의 출력을 입력해 지연해서 출력하는 제3의 지연 회로를 갖추어 구성하고, 전기 제2의 회로 수단은, 전기 A 뱅크 행 어드레스 허가 신호와 B 뱅크 행 어드에스 허가 신호의 논리합을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 전기 기준 내부 클럭 신호와의 논리합을 취해서 출력하는 AND회로를 갖추어 구성하더라도 좋다.
[실시예]
다음으로 본 발명에 대해서 도면을 참조해서 설명한다.
제1도는 본 발명의 한 실시예를 나타내는 블럭도이다.
제1도에 나타내어진 것처럼, 본 실시예는 어드레스 ADD의 입력에 대응하는 입력 회로(1)와, 행 어드레스 선택/읽어내기/기입을 제어하는 커맨드 신호 입력에 대응하는 입력 회로(21)와, 외부의 클럭 입력에 대응하는 입력 회로(34)와, 데이터 출력에 대응하는 출력 회로(20)와, 데이터 입력에 대응하는 입력 회로(32)와, 래치 회로(2, 5, 19, 22 및 31)와, 열 어드레스 버퍼(3)와 열 데코더(4)와, 행 어드레스 버퍼(7)와, 행 데코드(8)와, 메모리 셀 어레이(10)와, 열 어드레스 제어 회로(11)와, 행 어드레스 제어 회로(13)와, 센스 앰프(16)와, 데이터 앰프(18)와, 기입 제어 회로(26)와, 읽어내기 제어 회로(27)와, 모드 설정 회로(33)와, 내부 클럭 신호 발생 회로(35)와, 논리 회로(37, 43 및 45)와, 지연 회로(39)를 갖추어 구성된다.
제4도와의 대비에 의해 명확한 것처럼, 본 실시예에 전술한 종래예와의 상이점은, 본 실시예에 있어서는, 구성 및 기능이 다른 지연 회로(39)가, 제4도의 동래예에 있어서의 지연 회로(39)에 대해서 치환되어져 있는 것과, 새롭게 논리 회로(45)가 부가되어져 있는 것이다. 또한, 본 실시예에 있어서의 논리 회로(45) 및 지연 회로(39)의 내부 구성은, 각각 제2(a) 및 (b)도에 도시되어져 있고, 논리 회로(45)는, OR 회로(57)와 AND회로(58)에 의해 구성되고, 또는 지연 회로(39)는 OR 회로(47)와, AND회로(48, 51, 52 및 53)와, 인버터(49 및 50)와, 지연 회로(54, 55 및 56)를 갖추어 구성된다. 또, 제3도(a), (b), (c), (d), (e), (f), (g), (h) 및 (i)는 본 실시예의 PRECHARGE 커맨드 입력시의 신화 파형도이다.
제1도에 있어서, ACTIVE 커맨드(행 어드레스계 동작 커맨드 : CBS와 RASB가 낮은 레벨, CASB와 WEB가 높은 레벨)가 입력된 경우의 동작, 데이터 읽어내기때에, READ 커맨드(읽어내기 동작 커맨드 : CSB 및 CASB가 낮은레벨 RASB 및 WEB가 높은 레벨)와, 어드레스 ADD(A1)가 입력되는 경우의 동작, 및 데이터 기입시에 WRITE 커맨드(기입 동작 커맨드 : CSB, CASB 및 WEB가 낮은 레벨, RASB가 높은 레벨)가 입력된 경우의 동작에 대해서는, 각각 기본적으로는 전술한 종래예의 경우와 동양이다. 따라서, 설명의 중복을 피하기 위해서, 여기에서는 본 발명의 종래예와 다른점에 초점을 맞추어, 주로 본 실시예에 있어서의 지연 회로(39) 및 논리 회로(45)에 관련한 동작에 대해서 설명을 행하기로 한다.
제1도에 도시되어진 실시예는, 종래예의 경우와 동양으로 2뱅크 구성에 의한 동기형 반도체 기억 장치이다.
본 실시예에 있어서는, 지연 회로(39)에 대해서는, 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 신호 1 (36)과, 모드 레지스터 셋트 사이클에 대응하여 모드 설정 회로(33)에 있어서 설정되고, 신호선 CLT1, CLT2 및 CLT3를 통해서 입력된 복수의 레벨 신호와, 행 어드레스 제어 회로(13)에서 출력된 ARAE 및 BRAE가 입력되어 있다. 종래예의 경우와 동양으로, 단자 61에서 각 뱅크의 ACTIVE커맨드가 입력되는 ARAE 및 BRAE는 각각 높은 레벨로 된다. 그위에 PRECHAGE 커맨드(행 어드레스께 프리챠지 커맨드 : CSB, RASB 및 WEB가 낮은 레벨, CASB가 높은 레벨)가 입력되면 낮은 레벨로 되돌아간다.
여기서, 동작 상태가, 어느 A뱅크행 선택선이 선택되어 있는 상태에 있는 것으로 된다. 제3도에 있어서, t0에 있어서, A뱅크의 PRECHARGE 커맨드가 입력되면, 행 어드레스 제어 회로(13)에서 출력되는 ARAE(14)가 낮은 레벨로 되고, 이것에 의해, 행 데코더(8)를 통해서 메모리 셀 어레이(10)에 대응하는 행 선택선(9)은 비선택의 상태로 된다. 따라서, 제2(a)도에 도시되어진 논리 회로(45)에 있어서는, ARAE와 BRAE가 상방함께 낮은 레벨로 되고, 프리챠지 상태에 있는 경우에 있어서는, 내부 클럭 신호 1 (36)이 높은 레벨의 상태로 되더라고, 기입 데이터 래치용으로서 기능하는 내부 클럭 신호 4(46)은 AND회로(58)에 의해 차단되고, 데이터 입력 기능의 동작은 정지된다. 또, 어느 한쪽의 뱅크의 행 어드레스계가 동작하고 있는 상태에 있어서, 해당 뱅크의 행 어드레스 허가 신호가 높은 레벨의 상태에 있는 때에는, 내부 클럭 신호(4)46은, 내부 클럭 신호 1 (36)의 레벨에 의해 생성된다. 또, 제2(b)도에 도시되어진 지연 회로(39)에 있어서도 , 동양으로, AREA와 BRAE가 상방함께 낮은 레벨로 되고, 프리챠지 상태에 있는 경우에 있어서는, 내부 클럭 신호 1 (36)이 높은 레벨의 상태로 되더라고, AND회로(48)의 출력에 있어서 차단되어 낮은 레벨이 출력되고, 이것에 의해, AND회로(51, 52 및 53)를 통해서, 지연 회로(54, 55 및 56)에서 출력된 내부 클럭 신호(5) 40, 내부 클럭 신호 6 (41) 및 내부 클럭 신호 7 (42)는, 모두 차단된다. 따라서, 이들의 내부 클럭 신호에 의해, 각각 기동되는 기입 제어 회로(26), 읽어내기 제어 회로(27) 및 데이터 출력 기능은, 모두 그 동작 상태가 정지된다.
물론, 외부에서 ACTIVE 커맨드가 입력되는 상태에 있어서는, 논리 회로(45)에서는 내부 클럭 신호 4(46)이 정상으로 출력되어, 데이터 입력기능이 정상으로 동작하고, 또 지연 회로(39)에서는 내부 클럭 신호(5) 40, 내부 클럭 신호 6 (41) 및 내부 클럭 신호 7 (42)가, 각각 지연 회로(54, 55 및 56)를 통해서 타이밍이 조정되어 정상으로 출력되고, 기입 제어 회로(26), 읽어내기 제어 회로(27) 및 데이터 출력기능이 정상으로 동작 상태로 들어가는 것은 말할 필요도 없다.
즉, 본 실시예에 있어서는, 외부에서 ACTIVE 커맨드가 입력되지 않는 프리챠지 상태에 있어서, 내부 클럭 신호 발생 회로(35)에서 출력된 내부 클럭 신호 1 (36), 및 A뱅크, B뱅크에 대응하는 행 어드레스 허가 신호를 입력해서, 데이타 기입 동작을 정지시키는 논리 회로(45)와, 프리챠지 상태에 있어서, 전기 내부 클럭 신호 1 (36), 모드 레지스터 셋트 사이클에 대응해서 설정된 복수의 레벨 신호 및 전기 A뱅크, B뱅크에 대응하는 행 어드레스 허가 신호를 입력하여, 읽어내기/기입 동작을 제어하는 기입 제어 회로(26) 및 읽어내기 제어 회로(27)의 동작을 정지시키는 지연 회로(39)를, 내부 클럭 타이밍 제어 수단내에 설치됨에 의해, 해당 프리챠지 상태에 있어서의 스탠바이 전류를 삭감할 수 있다.
[발명의 효과]
이상 설명한 것처럼, 본 발명은, 외부에서의 ACTIVE 커맨드가 입력되지 않는 프리챠지 상태에 있어서는, 내부 클럭 신호 발생 회로에서 출력되는 내부 클럭 신호(1)및 복수의 행 어드레스 허가 신호를 받아서, 기입 데이터의 입력을 래치하는 내부 클럭 신호의 출력을 정지하도록 기능하는 회로 수단과, 같은 프리챠지 상태에 있어서는, 전기 내부 클럭 신호(1), 모드 레지스터 셋트 사이클에 대응해서 설정된 복수의 레벨 신호 및 전기 복수의 행 어드레스 허가 신호를 받아서, 읽어내기/기입 동작을 제어하는 데이터 읽어내기 제어 수단의 동작을 정지 하도록 기능하는 회로 수단을 갖추는 것에 의해 프리챠지 상태에 있어서의 스탠바이 전류를 삭감할 수 있게 되고, 헛된 소비 전류를 대폭으로 저감할 수 있다라는 효과가 있다.

Claims (2)

  1. 다이나믹 랜덤 액세스 메모리를 형성하는 메모리 셀 어레이와, 외부에서 입력하는 행 어드레스/열 어드레스를 포함하는 어드레스 신호를 받아서 입력하는 어드레스 입력 수단과, 상기 어드레스 입력 수단을 통해서 얻어진 어드레스 정보를 받아서, 상기 메모리 셀 어레이에 대한 메모리 셀 선택 신호를 생성하여 출력하는 어드레스 설정 수단과, 외부로부터의 행 어드레스 선택 제어/읽어내기 제어/기입 제어를 포함하는 커맨드 신호를 받아 입력하는 커맨드 입력 수단과, 상기 커맨드 입력 수단을 통해서 얻어진 커맨드 정보를 받아서 상기 메모리 셀 어레이에 대응하는 데이터의 읽어내기 동작 및 데이터의 기입 동작을 제어하는 데이터 읽어내기 제어 수단과, 상기 데이터 읽고쓰기 제어 수단에 의한 제어 동작을 통해서 상기 메모리 셀 어레이에서 읽어내어진 데이터를 출력하는 데이터 출력 수단과, 상기 메모리 셀 어레이에 기입하기 위한 데이터를 입력하는 데이터 입력 수단과, 외부로부터의 클럭 신호를 받아서 입력하는 클럭 입력 수단과, 상기 클럭 입력 수단을 통해서 얻어진 클럭 정보를 받아 소정의 기준 내부 클럭 신호를 생성하여 출력하는 내부 클럭 생성 수단과, 상기 기준 내부 클럭 신호를 받아 타이밍이 다른 내부 클럭 신호를 생성해서, 상기 어드레스 입력 수단, 상기 어드레스 설정 수단, 상기 커맨드 입력 수단, 상기 데이터 읽기쓰기 제어 수단, 상기 데이터 출력 수단 및 상기 데이터 입력 수단에 대한 타이밍 제어용의 클럭 신호로서 출력하는 내부 클럭 타이밍 제어 수단을 갖춘 동기형 반도체 기억 장치에 있어서, 상기 내부 클럭 생성 수단에서 출력된 기준 내부 클럭 신호, 모드 레지스터 셋트 사이클에 대응해서 설정된 복수의 레벨 신호 및 복수의 행 어드레스 허가 신호를 입력해서, 상기 데이터 읽기쓰기 제어 수단에 대한 타이밍 제어용의 내부 클럭 신호를 적어도 생성해서 출력하는 제1의 회로 수단과, 상기 내부 클럭 생성 수단에서 출력된 기준 내부 클럭 신호 및 상기 복수의 행 어드레스 허가 신호를 입력해서, 상기 데이터 입력 수단에 대한 타이밍 제어용 내부 클럭 신호를 생성하여 출력하는 제2의 회로 수단을, 적어도 상기 내부 클럭 타이밍 제어 수단내에 구비하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1회로 수단이, A뱅크 행 어드레스 허가 신호와 B뱅크 행 어드레스 허가 신호의 논리합을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 상기 기준 내부 클럭 신호와의 논리적을 취해서 출력하는 제1의 AND회로와 CAS LATENCY 3에 있어서의 레벨 신호를 반전하여 출력하는 제1 및 제2의 인버터와, 상기 제1의 AND회로의 출력과 상기 제1의 인버터의 출력과의 논리적을 취해서 출력하는 제2의 AND회로와, 상기 제1의 AND회로의 출력과 상기 제2의 인버터의 출력과의 논리적을 취해서 출력하는 제3의 AND회로와, 상기 제1의 AND회로의 출력과 CAS LATENCY 1에 있어서의 레벨 신호의 논리적을 취해서 출력하는 제4의 AND회로와, 상기 CAS LATENCY 1에 있어서의 레벨 신호, 상기 제2의 AND회로의 출력 및 CAS LATENCY 2에 있어서의 레벨 신호를 입력해서 지연해서 출력하는 제1의 지연 회로와, 상기 CAS LATENCY 2에 있어서의 레벨 신호, 상기 제3의 AND회로의 출력 및 상기 CAS LATENCY 1에 있어서의 레벨 신호를 입력해서 지연해서 출력하는 제2의 지연 회로와, 상기 제4의 AND회로의 출력을 입력해서 지연해서 출력하는 제3의 지연 회로를 구비하여 구성되고, 상기 제2의 회로 수단이, 상기 A뱅크 행 어드레스 허가 신호와 B뱅크 행 어드레스 허가 신호의 논리합을 취해서 출력하는 OR회로와, 해당 OR회로의 출력과 상기 기준 내부 클럭 신호와의 논리적을 취해서 출력하는 AND회로를 구비하여 구성된 것을 특징으로 하는 동기형 반도체 기억 장치.
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