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JPH07109705B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Publication number
JPH07109705B2
JPH07109705B2 JP4314456A JP31445692A JPH07109705B2 JP H07109705 B2 JPH07109705 B2 JP H07109705B2 JP 4314456 A JP4314456 A JP 4314456A JP 31445692 A JP31445692 A JP 31445692A JP H07109705 B2 JPH07109705 B2 JP H07109705B2
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JP
Japan
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refresh
back bias
circuit
signal
period
Prior art date
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JP4314456A
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文坤 金
世昇 尹
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Publication of JPH05217368A publication Critical patent/JPH05217368A/ja
Publication of JPH07109705B2 publication Critical patent/JPH07109705B2/ja
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G—PHYSICS
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、リフレッシュ機能及びバックバイアス機能を
有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置のうち、例えばダイナ
ミックＲＡＭにおいてはメモリセルに記憶されたデータ
を保持するためにリフレッシュが実行される。このリフ
レッシュとは、内部のタイマによる一定の周期で、すべ
てのメモリセルの情報を回復させてメモリセルに記憶さ
れている情報の保全を図る動作である。このようなリフ
レッシュが実行される間は、通常の書込み／読出しは中
断されているので、このとき消費される電力はリフレッ
シュ、バックバイアス、及びバックバイアス発生手段に
必要な電力ということになる。
【０００３】バックバイアス発生手段では、現時点の基
板電圧（バックバイアス）の電圧レベルを検知し、その
結果に応じて発振器及びチャージポンプの動作が制御さ
れるようになっている。このようなバックバイアス発生
回路については、米国特許４，７７１，２９０号に詳し
く開示されている。
【０００４】リフレッシュは、メモリ装置内部のリフレ
ッシュタイマとアドレスカウンタとを用いて一定の周期
でメモリセルの情報を回復する行為で、リフレッシュ期
間中は、メモリセル周辺回路の書込み回路等が不活性と
され、リフレッシュ終了後に書込みを続けて実行するた
めにアドレスカウンタがアドレスバッファを制御するよ
うにされている。このようなリフレッシュに関する先行
技術が米国特許４，８０９，２３３、４，８２９，４８
４、及び４，９３９，６９５号に開示されている。
【０００５】これらリフレッシュやバックバイアス発生
手段は共にメモリセルのデータを保持するための手段で
あって、バックバイアス発生手段は基板の電位を常に一
定に維持する機能を有し、一方、リフレッシュは所定の
周期で実行されるものである。この場合、リフレッシュ
期間中はバックバイアス発生手段が必ず動作している必
要はなく、したがってバックバイアス発生回路を必要最
小限で動作させるようにした方がよい。すなわち、リフ
レッシュ期間中にバックバイアス発生手段を可能な限り
不活性とできれば、リフレッシュ期間中の消費電力をそ
の分抑えることができる。このような機能を有する半導
体メモリ装置として、１９９０年２月に刊行されたＩＥ
ＥＥ ＩＳＳＣＣの２３０〜２３１頁の論文、題名「Ａ
３８ｎｓ ４Ｍｂ ＤＲＡＭ ｗｉｔｈ ａ Ｂａｔ
ｔｅｒｙ Ｂａｃｋ−Ｕｐ（ＢＢＵ）Ｍｏｄｅ」に開示
されたものがある。この論文に開示された半導体メモリ
装置の主要構成を図６に示す。
【０００６】図６の半導体メモリ装置においては、信号
ＣＢＲ（バーＣＡＳ before バーＲＡＳ cycle）を
受けてリフレッシュタイマが動作する。そしてリフレッ
シュタイマから最初に１６ｍｓの周期のパルス信号がＢ
ＢＵ制御回路に供給されると、ＢＢＵ制御回路からＢＢ
Ｕエネーブル信号が出力される。このＢＢＵとは、バッ
テリバックアップモード（battery back-up mode）のこ
とで、バッテリによって動作するノートブック形パーソ
ナルコンピュータ等に使用される低電力型のＶＬＳＩメ
モリ装置における、データ保持（data retention）のた
めの動作モードを指す。ＢＢＵエネーブル信号が発生さ
れた後、リフレッシュタイマが６４μｓの周期のパルス
信号を出力し、これに従ってＢＢＵ制御回路はリフレッ
シュ要求信号を発生する。このリフレッシュ要求信号に
よってアレイドライバが１周期（６４μｓ）に１つずつ
動作してリフレッシュが行われる。
【０００７】図７に示すように、ＢＢＵ制御回路のリフ
レッシュ要求信号が、バックバイアス発生手段に使用さ
れる発振器の動作を制御する。すなわち、リフレッシュ
要求信号は６４μｓの周期をもつので、１番目のパルス
がトリガダウンされた瞬間から次のパルスがトリガアッ
プされる瞬間までの間は論理“ロウ”となり、これによ
り発振器のＮＡＮＤゲートがディスエーブルとされるた
め、この間バックバイアス発生手段は不活性となる。
【０００８】このように従来においては、リフレッシュ
期間中において、リフレッシュ要求信号がエネーブルと
なっている間にバックバイアス発生手段が動作し、リフ
レッシュ要求信号がディスエーブルとなっている間はバ
ックバイアス発生手段が動作しないようになっている。
ところが、このような従来の半導体メモリ装置において
は、リフレッシュ要求信号が図６のリフレッシュタイマ
によって予め決められた周期をもって発生されるように
なっている。したがって、バックバイアス発生手段は予
め決められた周期で動作し電力を消費する。このとき、
最良の低電力消費とするためにリフレッシュ要求信号の
周期を変更しようとしても、上記の従来例における６４
μｓのリフレッシュ周期は図６のバイナリカウンタ（２
進計数回路）の個数によって決定されるので、該バイナ
リカウンタの個数を変えなければならず、容易なことで
はない。このため、上記のような従来例ではメモリセル
のリフレッシュ期間中の電力消費をそれ以上減少させず
らいという問題がある。
【０００９】
【発明が解決しようとする課題】したがって本発明は、
リフレッシュ期間中のバックバイアス発生手段に供給さ
れる信号の周期を簡単に選択できるようにして最適の周
期での動作を容易に可能とし、リフレッシュ期間中の電
力消費をより低く抑えられるような半導体メモリ装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】このような目的
を達成するために本発明は、リフレッシュを実行するよ
うになった半導体メモリ装置について、リフレッシュ手
段と、バックバイアス制御クロック発生手段と、バック
バイアス発生手段と、を備えるようにし、リフレッシュ
手段は、リフレッシュクロックを発生するリフレッシュ
タイマと、そのリフレッシュクロックを基にして互いに
異なる周期をもつ複数のパルス信号を出力するカウンタ
回路と、これらパルス信号のいずれかに応答してリフレ
ッシュ期間にリフレッシュエネーブル信号を出力するリ
フレッシュエネーブル回路と、を有し、また、バックバ
イアス制御クロック発生手段は、内部に備えたプログラ
ム手段に従って論理状態の異なる信号を発生する１以上
の選択制御回路と、選択制御回路の出力信号と前記カウ
ンタ回路からのパルス信号との論理組合せにより前記パ
ルス信号のいずれか１つを選択してバックバイアス制御
クロックとして出力するパルス信号選択回路と、を有
し、そして、バックバイアス発生手段は、バックバイア
スを検知するバックバイアス検知回路と、リフレッシュ
期間以外ではバックバイアス検知回路の出力信号に従う
信号を出力し、リフレッシュ期間では前記リフレッシュ
エネーブル信号に従う信号を出力する選択回路と、選択
回路の出力信号によりスイッチされる動作制御トランジ
スタをもち、リフレッシュ期間以外ではバックバイアス
検知回路の出力信号に従う選択回路の出力信号に応じて
動作し、リフレッシュ期間では前記リフレッシュエネー
ブル信号に従う選択回路の出力信号に応じて動作抑止さ
れる発振器と、リフレッシュ期間以外では発振器の出力
を、リフレッシュ期間では前記バックバイアス制御クロ
ックを、選択して出力するドライバ制御回路と、ドライ
バ制御回路の出力信号を入力として動作するドライバ及
びチャージポンプ回路と、を有した構成とすることを特
徴とする。
【００１１】このような構成とすることで、リフレッシ
ュ期間中に、バックバイアス発生手段はバックバイアス
制御クロック発生手段から出力されるバックバイアス制
御クロックに従って動作し、しかも、このバックバイア
ス制御クロックは、選択制御回路の各出力信号に従っ
て、互いに異なる周期をもつ複数のパルス信号のうちの
いずれか一つと同じ周期をもつようにされているので、
選択制御回路の各出力信号を変化させるだけで、その周
期を変更することができる。したがって、従来のように
バイナリカウンタの個数を変える、すなわち設計を変え
なければ周期を変更できないという問題が解決できる。
【００１２】このとき、選択制御回路のプログラム手段
としてヒューズを設け、該ヒューズを切断すると出力信
号の論理状態が変化するようにすれば、ヒューズの切断
という極めて簡単な方法でバックバイアス制御クロック
の周期を変更できるので、好ましい。
【００１３】尚、本明細書中にいうパルスとは、定常状
態から振幅が遷移し、有限の時間だけ持続してもとの状
態にもどる波又は波形のことである。
【００１４】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１は、本発明に係る半導体メモリ
装置の実施例のブロック図である。尚、本発明を適用で
きる半導体メモリ装置としては、例えばダイナミックＲ
ＡＭ、疑似スタティックＲＡＭのようなリフレッシュを
行うメモリ装置をあげることができる。図１のブロック
図において、メモリセルアレイ１００、ローデコーダ１
４０、カラムデコーダ１６０、ローアドレスバッファ１
２０、カラムアドレスバッファ１８０、ローアドレスマ
ルチプレクサ１３０、センスアンプ１５０、データ入出
力回路１７０、及びチップ制御回路１１０は、半導体メ
モリ装置を構成するうえで最も基本的な構成要素であ
り、ここで改めて説明するまでもなく良く知られている
ものなので、その詳細の説明は省略する。
【００１５】リフレッシュタイマ２３０、バイナリカウ
ンタ２５０、リフレッシュエネーブル回路２４０、リフ
レッシュ検知／制御回路２１０、及びアドレスカウンタ
２２０が、リフレッシュ手段２００を構成し、そして、
選択回路３５０、発振器３１０、ドライバ制御回路３６
０、ドライバ３２０、チャージポンプ３３０、及びバッ
クバイアス検知回路３４０が、バックバイアス発生手段
３００を構成している。
【００１６】バイナリカウンタ２５０から出力され、互
いに異なる周期を有するパルス信号Ｑ０、Ｑ１、Ｑ２、
Ｑ３がバックバイアス制御クロック発生手段４００に入
力される。そしてバックバイアス制御クロック発生手段
４００はバックバイアス制御クロックＣＬＫＢＢを発生
し、これをバックバイアス発生手段３００のドライバ制
御回路３６０に供給する。
【００１７】リフレッシュ検知／制御回路２１０は、チ
ップ制御回路１１０に入力されるチップエネーブル信号
バーＣＥに応答してリフレッシュ制御信号バーφＲＦＨ
をアドレスカウンタ２２０に出力する。アドレスカウン
タ２２０はリフレッシュ制御信号バーφＲＦＨに応じて
内部アドレスを発生し、これをローアドレスバッファ１
２０に供給してリフレッシュのためのアドレッシングが
行われるようにする。
【００１８】リフレッシュタイマ２３０は、一定の周期
を有するリフレッシュクロックＲＦＣＬＫを発生してバ
イナリカウンタ２５０に供給し、そしてバイナリカウン
タ２５０は互いに異なる周期を有するパルス信号Ｑ０、
Ｑ１、Ｑ２、Ｑ３を発生し、このうちパルス信号Ｑ３が
リフレッシュ検知／制御回路２１０とリフレッシュエネ
ーブル回路２４０とに供給される。このバイナリカウン
タ２５０の構成は従来例のそれと同様のものである。し
たがって、パルス信号Ｑ０、Ｑ１、Ｑ２、Ｑ３はそれぞ
れ、前のパルス信号の２倍の周期をもつようになる。
【００１９】リフレッシュエネーブル回路２４０は、リ
フレッシュ信号バーＲＦＳＨとチップエネーブル信号バ
ーＣＥとによって制御され、バイナリカウンタ２５０か
ら出力されるパルス信号Ｑ３に応答してリフレッシュエ
ネーブル信号ＳＲＦＥＢを選択回路３５０に供給する。
このリフレッシュエネーブル回路２４０及びバックバイ
アス制御クロック発生手段４００の詳細は後述する。
【００２０】バックバイアス発生手段３００の発振器３
１０、ドライバ３２０、及びチャージポンプ３３０の構
成は前述の米国特許等におけるものと同様であるが、発
振器３１０とドライバ３２０との間には、バックバイア
ス制御クロック発生手段４００から出力されるバックバ
イアス制御クロックＣＬＫＢＢに応答するドライバ制御
回路３６０が設けられており、これが本発明の目的を達
成するための重要な構成要素となっている。また、発振
器３１０とバックバイアス検知回路３４０との接続も従
来の場合とは異なっている。すなわち、従来のようにバ
ックバイアス検知回路による帰還経路が発振器３１０に
直接接続されておらず、選択回路３５０を介するように
なっている。
【００２１】図２に、図１のバックバイアス制御クロッ
ク発生手段４００の具体的な実施例を示す。図２中の電
圧信号ＶCCH は、電源電圧（Ｖｃｃ）が所定のレベル
（内部動作に使用できる電圧レベル）以上に上昇したと
き論理“ハイ”となる信号である。バックバイアス制御
クロック発生手段４００は、ヒューズＦ１、Ｆ２によっ
て論理状態が決定される選択制御回路４２０、４３０
と、選択制御回路４２０、４３０の各出力信号の制御に
よって、バイナリカウンタ２５０から供給されるパルス
信号Ｑ０、Ｑ１、Ｑ２、Ｑ３のうちの一つに応答してバ
ックバイアス制御クロックＣＬＫＢＢを出力するパルス
信号選択回路４４０とから構成される。
【００２２】選択制御回路４２０は、電圧信号ＶCCH を
ゲートに受け、電源電圧端にソースが接続されたＰＭＯ
Ｓトランジスタ４２１と、ＰＭＯＳトランジスタ４２１
のドレインが接続されたノード４０１と接地電圧（Ｖｓ
ｓ）端との間に直列接続されたヒューズＦ１及びＮＭＯ
Ｓトランジスタ４２２と、ノード４０１とノード４０３
との間に設けられたラッチ部４２３と、ノード４０３に
加えられる信号を反転させるインバータ４２４とから構
成される。図示のように、この選択制御回路４２０は互
いに反対の論理状態となる二つの信号を出力する。
【００２３】選択制御回路４３０のＰＭＯＳトランジス
タ４３１、ノード４０２、ヒューズＦ２、ＮＭＯＳトラ
ンジスタ４３２、ラッチ部４３３、ノード４０４、及び
インバータ４３４の構成も選択制御回路４２０の構成と
同様のものである。したがって、この選択制御回路４３
０も互いに反対の論理状態となる二つの信号を出力す
る。
【００２４】パルス信号選択回路４４０は、四つのＮＡ
ＮＤゲート４４１〜４４４を介して選択制御回路４２
０、４３０の各出力信号と図１のバイナリカウンタ２５
０から出力されるパルス信号Ｑ０、Ｑ１、Ｑ２、Ｑ３と
を入力としている。ＮＡＮＤゲート４４１及びＮＡＮＤ
ゲート４４２の各出力信号はＮＡＮＤゲート４４５に入
力され、ＮＡＮＤゲート４４３及びＮＡＮＤゲート４４
４の各出力信号はＮＡＮＤゲート４４６に入力される。
そしてＮＡＮＤゲート４４５及びＮＡＮＤゲート４４６
の各出力信号はＮＯＲゲート４４７に入力される。ＮＯ
Ｒゲート４４７の出力信号はバッファ４４８を介してバ
ックバイアス制御クロックＣＬＫＢＢとして出力され
る。このバックバイアス制御クロックＣＬＫＢＢはバッ
クバイアス発生手段３００のドライバ制御回路３６０に
供給される。
【００２５】図３に、図１のリフレッシュエネーブル回
路２４０の具体的な実施例を示す。前述のバイナリカウ
ンタ２５０から入力されるパルス信号Ｑ３はリフレッシ
ュ信号バーＲＦＳＨと共に反転され、二つのＮＡＮＤゲ
ートからなるラッチ部２４１に入力される。そしてラッ
チ部２４１の出力信号は反転された後、チップエネーブ
ル信号バーＣＥと共にＮＡＮＤゲート２４２に供給され
る。このＮＡＮＤゲート２４２の出力信号を反転させた
信号がリフレッシュエネーブル信号ＳＲＦＥＢとなる。
リフレッシュエネーブル信号ＳＲＦＥＢは、バックバイ
アス発生手段３００の選択回路３５０を制御する。
【００２６】図４に、バックバイアス発生手段３００の
具体的な実施例を示す。選択回路３５０は、バックバイ
アス検知回路３４０の出力信号とリフレッシュエネーブ
ル信号ＳＲＦＥＢとを入力とするＮＯＲゲート３５１で
構成されている。このＮＯＲゲート３５１の出力信号は
発振器３１０に供給される。この発振器３１０は、ＰＭ
ＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１２
との相補的な導通状態によって制御される。すなわち、
ＮＭＯＳトランジスタ３１２が導通状態になると、発振
器３１０の出力ノード３１８の電位は論理“ロウ”と論
理“ハイ”の間で発振し、反対に、ＰＭＯＳトランジス
タ３１１が導通状態になると、発振器３１０は動作しな
い。
【００２７】ドライバ制御回路３６０は、発振器３１０
の出力信号とバックバイアス制御クロックＣＬＫＢＢと
を入力とするＮＡＮＤゲート３６１で構成される。
【００２８】次に、図５のタイミング図を参照して動作
タイミングについて説明する。まず、チップエネーブル
信号バーＣＥが論理“ハイ”〔すなわち、チップエネー
ブル信号（ＣＥ）がディスエーブル〕になると、リフレ
ッシュ信号（ＲＦＳＨ）がエネーブルとされるので、リ
フレッシュ信号バーＲＦＳＨは論理“ロウ”となる。
【００２９】一方、リフレッシュタイマ２３０からは、
一定の周期を有するリフレッシュクロックＲＦＣＬＫが
出力される。このリフレッシュクロックＲＦＣＬＫが供
給されるバイナリカウンタ２５０は、互いに異なる周期
を有するパルス信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を出力す
る。例えば、リフレッシュクロックＲＦＣＬＫが１μｓ
の周期をもっていると、パルス信号Ｑ０、Ｑ１、Ｑ２、
Ｑ３の周期は各々２μｓ、４μｓ、８μｓ、１６μｓに
なる。
【００３０】パルス信号Ｑ３が入力されるリフレッシュ
エネーブル回路２４０において、パルス信号Ｑ３がトリ
ガアップ（論理“ロウ”→論理“ハイ”）されるとき、
ラッチ部２４１には該信号Ｑ３が反転されて（論理“ハ
イ”→論理“ロウ”）入力される。リフレッシュ期間中
は、リフレッシュ信号バーＲＦＳＨが論理“ロウ”、チ
ップエネーブル信号バーＣＥが論理“ハイ”なので、リ
フレッシュエネーブル信号ＳＲＦＥＢは、パルス信号Ｑ
３のトリガアップにより論理“ハイ”となる。一方、リ
フレッシュ期間でないときは、リフレッシュ信号バーＲ
ＦＳＨが論理“ハイ”なので、リフレッシュエネーブル
信号ＳＲＦＥＢは、パルス信号Ｑ３に関係なく論理“ロ
ウ”となる。
【００３１】このように、リフレッシュ期間でないとき
はリフレッシュエネーブル信号ＳＲＦＥＢが論理“ロ
ウ”なので、選択回路３５０の出力信号、すなわちＮＯ
Ｒゲート３５１の出力信号は、バックバイアス検知回路
３４０によって検知されるそのときのバックバイアスの
電圧レベルに応じて変化する。そして、リフレッシュ期
間において、リフレッシュエネーブル信号ＳＲＦＥＢが
前述のように論理“ハイ”となると、ＮＯＲゲート３５
１の出力信号は論理“ロウ”となり、発振器３１０のＰ
ＯＭＳトランジスタ３１１が導通状態となるので、発振
器３１０は動作しない。
【００３２】一方、図２のバックバイアス制御クロック
発生手段４００は、ヒューズＦ１が切断されるとノード
４０３の電位が論理“ロウ”となり、そして、ヒューズ
Ｆ２が切断されるとノード４０４の電位が論理“ロウ”
となる。この両ヒューズの切断状態により、バックバイ
アス制御クロックＣＬＫＢＢの周期を４種類選択できる
ようになっている。すなわち、 （１）ヒューズＦ１、Ｆ２の両方を切断した場合：バッ
クバイアス制御クロックＣＬＫＢＢは、ＮＡＮＤゲート
４４４に入力されるパルス信号Ｑ３のみに応答し、パル
ス信号Ｑ３と同じ周期で、且つパルス信号Ｑ３を反転さ
せた信号として出力される。 （２）ヒューズＦ１のみを切断した場合：バックバイア
ス制御クロックＣＬＫＢＢは、ＮＡＮＤゲート４４１に
入力されるパルス信号Ｑ０のみに応答し、パルス信号Ｑ
０と同じ周期で、且つパルス信号Ｑ０を反転させた信号
として出力される。 （３）ヒューズＦ１、Ｆ２の両方を切断しない場合：バ
ックバイアス制御クロックＣＬＫＢＢは、ＮＡＮＤゲー
ト４４２に入力されるパルス信号Ｑ１のみに応答し、パ
ルス信号Ｑ１と同じ周期で、且つパルス信号Ｑ１を反転
させた信号として出力される。 （４）ヒューズＦ２のみを切断した場合：バックバイア
ス制御クロックＣＬＫＢＢは、ＮＡＮＤゲート４４３に
入力されるパルス信号Ｑ２のみに応答し、パルス信号Ｑ
２と同じ周期で、且つパルス信号Ｑ２を反転させた信号
として出力される。
【００３３】このとき、前述したように、リフレッシュ
エネーブル信号ＳＲＦＥＢが論理“ハイ”になると、発
振器３１０のＰＭＯＳトランジスタ３１１が導通して発
振器３１０の出力ノード３１８の電位は論理“ハイ”を
維持する。したがって、ドライバ制御回路３６０のＮＡ
ＮＤゲート３６１の出力信号は、ヒューズＦ１、Ｆ２の
切断状態により決定される上記のような周期を有するバ
ックバイアス制御クロックＣＬＫＢＢに応答して変化
し、これに従ってドライバ３２０が制御される。
【００３４】上記の実施例においては、バックバイアス
制御クロックＣＬＫＢＢの周期を調整するためにヒュー
ズを使用したが、これに限らず、プログラム可能な不揮
発性メモリ素子等を使用することも可能である。また、
選択回路３５０及びドライバ制御回路３６０は論理ゲー
トを用いた単純な構成とされているが、実施例と同様の
作用を得られるものであれば、この他にも様々な形態で
構成できることは勿論である。
【００３５】
【発明の効果】以上述べてきたように本発明は、リフレ
ッシュ期間中にバックバイアス発生手段に供給される信
号の周期を、バックバイアス制御クロック発生手段の選
択制御回路の出力信号を変化させるだけで簡単に変える
ことができ、最適の周期でバックバイアス発生手段を制
御することが容易に行えるようになる。しかも、例えば
ヒューズを切断するという簡単な方法で周期を変更でき
るので、従来のようにバイナリカウンタの個数の変更と
いうような設計変更を行わずにすむこととなる。したが
って、リフレッシュ期間中に消費される電力を減少させ
ることが容易に可能となり、その結果、より低電力消費
型の半導体メモリ装置を提供でき、コンピュータの低電
力化、ダウンサイジング等に大きく寄与できるものであ
る。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の実施例を示す
ブロック図。
【図２】図１のバックバイアス制御クロック発生手段の
具体的実施例を示す回路図。
【図３】図１のリフレッシュエネーブル回路の具体的実
施例を示す回路図。
【図４】図１のバックバイアス発生手段の具体的実施例
を示す回路図。
【図５】本発明に係るバックバイアス制御クロックの発
生タイミングを示すタイミング図。
【図６】従来のリフレッシュを実行する半導体メモリ装
置の一例のブロック図。
【図７】図６のバックバイアス発生手段の一部回路図。
【符号の説明】
２００ リフレッシュ手段 ２１０ リフレッシュ検知／制御回路 ２２０ アドレスカウンタ ２３０ リフレッシュタイマ ２４０ リフレッシュエネーブル回路 ２５０ バイナリカウンタ（カウンタ回路） ３００ バックバイアス発生手段 ３１０ 発振器 ３２０ ドライバ ３３０ チャージポンプ ３４０ バックバイアス検知回路 ３５０ 選択回路 ３６０ ドライバ制御回路 ４００ バックバイアス制御クロック発生手段 ４２０、４３０ 選択制御回路 ４４０ パルス信号選択回路 バーＣＥ チップエネーブル信号 バーＲＦＳＨ リフレッシュ信号 バーφＲＦＨ リフレッシュ制御信号 ＲＦＣＬＫ リフレッシュクロック ＳＲＦＥＢ リフレッシュエネーブル信号 Ｑ０、Ｑ１、Ｑ２、Ｑ３ パルス信号 ＣＬＫＢＢ バックバイアス制御クロック

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 リフレッシュを実行するようになった半
    導体メモリ装置において、 リフレッシュ手段と、バックバイアス制御クロック発生
    手段と、バックバイアス発生手段と、を備え、 リフレッシュ手段は、リフレッシュクロックを発生する
    リフレッシュタイマと、そのリフレッシュクロックを基
    にして互いに異なる周期をもつ複数のパルス信号を出力
    するカウンタ回路と、これらパルス信号のいずれかに応
    答してリフレッシュ期間にリフレッシュエネーブル信号
    を出力するリフレッシュエネーブル回路と、を有してな
    り、 バックバイアス制御クロック発生手段は、内部に備えた
    プログラム手段に従って論理状態の異なる信号を発生す
    る１以上の選択制御回路と、選択制御回路の出力信号と
    前記カウンタ回路からのパルス信号との論理組合せによ
    り前記パルス信号のいずれか１つを選択してバックバイ
    アス制御クロックとして出力するパルス信号選択回路
    と、を有してなり、 バックバイアス発生手段は、バックバイアスを検知する
    バックバイアス検知回路と、リフレッシュ期間以外では
    バックバイアス検知回路の出力信号に従う信号を出力
    し、リフレッシュ期間では前記リフレッシュエネーブル
    信号に従う信号を出力する選択回路と、選択回路の出力
    信号によりスイッチされる動作制御トランジスタをも
    ち、リフレッシュ期間以外ではバックバイアス検知回路
    の出力信号に従う選択回路の出力信号に応じて動作し、
    リフレッシュ期間では前記リフレッシュエネーブル信号
    に従う選択回路の出力信号に応じて動作抑止される発振
    器と、リフレッシュ期間以外では発振器の出力を、リフ
    レッシュ期間では前記バックバイアス制御クロックを、
    選択して出力するドライバ制御回路と、ドライバ制御回
    路の出力信号を入力として動作するドライバ及びチャー
    ジポンプ回路と、を有してなることを特徴とする半導体
    メモリ装置。
  2. 【請求項２】 選択制御回路のプログラム手段としてヒ
    ューズを用いた請求項１記載の半導体メモリ装置。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치
JP3001342B2 (ja) * 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
JPH06282985A (ja) * 1993-03-30 1994-10-07 Hitachi Ltd ダイナミック型ｒａｍ
JP3140251B2 (ja) * 1993-04-28 2001-03-05 セイコーインスツルメンツ株式会社 電気的に書換え可能な不揮発性メモリ
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JP3090833B2 (ja) * 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
KR0154167B1 (ko) * 1994-09-12 1998-10-15 김영환 백 바이어스 검출회로
US5432747A (en) * 1994-09-14 1995-07-11 Unisys Corporation Self-timing clock generator for precharged synchronous SRAM
JPH08227579A (ja) * 1995-02-22 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
US5694072A (en) * 1995-08-28 1997-12-02 Pericom Semiconductor Corp. Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US5596545A (en) * 1995-12-04 1997-01-21 Ramax, Inc. Semiconductor memory device with internal self-refreshing
JP3752288B2 (ja) * 1995-12-11 2006-03-08 株式会社ルネサステクノロジ 半導体記憶装置
US5644538A (en) * 1996-03-01 1997-07-01 Micron Technology, Inc. Circuit and method for controllng the duration of pulses in a control signal from an electronic system
KR100231602B1 (ko) * 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
US5835401A (en) * 1996-12-05 1998-11-10 Cypress Semiconductor Corporation Dram with hidden refresh
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
KR100269296B1 (ko) * 1997-04-22 2000-10-16 윤종용 메모리집적회로의승압전원회로및승압전원의전하량제어방법
KR100264959B1 (ko) * 1997-04-30 2000-10-02 윤종용 반도체 장치의 고전압발생회로
US6115295A (en) * 1997-07-31 2000-09-05 Texas Instruments Incorporated Efficient back bias (VBB) detection and control scheme for low voltage DRAMS
KR100276386B1 (ko) * 1997-12-06 2001-01-15 윤종용 반도체메모리장치의리프레시방법및회로
US6194954B1 (en) 1997-12-31 2001-02-27 Hyundai Electronics Industries Co., Ltd. Voltage controlled generator for semiconductor devices
US6122214A (en) * 1998-03-23 2000-09-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
US6411157B1 (en) 2000-06-29 2002-06-25 International Business Machines Corporation Self-refresh on-chip voltage generator
JP2002313080A (ja) * 2001-04-13 2002-10-25 Mitsubishi Electric Corp 半導体記憶装置
JP4416372B2 (ja) 2002-02-25 2010-02-17 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100604657B1 (ko) * 2004-05-06 2006-07-25 주식회사 하이닉스반도체 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치
JP2006146992A (ja) * 2004-11-16 2006-06-08 Elpida Memory Inc 半導体メモリ装置
KR100666170B1 (ko) * 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
JP4664126B2 (ja) 2005-06-14 2011-04-06 富士通セミコンダクター株式会社 半導体メモリ
US7477097B2 (en) * 2005-09-29 2009-01-13 Hynix Semiconductor Inc. Internal voltage generating circuit
KR100689863B1 (ko) * 2005-12-22 2007-03-08 삼성전자주식회사 반도체 메모리 장치 및 그에 따른 방법
KR100794992B1 (ko) * 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
US7362640B2 (en) * 2005-12-29 2008-04-22 Mosaid Technologies Incorporated Apparatus and method for self-refreshing dynamic random access memory cells
DE102006062666A1 (de) 2006-12-29 2008-07-03 Samsung Electronics Co., Ltd., Suwon Halbleiterspeicherbauelement und Zugriffs- und Auffrischungsverfahren
KR100834404B1 (ko) * 2007-01-03 2008-06-04 주식회사 하이닉스반도체 리프레쉬신호 생성수단을 포함하는 반도체메모리소자와그의 구동방법
US8072256B2 (en) * 2007-09-14 2011-12-06 Mosaid Technologies Incorporated Dynamic random access memory and boosted voltage producer therefor
KR100913958B1 (ko) * 2007-12-27 2009-08-26 주식회사 하이닉스반도체 반도체 소자
US8161356B2 (en) * 2008-03-28 2012-04-17 Intel Corporation Systems, methods, and apparatuses to save memory self-refresh power
KR102035612B1 (ko) * 2012-12-21 2019-10-24 에스케이하이닉스 주식회사 셀프 리프레쉬 제어 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4030084A (en) * 1975-11-28 1977-06-14 Honeywell Information Systems, Inc. Substrate bias voltage generated from refresh oscillator
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
JPS59117794A (ja) * 1982-12-24 1984-07-07 Hitachi Micro Comput Eng Ltd ダイナミック型ｒａｍ
JPS6047295A (ja) * 1983-08-26 1985-03-14 Nec Corp 擬似スタティックメモリ
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPS6079593A (ja) * 1983-10-07 1985-05-07 Hitachi Ltd 半導体集積回路システム
JPH0787034B2 (ja) * 1984-05-07 1995-09-20 株式会社日立製作所 半導体集積回路装置
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
JPS63155494A (ja) * 1986-12-19 1988-06-28 Fujitsu Ltd 擬似スタテイツクメモリ装置
JPS63247997A (ja) * 1987-04-01 1988-10-14 Mitsubishi Electric Corp 半導体記憶装置
JPS63289854A (ja) * 1987-05-21 1988-11-28 Matsushita Electric Ind Co Ltd 基板電位発生回路
JPH07107793B2 (ja) * 1987-11-10 1995-11-15 株式会社東芝 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム
JPH01149295A (ja) * 1987-12-03 1989-06-12 Mitsubishi Electric Corp 半導体記憶装置
KR0134773B1 (ko) * 1988-07-05 1998-04-20 Hitachi Ltd 반도체 기억장치
US4961167A (en) * 1988-08-26 1990-10-02 Mitsubishi Denki Kabushiki Kaisha Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein

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Publication number Publication date
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