JPH06282985A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 簡単な回路としたセルフリフレッシュ回路を
備えたダイナミック型ＲＡＭを提供する。 【構成】 基本オシレータの出力パルスを計数するカウ
ンタ回路を共用化し、プログラマブル素子により設定さ
れたセルフリフレッシュモードのセットティング時間を
判定する第１のカウンタ出力判定回路、全てのメモリセ
ルに１回のリフレッシュ動作が終了したことを判定する
第２のカウンタ出力判定回路、及びプログラマブル素子
により設定されたリフレッシュ周期を判定する第３のカ
ウンタ出力判定回路及び各判定出力及び制御信号により
上記第１ないし第３のカウンタ出力判定回路の制御及び
カウンタ回路の制御を行う。 【効果】 カウンタ回路の共用化により回路の大幅な簡
素化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、特にセルフ
リフレッシュ機能を持つものに利用して有効な技術に関
するものである。

【０００２】

【従来の技術】ダイナミック型メモリセルでは、一定周
期で記憶された情報が失われる前にそれを読み出して増
幅して再びもとのメモリセルに書き込みを行うというリ
フレッシュ動作が行われる。リフレッシュ動作として
は、ロウアドレスストローブ信号ＲＡＳＢを用いたＲＡ
Ｓオンリーリフレッシュモード、ロウアドレスストロー
ブ信号ＲＡＳＢをロウレベルにする前にカラムアドレス
ストローブ信号ＣＡＳＢを先にロウレベルにして行うＣ
ＢＲリフレッシュモード等がある。このようなリフレッ
シュモードを備えたダイナミック型ＲＡＭに関しては、
例えば特開平３−２１４６６９号公報がある。

【０００３】

【発明が解決しようとする課題】本願出願人において
は、この発明に先立って図１３に示すようなセルフリフ
レッシュ回路を開発した。この回路は、上記ＣＢＲ状態
を一定期間継続させるとセルフリフレッシュモードに入
るようにするものである。

【０００４】モードエントリ時間設定用カウンタは、上
記のＣＢＲ状態が一定時間以上に継続されていると、セ
ルフリフレッシュモードと判定する。このセルフリフレ
ッシュモードの判定結果により、スイッチが切り換えら
れて基本オシレータの発振パルスがリフレッシュ回数計
測用カウンタに供給される。

【０００５】リフレッシュ回数計測用カウンタは、発振
パルスに同期してリフレッシュのサイクル数を計測す
る。全てのメモリセルについて１回のリフレッシュ動作
が終わると、スイッチが切り換えられて発振パルスがポ
ーズリミット時間設定用カウンタに切り換えられる。ポ
ーズリミット時間設定用カウンタは、上記発振パルスを
用いたタイマー動作を行い、上記全てのメモリセルに対
して１回行われるリフレッシュ動作時間と、ポーズ時間
とを加えた時間が１つのリフレッシュ周期として繰り返
し行われる。

【０００６】プロセスバラツキや仕様に対応させるため
に、カウンタ回路には図１４に示されているように初期
値設定用ヒューズ回路が設けられる。すなわち、上記モ
ード判定のための時間、リフレッシュ方式に応じて全て
のメモリセルに対して１回だけ行うに必要なリフレッシ
ュ回数の設定、ポーズ時間の設定がプログラマブルに行
われる。

【０００７】本願発明者等においては、上記３つのカウ
ンタ回路において同時に並行して計数動作が行われない
ことに着目して、その機能を犠牲にすることなく回路の
簡素化を図ることを考えた。

【０００８】この発明の目的は、簡単な回路としたセル
フリフレッシュ回路を備えたダイナミック型ＲＡＭを提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、基本オシレータの出力パル
スを計数するカウンタ回路を共用化し、プログラマブル
素子により設定されたリフレッシュモードのセッティン
グ時間を判定する第１のカウンタ出力判定回路、全ての
メモリセルに１回のリフレッシュ動作が終了したことを
判定する第２のカウンタ出力判定回路、及びプログラマ
ブル素子により設定されたリフレッシュ周期を判定する
第３のカウンタ出力判定回路及び各判定出力及び制御信
号により上記第１ないし第３のカウンタ出力判定回路の
制御及びカウンタ回路の制御を行う。

【００１０】

【作用】上記した手段によれば、カウンタ回路の共用化
により回路の大幅な簡素化を図ることができる。

【００１１】

【実施例】図１には、この発明に係るセルフリフレッシ
ュ制御回路の一実施例の概略ブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術により、ダイナミック型ＲＡＭを構成する他の
回路ブロックと共に単結晶シリコンのような１個の半導
体基板上において形成される。

【００１２】基本オシレータは、後述するようなリング
オシレータから構成され、基準になる発振パルスを形成
する。この発振パルスはカウンタ回路に供給される。こ
のカウンタ回路は、上記発振パルスの計数動作を行う２
進カウンタ回路から構成される。このカウンタ回路は、
モードエントリ時間測定、リフレッシュ回数計測及びポ
ーズリミット時間測定の３つの機能を兼ねる兼用カウン
タである。

【００１３】上記リフレッシュ回数計測は、最大リフレ
ッシュサイクル数、言い換えるならば、全てのメモリセ
ルに対して１回のリフレッシュ動作を行わせるためのリ
フレッシュ回数の計測を行うものである。カウンタ回路
は、上記のようなリフレッシュ回数計測用のビットに加
えて、ポーズ時間計数用ビットとを持つようにされる。
例えば、約４Ｋ（４０９６）のリフレッシュサイクルを
持つものでは、リフレッシュ計測用に１２ビットが割り
当てられ、ポーズ時間用に７ビットが加えられて全部で
１９ビットからなる２進カウンタ回路から構成される。

【００１４】上記カウンタ回路の計数出力は、３つのカ
ウンタ出力判定回路に入力されてそれぞれにおいて、上
記モードエントリ時間測定出力ＭＥ、リフレッシュ回数
計測出力ＲＣ及びポーズリミット時間測定出力ＰＬが形
成される。上記各カウンタ出力判定回路には、初期値設
定用ヒューズが含まれる。これにより、それが搭載され
るダイナミック型ＲＡＭの仕様や製造プロセスによる基
本オシレータの発振パルスの時間バツラキに対応させる
ことができる。

【００１５】なお、ダイナミック型ＲＡＭのリフレッシ
ュサイクル数が一定ならば、言い換えるならば、１Ｋリ
フレッシュ、２Ｋリフレッシュ及び４Ｋリフレッシュの
ような３通りのリフレッシュサイクル中から１つを選ぶ
必要がなければ、リフレッシュ回数計測のためのカウン
タ出力判定回路は、ヒューズ回路を省略できるととも
に、カウンタ回路のオーバーフロー信号を出力させるだ
けの簡単な回路から構成される。

【００１６】図２には、この発明に係るセルフリフレッ
シュモードを説明するためのタイミング図が示されてい
る。ロウアドレスストローブ信号ＲＡＳＢ（以下、単に
ＲＡＳＢ信号という）がロウレベルにされる前に、カラ
ムアドレススローブ信号ＣＡＳＢ（以下、単にＣＡＳＢ
信号という）が先にロウレベルにされていることを、Ｒ
ＡＳＢ信号の立ち下がりエッジで判定し、ＣＢＲ（ＣＡ
ＳビフォワーＲＡＳリフレッシュ）モードであることを
判定する。

【００１７】ＣＢＲモードでは、ＣＢＲリフレッシュモ
ードに入ると、ＣＡＳＢ信号がロウレベルに維持された
状態で、ＲＡＳＢ信号をクロックとしたオートリフレッ
シュ動作が行われる。すなわち、リフレッシュ用のアド
レス信号を発生するカウンタ回路は、上記ＲＡＳＢ信号
に基づいて形成された内部信号を計数してリフレッシュ
動作に必要なロウ系の内部アドレス信号を発生させる。
上記ＲＡＳＢ信号のロウレベルがモード設定時間時間ｔ
１より長く維持されていると、セルフリフレッシュモー
ドと判定される。

【００１８】セルフリフレッシュモードでは、上記の基
本オシレータにより形成された発振パルスの周期ｔ２に
より４Ｋ（４０９６）サイクルからなるバーストリフレ
ッシュ動作が行われる。

【００１９】上記のセルフリフレッシュにより全てのメ
モリセルについて１回のリフレッシュ動作が行われると
いうバーストリフレッシュが終了すると、ポーズ時間ｔ
３に入る。このポーズ時間ｔ３と、上記バーストリフレ
ッシュ時間（ｔ２×４０９６）とを加えた時間が、メモ
リセルの情報記憶時間ｔＲＥＦより短い時間になるよう
に（ｔＲＥＦ≧ｔ２×４０９６＋ｔ３）設定される。こ
れにより、メモリセルの記憶情報が失われる前に、その
読み出しと増幅が行われて元のメモリセルに書き込まれ
るというリフレッシュ動作が繰り返して行われることに
よってダイナミック型メモリセルの記憶情報が保持され
る。

【００２０】図３には、この発明に係るセルフリフレッ
シュ制御回路の一実施例の詳細なブロック図が示されて
いる。基本オシレータ（basic oscillator) は、低消費
電力と回路の簡素化のために、後述するようなカレント
ソース（current source) により形成された微小電流に
より動作電流が制御されるＣＭＯＳインバータ回路から
なるリングオシレータから構成される。

【００２１】上記基本オシレータの出力信号は、一方に
おいてＣ１〜Ｃ１９の１９ビットからなる２進カウンタ
回路(binary counter)に供給される。このカウンタ回路
のうち、Ｃ１〜Ｃ４の４ビットの計数出力が、ヒューズ
手段等からなるプログラマブル素子を用いたモードセッ
トタイミングトリマ（mode set timing trimmer)に供給
される。ここで、上記発振パルスの計数値が、約１００
μｓより長くされたモード設定時間となるよう設定され
る。すなわち、上記４ビットからなる計数値により、発
振パルスのプロセスバラツキに対応した補正が行われ
る。上記モードセットタイミングトリマーの出力信号
は、モードセット／リセット及びカウンタコントロール
（mode set/reset &counter control)に供給される。ノ
ーマルモード時、カウンタ回路は強制リセット状態で固
定されている。モードセット／リセット及びカウンタコ
ントロールは、ＣＢＲ検出信号を受けて上記カウンタ回
路をリセット状態からリリースしてモードエントリ時間
計測動作に入る。

【００２２】上記基本オシレータにより形成された発振
パルスは、他方において内部ＲＡＳ信号発生回路（inte
rnal RAS generator) に供給される。ここで、セルフリ
フレッシュモードのときにリフレッシュ動作に必要なＩ
ＮＴＲＡＳ信号が形成される。このＩＮＴＲＡＳ信号
は、前記ＣＢＲリフレッシュ時のＲＡＳＢ信号により形
成されたクロックに代えて、リフレッシュ用のカウンタ
回路に入力される。上記カウンタ回路Ｃ１〜Ｃ１２は、
リフレッシュ用のアドレスカウンタ回路と同じ発振パル
スを計数するので、リフレッシュ用のアドレスカウンタ
回路の１廻り、言い換えるならば、全てのメモリセルに
ついて１回のリフレッシュ動作が行われたことを計測す
ることができる。

【００２３】上記カウンタ回路の１３ビット出力Ｃ１３
は、ポーズスタート信号としてモードセット／リセット
及びカウンタコントールに入力される。上記モードセッ
トタイミングトリマーによりセルフリフレッシュモード
と判定されると、モードセット／リセット及びカウンタ
コントロールは、カウンタ回路をリセットしてバースト
リフレッシュモードに入る。そして、４０９６回のバー
ストリフレッシュ動作が終了すると、Ｃ１２からキャリ
ーが出力されてＣ１３の出力が変化する。この信号によ
りバーストリフレッシュ動作の終了に伴うポーズ時間の
計測動作が開始される。

【００２４】カウンタ回路の計数ビットＣ１３〜Ｃ１９
は、ポーズ時間計測に用いられる。最大ポーズ時間トリ
マ（maximum pause time trimmer) に供給される。ここ
で、上記発振パルスの計数値Ｃ１３〜Ｃ１９が、ｔＲＥ
Ｆ≧ｔ２×４０９６＋ｔ３の関係にあるような時間ｔ３
となるよう調整される。

【００２５】特に制限されないが、基本オシレータに設
けられたカレントソースの微小電流は、チャージレベル
トリマー（charge level trimmer) に供給され、ここで
レベル調整が行われてダミーセルチャージャー（dummy
cell charger) に供給される。ダミーセルチャージャー
は、モードセット／リセット及びカウンタコントロール
からの信号により、セルフリフレッシュ動作の開始時に
ダミーセルのチャージを行う。リークモニタ(leak moni
tor)の出力と、電源電圧の変動を検出するバンブ検出回
路（bump detector L-H)と（bump detector H-L)の出力
は、ポーズストップ信号を形成して上記モードセット／
リセット及びカウンタコントロールに供給する。これに
より、ポーズ時間が強制的に終了されて、カウンタ回路
がリセットされてバーストリフレッシュモードに入る。

【００２６】モードセット／リセット及びカウンタコン
トロールは、ＣＢＲの検出信号によりＲＡＳＢ信号のハ
イレベルへのリセットを検出すると、セルフリフレッシ
ュモードを終了してダイナミック型ＲＡＭをスタンバイ
状態に戻す。

【００２７】図４には、この発明に係るセルフリフレッ
シュ制御回路の動作を説明するためのフローチャート図
が示されている。

【００２８】ステップ（１）のＣＢＲ信号が供給される
と、セルフリフレッシュ制御回路に起動がかかる。ステ
ップ（２）よりカウンタ回路のレリーズが行われる。す
なわち、カウンタ回路は強制的にリセット状態に置かれ
ているが、上記ＣＢＲ信号によりリセット状態が解除さ
れて、計数動作が可能にされる。

【００２９】ステップ（３）ないしステップ（５）のル
ープによりモードエントリーの判定が行われる。すなわ
ち、ステップ（３）では、基本オシレータからの１パル
スが供給され、ステップ（４）においてカウンタ回路の
＋１のカウントアップが行われる。そして、その計数出
力が１２０μｓに対応した計数値より多くなるまで繰り
返して行われる。上記のループの途中でＲＡＳＢ信号が
ハイレベルにされると、上記フローチャートから外れ
て、言い換えるならば、セルフリフレッシュモードには
入らないでＣＢＲリフレッシュが行われる。

【００３０】１２０μｓより長くＣＢＲ状態が維持され
るとステップ（６）によりセルフリフレッシュモードが
セットされる。ステップ（７）では、カウンタ回路がい
ったんリセットされる。ステップ（８）では、上記基本
オシレータの発振パルスに対応したＩＮＴＲＡＳ信号が
発生されて、１回のリフレッシュ動作が行われる。ステ
ップ（９）では、上記リフレッシュ動作に対応してカウ
ンタ回路が＋１のカウントアップを行う。

【００３１】ステップ（１０）では、４Ｋ（４０９６）
のリフレッシュ動作が行われたかを判定する。４Ｋ以下
ならステップ（８）に戻り、リフレッシュ動作が繰り返
して行われる。すなわち、基本オシレータの約５０ＫＨ
ｚの周波数によりバーストリフレッシュが行われる。

【００３２】ステップ（１０）より４Ｋリフレッシュ動
作の終了が判定されると、ステップ（１１）でＩＮＴＲ
ＡＳ信号が停止させられる。これにより、ポーズ時間に
入る。ステップ（１２）では、カウンタ回路の計数動作
が引き続いて継続される。ステップ（１３）では、ダミ
ーセルリーク又は電源電圧Ｖｄｄのバンプの有無が検出
され、それらがなければステップ（１４）でポーズ時間
に対応した計数出力の判定が行われ、ポーズ時間に達し
ないときにはステップ（１２）に戻りカウントアップ動
作が行われるという動作が繰り返して行われる。

【００３３】上記ポーズ時間に達すると、ステップ
（７）に戻り、カウンタ回路をいったんリセットさせた
後に再びステップ（８）〜（１０）のループによるバー
ストリフレッシュ動作が行われる。

【００３４】上記いずれかのステップにおいて、ＣＢＲ
の条件が崩れるとセルフリフレッシュモードがリセット
され、スタンバイモードあるいはＣＢＲリフレッシュに
入る。上記のセルフリフレッシュモードの解除により、
カウンタ回路は強制的にリセト状態に置かれる。

【００３５】図５には、カウンタ回路の一実施例の一部
回路図が示されている。同図には、Ｃ１〜Ｃ４の４ビッ
ト分の回路が示され、そのうちの１ビット分が具体的回
路として例示的に示され、他Ｃ２〜Ｃ４はブラックボッ
クスにより表されている。すなわち、同図の回路は、セ
ルフリフレッシュのモードセッティング時間を判定する
回路に対応されている。

【００３６】信号ＣＲＳＴは、カウンタリセット信号で
あり、ハイレベルにされるとインバータ回路Ｎ１の出力
信号がロウレベルとなり、発振パルスＯＳＣの入力を行
うナンドゲート回路を閉じるとともに、Ｐチャンネル型
ＭＯＳＦＥＴをオン状態にして内部回路をハイレベルの
固定レベルにする。

【００３７】内部の回路は、２つのＣＭＯＳラッチ回路
よりマスター／スレーブのフリップフロップ回路が構成
され、リセット信号ＣＲＳＴがロウレベルのときに発振
パルスＯＳＣに１パルスが入力される度に出力ＣＢｉが
ハイレベル／ロウレベルに変化して、２進の計数動作を
行う。

【００３８】上記出力ＣＢｉが次段の同様な回路の入力
パルスとして供給されることにより、ドミノ式の２進カ
ウンタ回路が形成される。このようなドミノ式の２進カ
ウンタ回路を用いることにより、回路の大幅な簡素化を
図ることができる。すなわち、この実施例のカウンタ回
路は、それ自体がリフレッシュアドレス信号を発生しな
いので、リフレッシュアドレス信号を発生させるような
アドレスカウンタ回路のように同期式のカウンタ回路を
用いる必要がない。

【００３９】図６には、上記セルフリフレッシュのモー
ドセッティング時間の判定値設定回路と出力判定回路の
一実施例の回路図が示されている。判定値設定回路は、
プログラマブル素子として第１層目のポリシリコン層を
利用したヒューズ回路が利用される。すなわち、上記ヒ
ューズ手段をレーザー光線のような高エネルギービーム
によって選択的に切断させる。信号ＲＯＤによりヒュー
ズ情報の読み出しが行われて、その切断の有無に対応し
た信号Ｆ１〜Ｆ４が形成される。

【００４０】出力判定回路は、ヒューズ信号Ｆｉによっ
て制御されるＣＭＯＳ伝送ゲートと、この伝送ゲートを
通してカウンタ出力ＣＢｉを伝える比較回路と、この比
較出力を受けるナンドゲート回路とノアゲート回路及び
ナンドゲート回路の３段の論理回路から構成される。上
記伝送ゲートの出力部には、プルアップ又はプルダウン
用のＭＯＳＦＥＴが設けられて、伝送ゲート回路がオフ
状態にされるときに出力をハイレベル／ロウレベルに設
定するものである。

【００４１】例えば、上半分の回路において、ヒューズ
信号Ｆ１がハイレベルのときには、伝送ゲートが閉じて
出力は強制的にハイレベルにされている。これに対し
て、下半分の回路では、ヒューズ信号Ｆ１のハイレベル
により伝送ゲートが開いてカウンタ出力（反転信号）Ｃ
Ｂ１が出力される。すなわち、下側回路では、ヒューズ
信号Ｆｉがハイレベルときに、カンウタ出力ＣＢｉがロ
ウレベル（Ｃｉのハイレベル）の一致信号が形成され
る。

【００４２】逆に、ヒューズ信号Ｆ１がロウレベルのと
きには、下側半分の回路において伝送ゲートが閉じて出
力は強制的にロウレベルにされている。これに対して、
上半分の回路では、ヒューズ信号Ｆ１のロウレベルによ
り伝送ゲートが開いてカウンタ出力（反転信号）ＣＢ１
が出力される。すなわち、上側回路では、ヒューズ信号
Ｆｉがロウレベルときに、カンウタ出力ＣＢｉがハイレ
ベル（Ｃｉのロウレベル）の一致信号が形成される。

【００４３】上側半分の回路で全ての比較出力がハイレ
ベルのとき、下側回路では全ての比較出力がロウレベル
のとき、一致信号が形成されて最終段のナンドゲート回
路を通して一致判定信号ＭＤＩＮが形成される。最終段
のナンドゲート回路には、比較判定信号ＪＤＧが供給さ
れる。

【００４４】この信号ＪＤＧは、前記のようなドミノ式
の２進カウンタを用いた場合、計数出力のスキューによ
って全ての出力が安定するまで時間がかかる。そこで、
計数パルスに対して、相対的に遅れて発生される判定信
号ＪＤＧにより判定結果を得るものである。これによ
り、カウンタ回路の計数動作においてヒゲ状の判定信号
が出力されてしまうのを防止することができる。

【００４５】図７ないし図９には、この発明に係るセル
フリフレッシュ制御回路の動作を説明するためのタイミ
ング図が示されている。図７においては、セルフリフレ
ッシュモードの判定動作とバーストリフレッシュの開始
動作が示されている。ＣＡＳＢ信号がロウレベルにされ
た後にＲＡＳＢ信号がロウレベルにされると、ＣＢＲ信
号が形成される。これにより、ＣＲＳＴ信号がロウレベ
ルにされてカウンタ回路のリセット状態の解除(releas
e) が行われる。

【００４６】上記ＣＢＲのハイレベルにより基本オシレ
ータの出力信号と、それと相対的に遅延された判定信号
ＪＤＧが形成される。上記最初の計数出力によっても直
ちに判定出力を得るようにするため、基本オシレータの
出力信号により信号ＪＤＧが形成され、これを遅延させ
て信号ＯＳＣが形成される。この信号ＯＳＣの立ち下が
りエッジに同期してカウンタ回路の計数動作が行われ、
それに対して相対的に遅延された信号ＪＤＧのハイレベ
ルの期間において、カウンタ計数出力の判定動作、言い
換えるならば、セルフリフレッシュのモードセッティン
グ時間の判定を行うようにされる。

【００４７】特に制限されないが、計数信号ＣＢ１とＣ
Ｂ２のハイレベルを信号ＪＤＧのハイレベルにより判定
してセルフリフレッシュのモードセッティング時間の判
定が行われる。この判定結果によりモードセット信号Ｍ
ＤＳＴがハイレベルにされ、セルフリフレッシュモード
のセットが行われる。また、カウンタリセット信号信号
ＣＲＳＴがハイレベルにされてカウンタ回路のリセット
が行われる。

【００４８】上記モードセット信号ＭＤＳＴのハイレベ
ルにより、発振パルスＯＳＣに同期して、内部ＲＡＳ信
号ＩＮＴＲＡＳが発生される。この信号ＩＮＴＲＡＳに
同期して１回のリフレッシュ動作が行われる。以下、発
振パルスＯＳＣに従ってリフレッシュ動作が行われ、そ
れがカウンタ回路により計数動作に対応して計数出力号
ＣＢ１，ＣＢ２・・・・等が変化する。

【００４９】図８（Ａ）には、バーストリフレッシュ(b
urst refresh) が終了してポーズ時間に入るときの切り
換え部分が例示的に示されている。カウンタ回路の計数
出力ＣＢ１２がロウレベルに変化し、ＣＢ１３がハイレ
ベルにされると４０９６サイクルのバーストリフレッシ
ュの終了が判定され、ポーズスタート信号ＰＳＴＡＲＴ
がハイレベルにされる。これにより、リフレッシュ動作
のためのＩＮＴＲＡＳ信号の出力が停止される。ＣＢ１
３以降の計数出力によりポーズ時間の計測が開始され
る。

【００５０】図８（Ｂ）には、ポーズ時間が終了して再
びバーストリフレッシュに入るときの切り換え部分が例
示的に示されている。カウンタ回路の計数出力ＣＢ１３
〜ＣＢ１９のうち、初期設定された計数出力に従い、例
示的に示されているＣＢ１８のロウレベルとＣＢ１９の
ハイレベルにより（他の信号も初期設定された条件に一
致している）、ポーズスタート信号ＰＳＴＡＲＴがロウ
レベルにリセットされるとともに、カウンタリセット信
号ＣＲＳＴがハイレベルにされてカウンタ回路のリセッ
トが行われる。上記ＰＳＴＡＲＴのロウレベルにより、
停止させられていたＩＮＴＲＡＳ信号の出力が開始され
て、前記と同様なバーストリフレッシュ動作が開始され
る。

【００５１】図９においては、セルフリフレッシュモー
ドの終了部分が例示的に示されている。前記のようなバ
ーストリフレッシュ動作中にＲＡＳＢ信号をハイレベル
にすると、ＣＢＲ信号がロウレベルに変化して、セルフ
リフレッシュ動作が停止される。すなわち、信号ＲＡＳ
Ｂによりカウンタリセット信号ＣＲＳＴがハイレベルに
されて、カウンタ回路が強制的にリセット状態にされ
る。

【００５２】この信号ＣＲＳＴのハイレベルにより、計
数出力ＣＢ１，ＣＢ２等がロウレベルにされ、モードセ
ット信号ＭＤＳＴがＣＢＲ信号のロウレベルによりロウ
レベルにリセットされる。また、発振パルスＯＳＣとＪ
ＤＧは、上記モードセット信号等により制御されるゲー
ト回路等によってハイレベルに固定される。

【００５３】図１１には、図３の基本オシレータとカレ
ントソースの一実施例の回路図が示されている。同図に
おいて、Ｐチャンネル型ＭＯＳＦＥＴは、そのゲートに
○が付されることより、Ｎチャンネル型ＭＯＳＦＥＴと
区別される。このことは、他の回路図においても同様で
ある。この実施例では、少ない数のＣＭＯＳインバータ
回路と低消費電力により比較的低い周波数（約５０ＫＨ
ｚ）のような発振パルスを形成するため、次のようなカ
レントソース回路が設けられる。

【００５４】直列形態にされたＰチャンネル型ＭＯＳＦ
ＥＴにより微小電流が形成される。この微小電流は、ダ
イオード形態のＮチャンネル型ＭＯＳＦＥＴＱ１に流れ
るようにされ、このトランジスタＱ１と電流ミラー形態
にされたトランジスタＱ２を通してダイオード形態にさ
れたＰチャンネル型ＭＯＳＦＥＴＱ３に供給される。

【００５５】上記Ｎチャンネル型ＭＯＳＦＥＴＱ１と電
流ミラー形態にされたＮチャンネル型ＭＯＳＦＥＴによ
りＣＭＯＳインバータ回路の接地電位側の動作電流が制
御される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ３と電流
ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴにより
ＣＭＯＳインバータ回路の電源電圧側の動作電流が制御
される。

【００５６】ＣＭＯＳインバータ回路は、上記のように
微小電流しか流れないようにされるとともに、出力部に
おいて電源電圧側にはＰチャンネル型ＭＯＳＦＥＴを用
いたＭＯＳ容量が接続され、回路の接地電位側にはＮチ
ャンネル型ＭＯＳＦＥＴを用いたＭＯＳ容量が接続され
ることにより、比較的大きな時定数を持って出力信号が
変化するようにされる。言い換えるならば、上記のよう
な電流制限と遅延用のキャパシタとにより、ＣＭＯＳイ
ンバータ回路の１段あたりの信号遅延時間が比較的長く
設定される。

【００５７】上記のようなＣＭＯＳインバータ回路が３
個縦列形態に接続され、４段目のＣＭＯＳインバータ回
路は、電源電圧側と回路の接地電位の片方だけ制限電流
を持たされた２つのＣＭＯＳインバータ回路が設けら
れ、レベル変換用のＣＭＯＳインバータ回路に対して遅
延と充分なレベルを供給するようにされる。レベル変換
用のＣＭＯＳインバータ回路の出力信号は一方において
初段のＣＭＯＳインバータ回路に帰還される。他方にお
いて出力用のＣＭＯＳインバータ回路を通して発振パル
スＯＳＣとして出力させる。

【００５８】特に制限されないが、この実施例の基本オ
シレータは、前記のようなセルフリフレッシュ動作の
他、基板バックバイアス電圧発生回路や、内部のワード
線選択動作や、出力回路等に必要な昇圧電圧を形成する
チャージポンプ回路に入力される発振パルスを形成する
回路と共用される。

【００５９】それ故、出力部にはモードセット信号ＭＤ
ＳＴにより制御されるノアゲート回路が設けられ、セル
フリフレッシュ動作以外のときに用いられる発振パルス
ＰＯＳＣが出力される。これに対して、インバータ回路
等を通して定常的に出力される発振パルスＢＯＳＣが形
成され、例えば基板バックバイアス電圧発生回路に供給
される。

【００６０】特に制限されないが、昇圧電圧発生用の発
振パルスＰＯＳＣ２は、ＰＯＳＣとπ／２の位相差をつ
けるために、第１段目のＣＭＯＳインバータ回路の出力
が前記同様に電源電圧側と回路の接地電位の片方だけ制
限電流を持たされた２つのＣＭＯＳインバータ回路と、
それにより駆動されるレベル変換用のＣＭＯＳインバー
タ回路及び出力インバータ回路を通して出力されるＯＳ
Ｃ２が用いられる。上記同様にモードセット信号ＭＤＳ
Ｔにより制御されるノアゲート回路を通して選択的に出
力される。

【００６１】特に制限されないが、上記直列形態にされ
たＰチャンネル型ＭＯＳＦＥＴを用いて形成されている
分圧電圧を、ＣＭＯＳ伝送ゲートによるスイッチトリー
により選択的に出力させ、ダミーセル用のチャージ電圧
が形成される。すなわち、ヒューズ回路により、ダイナ
ミック型ＲＡＭの持つメモリセルの情報保持時間の実力
に応じて、ダミーセルにチャージアップさせる電圧がプ
ログラマブルに決められる。例えば、情報保持時間の比
較的長いものはダミーセルのチャージアップ電圧が高く
され、情報保持時間が比較的短いものはダミーセルのチ
ャージアップ電圧が低くされる。この実施例では、３つ
のヒューズ回路により形成された信号により電源電圧を
含む８通りのチャージアップ電圧の中から１つが選ばれ
るようにされる。

【００６２】図１０には、基本オシレータの他の一実施
例の回路図が示されている。この実施例では、発振回路
と分周回路から構成される。分周回路は、前記カウンタ
回路と同様な２進のカウンタ回路が用いられる。カウン
タリセット信号ＣＲＳＴを前記のようなヒューズ回路と
論理回路からなるカウンタ出力判定回路により適宜に発
生させれば、可変分周動作を行わせることができる。こ
れにより、４０９６からなるリフレッシュ周期が≦ｔＲ
ＥＦとなるようにしてもよい。言い換えるならば、リフ
レッシュ動作の間隔ｔ２をヒューズ回路により調整して
ポーズ時間ｔ３を省略するものであってもよい。この構
成では、カウンタ回路はＣＢ１〜ＣＢ１３の１３ビット
分でよいから回路の簡素化が可能になる。

【００６３】図１２には、基本オシレータとカレントソ
ースの他の一実施例の回路図が示されている。同図にお
いて、発振回路の基本的な部分は前記図１１と同様であ
るのでその説明を省略する。この実施例では、発振パル
スの周波数が切り換えられるようにされる。すなわち、
カレントソースが１５個の直列形態にされたＰチャンネ
ル型ＭＯＳＦＥＴと、８個の直列形態にされたＰチャン
ネル型ＭＯＳＦＥＴと、５個の直列形態にされたＰチャ
ンネル型ＭＯＳＦＥＴの３つから構成される。そして、
いずれかを選択するのは、信号ＳＷ２Ｂ１、ＳＷ２Ｂ２
及びＳＷ２Ｂ３によりスイッチ制御されるＰチャンネル
型ＭＯＳＦＥＴにより設定される。

【００６４】信号ＳＷ２Ｂ１がロウレベルにされると、
上記１５個の直列形態のＰチャンネル型ＭＯＳＦＥＴに
動作電圧が与えられて、それに対応した微小電流がリン
グオシレータを構成するＣＭＯＳインバータ回路に流れ
るようにされるので、低い周波数の発振パルスＯＳＣが
得られる。

【００６５】信号ＳＷ２Ｂ２がロウレベルにされると、
上記８個の直列形態のＰチャンネル型ＭＯＳＦＥＴに動
作電圧が与えられて、それに対応して中間的な微小電流
がリングオシレータを構成するＣＭＯＳインバータ回路
に流れるようにされるので、中間的な周波数の発振パル
スＯＳＣが得られる。

【００６６】信号ＳＷ２Ｂ３がロウレベルにされると、
上記５個の直列形態のＰチャンネル型ＭＯＳＦＥＴに動
作電圧が与えられて、それに対応して大き目の微小電流
がリングオシレータを構成するＣＭＯＳインバータ回路
に流れるようにされるので、高い周波数の発振パルスＯ
ＳＣが得られる。

【００６７】上記のような発振周波数の切り換えは、例
えば比較的長い時間を計測するポーズ時間計測時に周波
数を低くし、比較的短い時間を計測するモードセット計
測時には周波数を高くし、バーストリフレッシュモード
では低い周波数か中間的な周波数にする。

【００６８】上記のような周波数の切り換えにより、カ
ウンタ回路の全ビット数を１９ビットより少ないビット
数にしても、前記同様なポーズ時間の計測ができるよう
になる。また、短いモードセットタイミングの計測に
は、高い周波数の発振パルスを用いることより、設定時
間をよりきめ細かくすることができる。

【００６９】上記のような周波数の切り換えは、前記図
１０の実施例の場合と同様にポーズ時間を省略するため
に用いるものであってもよい。すなわち、モードセット
時には発振パルスの周波数を高くしておいて、セルフリ
フレッシュモードにはいると発振パルスの周波数を充分
に低くして４０９６サイクルがｔＲＥＦ以下になるよう
にしてもよい。

【００７０】図１５には、この発明が適用されるダイナ
ミック型ＲＡＭの一実施例のブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術よって、単結晶シリコンのような１個の半導体
基板上において形成される。同図における各回路ブロッ
クは、実際の半導体チップにおける幾何学的な配置に合
わせて描かれている。本願において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【００７１】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００７２】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００７３】１つのメモリマットＭＥＭＯＲＹ ＭＡＴ
は、横方向にワード線が延長するよう配置され、縦方向
に一対からなる平行に配置される相補ビット線（データ
線又はディジット線）が延長するよう配置される。メモ
リマットＭＥＭＯＲＹ ＭＡＴは、センスアンプＳＡを
中心にして左右に一対が配置される。センスアンプＳＡ
は、左右に配置される一対のメモリマットＭＥＭＯＲＹ
ＭＡＴに対して共通に用いられるという、いわゆるシ
ェアードセンスアンプ方式とされる。

【００７４】上記４つに分割されたメモリアレイのう
ち、中央部側にＹ選択回路Ｙ−ＤＥＣＯＤＥＲがそれぞ
れ設けられる。Ｙ選択線はＹ選択回路Ｙ−ＤＥＣＯＤＥ
Ｒからそれに対応するメモリアレイの複数のメモリマッ
トＭＥＭＯＲＹ ＭＡＴ上を延長するよう延びて、各メ
モリマットＭＥＭＯＲＹ ＭＡＴのカラムスイッチ用Ｍ
ＯＳＦＥＴのゲートのスイッチ制御を行う。

【００７５】上記チップの横方向の中央部のうち、左側
の部分にはＸアドレスバッファＸ−ＡＤＤＲＥＳＳ Ｂ
ＵＦＦＥＲ、Ｘ冗長回路Ｘ−ＲＥＤＵＮＤＡＮＣＹ Ｃ
ＫＴ及びＸアドレスドライバＸ−ＡＤＤＲＥＳＳ ＤＲ
ＩＶＥＲ（論理段ＬＯＧＩＣＳＴＥＰ）とからなるＸ系
回路と、ＲＡＳ系制御信号回路ＲＡＳ ＣＫＴ、ＷＥ系
信号制御回路ＷＥ ＳＹＳＴＥＭ、データ入力バッファ
ＤＩＮ ＢＵＦＦＥＲ及び内部降圧回路ＶＣＬ ＬＩＭ
ＩＴＥＲがそれぞれ設けられる。上記内部降圧回路ＶＣ
Ｌ ＬＩＭＩＴＥＲはこのエリアの中央寄りに設けら
れ、約５Ｖのような外部電源ＶＣＣＥを受けて内部回路
に供給される約３．３Ｖのような電圧に対応した定電圧
ＶＣＬを形成する。

【００７６】上記チップの横方向の中央部のうち、右側
の部分にはＹアドレスバッファＹ−ＡＤＤＲＥＳＳ Ｂ
ＵＦＦＥＲ、Ｙ冗長回路Ｙ−ＲＥＤＵＮＤＡＮＣＹ及び
ＹアドレスドライバＹ−ＡＤＤＲＥＳＳ ＤＲＩＶＥＲ
（論理段ＬＯＧＩＣ ＳＴＥＰ）とからなるＹ系回路
と、ＣＡＳ系制御信号回路ＣＡＳ ＣＫＴ及びテスト回
路ＴＥＳＴ ＦＵＮＣＴＩＯＮがそれぞれ設けられる。
そのチップ中央部には、アドレスバッファやデコーダと
いったような周辺回路用の電源電圧ＶＣＬを形成する内
部降圧回路ＶＤＬ ＬＩＭＩＴＥＲが設けられる。

【００７７】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路Ｘ，Ｙ−ＲＥ
ＤＵＮＤＡＮＣＹ、制御クロック発生を行うＣＡＳ，Ｒ
ＡＳ系制御信号回路ＲＡＳ，ＣＡＳ ＣＫＴ等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば、上記配線チャンネルを共用化することによって
高集積化が可能になるとともに、アドレスドライバ（論
理段）等に最短でしかも等距離で信号を伝えることがで
きる。

【００７８】ＲＡＳ系制御回路ＲＡＳ ＣＫＴは、ロウ
アドレスストローブ信号ＲＡＳＢを受けてＸアドレスバ
ッファＸ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲを活性化する
ために用いられる。ＸアドレスバッファＸ−ＡＤＤＲＥ
ＳＳ ＢＵＦＦＥＲに取り込まれたアドレス信号はＸ系
の冗長回路Ｘ−ＲＥＤＵＮＤＡＮＣＹに供給される。こ
こで、記憶された不良アドレスとの比較が行われて、冗
長回路へ切り換えることの有無が判定される。その結果
と上記アドレス信号とは、Ｘ系のプリデコーダに供給さ
れる。ここで、プリデコード信号が形成され、各メモリ
アレイに対応して設けられるＸアドレスドライバＤＶ
２，ＤＶ３を介して、前記のようなメモリマットに対応
して設けられるそれぞれのＸデコーダＸ−ＤＥＣＯＤＥ
Ｒに供給される。

【００７９】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路ＷＥ ＳＹＳＴＥＭとＣＡＳ系のコ
ントロール回路ＣＡＳ ＣＫＴに供給される。例えば、
上記ＲＡＳＢ信号とカラムアドレスストローブ信号ＣＡ
ＳＢ及びライトイネーブル信号ＷＥＢとの入力順序の判
定から、自動リフレッシュモード（ＣＢＲ）、テストモ
ード（ＷＣＢＲ）等の識別が行われる。また、本願にお
いて設けられるセルフリフレッシュ制御回路も、この部
分に内蔵される。上記ＷＣＢＲによるテストモードのと
きには、テスト回路ＴＥＳＴ ＦＵＮＣＴＩＯＮが活性
化され、公開・標準化又は非公開の各テストモードにお
いて、それぞれのタイミングで供給される特定のアドレ
ス信号に従いテストファンクションが設定される。

【００８０】ＣＡＳ系の制御回路ＣＡＳ ＣＫＴは、信
号ＣＡＳＢを受けてＹ系の各種制御信号を形成するため
に用いられる。信号ＣＡＳＢのロウレベルへの変化に同
期してＹアドレスバッファＹ−ＡＤＤＲＥＳＳ ＢＵＦ
ＦＥＲに取り込まれたアドレス信号は、Ｙ系の冗長回路
Ｙ−ＲＥＤＵＮＤＡＮＣＹに供給される。ここで記憶さ
れた不良アドレスとの比較が行われて、冗長回路への切
り換えの有無が判定される。その結果と上記アドレス信
号は、Ｙ系のプリデコーダに供給される。プリデコーダ
は、プリデコード信号を形成する。このプリデコード信
号は、４つからなる各メモリアレイ対応して設けられる
ＹアドレスドライバＤＶ１を介して、それぞれのＹデコ
ーダＹ−ＤＥＣＯＤＥＲに供給される一方、上記ＣＡＳ
系制御回路ＣＡＳ ＣＫＴは、前記のようにＲＡＳＢ信
号とＷＥＢ信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路ＴＥＳＴ
ＦＵＮＣＴＩＯＮを活性化させる。

【００８１】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個の
センスアンプＳＡがそれぞれ配置される。そのうち、左
右４組ずつのメモリマットＭＥＭＯＲＹ ＭＡＴとセン
スアンプＳＡに対応して４個からなるメインアンプＭＡ
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路ＶＣ
Ｈや、アドレス信号や制御信号等の入力信号に対応した
入力パッドエリアが設けられる。

【００８２】この実施例では１つのブロックには８個の
メモリマットＭＥＭＯＲＹ ＭＡＴと４個のセンスアン
プＳＡが配置され、上記縦軸を中心として左右対称的に
合計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個
のセンスアンプＳＡが割り当てられる。この構成では、
４個からなる少ないメインアンプＭＡを用いつつ、各セ
ンスアンプＳＡからの増幅信号を短い信号伝播経路によ
りメンアンプＭＡに伝えることができる。

【００８３】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個の
センスアンプＳＡがそれぞれ配置される。そのうち、左
右４組ずつのメモリマットＭＥＭＯＲＹ ＭＡＴとセン
スアンプＳＡに対応して４個からなるメインアンプＭＡ
が設けられる。

【００８４】上記の他、この縦中央部には、内部降圧電
圧を受けて基板に供給すべき負のバイアス電圧を形成す
る基板電圧発生回路ＶＢＢや、アドレス信号や制御信号
等の入力信号に対応した入力パッドエリア及びデータ出
力バッファ回路ＯＵＴＰＵＴＢＵＦＦＥＲが設けられ
る。上記同様に４個のような少ない数からなるメインア
ンプＭＡを用いつつ、各センスアンプＳＡからの増幅信
号を短い信号伝播経路によりメインアンプ７に伝えるこ
とができる。

【００８５】同図では省略されているが、上記縦中央部
の領域には各種のボンディングパッドが配置される。こ
れらのボンディングパッドの例としては外部電源供給用
のパッドあり、入力のレベルマージンを大きくするた
め、言い換えるならば電源インピーダンスを低くするた
めに回路の接地電位を供給するパッドは、合計で十数個
と比較的多くほぼ一直線上に並んで配置される。これら
の接地電位用パッドは、ＬＯＣ技術により形成される縦
方向に延びる接地電位用リードに接続される。これら接
地用パッドのうち、ワード線のクリア、ワードドライバ
の非選択ワード線のカップリングによる浮き上がり防止
用のために特に設けられたものや、センスアンプのコモ
ンソース用として設けられたもの等のように主として電
源インピーダンスを下げる目的で設けられる。

【００８６】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００８７】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路ＶＣＬ，ＶＤＬ ＬＩＭＩＴＥＲに対応して
それぞれ設けられる。これも上記同様に電源インピーダ
ンスを低くするとともに、内部回路間の電圧（ＶＣＬ、
ＶＤＬ及びＶＣＣ間）のノイズ伝播を低く抑えるための
ものである。

【００８８】アドレス入力用のパッドと、ＲＡＳＢ、Ｃ
ＡＳＢ、ＷＥＢ及びＯＥＢのような制御信号用のバッド
は上記中央部のエリアに配置される。この他にデータ入
力用やデータ出力用のバッドやボンディングマスター
用、モニタ用及びモニタ用パッド制御のために以下のパ
ッドも設けられる。

【００８９】ボンディングマスター用としてはスタティ
ックカラムモードを指定するためのもの、ニブルモード
及び×４ビット構成時のライトマスク機能を指定するた
めのものがある。モニタ用としてはパッド各内部電圧Ｖ
ＣＬ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニ
タするためのものがある。ＶＰＬのモニタは、ＶＰＬ調
整が正しく行われたか否かをプロービングにおいて判定
するものである。

【００９０】この内部電圧のうちＶＣＬは、約３．３Ｖ
の周辺回路用電源電圧であり、内部降圧回路ＶＣＬ Ｌ
ＩＭＩＴＥＲにより共通に形成される。ＶＤＬは約３．
３Ｖのメモリアレイ、すなわち、センスアンプＳＡに供
給される電源電圧であり、内部降圧回路ＶＤＬ ＬＩＭ
ＩＴＥＲにより形成される。ＶＣＨは上記内部電圧ＶＣ
Ｌを受けて約５．３Ｖに昇圧されたワード線の選択レベ
ル、シェアードスイッチＭＯＳＦＥＴを選択するブース
ト電源電圧である。ＶＢＢは−２Ｖのような基板バック
バイアス電圧、ＶＰＬはメモリセルのプレート電圧であ
る。

【００９１】以上のようなセルフリフレッシュ機能を備
えたダイナミック型ＲＡＭでは、外部からＣＢＲタイミ
ングでＣＡＳＢ信号とＲＡＳＢ信号をロウレベルに固定
して置くだけで自動的にセルフリフレッシュ動作が行わ
れるから、バッテリーバックアップシステム、電池駆動
されるノートブック型パーソナルコンピュータ、内蔵の
電池によりバッテリーバックアップされるメモリカード
等に使用して使い勝手が良くなるものである。

【００９２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 基本オシレータの出力パルスを計数するカウン
タ回路を、プログラマブル素子により設定されたリフレ
ッシュモードを判定する第１のカウンタ出力判定回路、
全てのメモリセルに１回のリフレッシュ動作が終了した
ことを判定する第２のカウンタ出力判定回路、及びリフ
レッシュ周期を判定する第３のカウンタ出力判定回路に
対して共用化し、判定出力と制御信号により上記第１な
いし第３のカウンタ出力判定回路の制御及びカウンタ回
路の制御を行うことにより、大幅な簡素化を図ることが
できるという効果が得られる。

【００９３】（２） ＣＢＲのタイミングの状態を一定
時間維持してセルフリフレッシュモードとすることによ
り、使い勝手のよいリフレッシュモードを得ることがで
きるという効果が得られる。

【００９４】（３） 上記カウタンタ回路をドミノ式２
進カウンタ回路とし、少なくとも第１と第３のカウンタ
出力判定回路においては、基本オシレータの出力パルス
と相対的に遅延されたパルスによりカウンタ回路が計数
動作を行うパルスエッジに対して一定時間遅れて発生す
るパルスに同期して出力判定動作を行うようすることよ
り、簡単な回路により安定した判定出力を得ることがで
きるという効果が得られる。

【００９５】（４） 基本オシレータとして、微小定電
流により動作状態にされる奇数個からなるＣＭＯＳイン
バータ回路をリング状態に接続したリングオシレータを
用い、その微小定電流を上記モードに応じて切り換える
ようにすることによって発振周波数を可変としてポーズ
時間のような長い時間を計測するときには周波数を低減
してカウンタ回路のビット数を減らすとともに、セット
モードタイミングのように短い時間を計測するときには
周波数を高くして判定精度を高くすることができるとい
う効果が得られる。

【００９６】（５） 基本オシレータを基板バックバイ
アス電圧発生回路や昇圧回路を構成するチャージポンプ
回路と共用化することにより、回路の簡素化と低消費電
力化を図ることができるという効果が得られる。

【００９７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セル
フリフレッシュモードに設定するための制御信号の組み
合わせは、ＣＢＲの他に他の制御信号とを組み合わせて
それが一定時間以上に維持されていることを条件にする
もの等種々の実施形態を採ることができるものである。

【００９８】上記基本オシレータや、２進カウンタ回路
及びカウンタ判定出力回路の具体的回路は、前記実施例
の他に種々の実施形態を採ることができるものである。
各種の初期値設定のためのプログラマブル素子は、レー
ザーヒューズを用いるもの他、電気的に切断されるヒュ
ーズや、電気的に破壊されるＭＯＳＦＥＴやダイオード
を用いるもの、あるいは電気的に書き込みが行われるＥ
ＰＲＯＭ等の不揮発性記憶素子を用いるもの等種々の実
施形態を採ることができるものである。

【００９９】この発明は、リフレッシュ動作を必要とす
る各種ダイナミック型ＲＡＭに広く利用できる。ダイナ
ミック型ＲＡＭは、アドレスマルチプレックス方式を採
るもの他、入出力インターフェイスがスタティック型Ｒ
ＡＭと互換性を持つようにされたものであってもよい。

【０１００】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、基本オシレータの出力パル
スを計数するカウンタ回路を、プログラマブル素子によ
り設定されたリフレッシュモードを判定する第１のカウ
ンタ出力判定回路、全てのメモリセルに１回のリフレッ
シュ動作が終了したことを判定する第２のカウンタ出力
判定回路、及びリフレッシュ周期を判定する第３のカウ
ンタ出力判定回路に対して共用化し、判定出力と制御信
号により上記第１ないし第３のカウンタ出力判定回路の
制御及びカウンタ回路の制御を行うことにより、大幅な
簡素化を図ることができる。

【図面の簡単な説明】

【図１】この発明に係るセルフリフレッシュ制御回路の
一実施例を示す概略ブロック図である。

【図２】この発明に係るセルフリフレッシュモードを説
明するためのタイミング図である。

【図３】この発明に係るセルフリフレッシュ制御回路の
一実施例を示す詳細なブロック図である。

【図４】この発明に係るセルフリフレッシュ制御回路の
動作を説明するためのフローチャート図である。

【図５】図１のカウンタ回路の一実施例を示す一部回路
図である。

【図６】図１のセルフリフレッシュのモードセッティン
グ時間の判定値設定回路と出力判定回路の一実施例を示
す回路図である。

【図７】この発明に係るセルフリフレッシュ制御回路の
動作を説明するための一部のタイミング図である。

【図８】この発明に係るセルフリフレッシュ制御回路の
動作を説明するための他の一部のタイミング図である。

【図９】この発明に係るセルフリフレッシュ制御回路の
動作を説明するための残り一部のタイミング図である。

【図１０】基本オシレータの他の一実施例を示す回路図
である。

【図１１】図３の基本オシレータとカレントソースの一
実施例を示す回路図である。

【図１２】図３の基本オシレータとカレントソースの他
の一実施例を示す回路図である。

【図１３】本願出願人においては、先に開発されたセル
フリフレッシュ回路を説明するたの概略ブロック図であ
る。

【図１４】図１３のセルフリフレッシュ回路に用いられ
るカウンタ回路の回路図である。

【図１５】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示すブロック図である。

【符号の説明】

ＭＥＭＯＲＹ ＭＡＴ…メモリマット、ＳＡ…センスア
ンプ、Ｙ−ＤＥＣＯＤＥＲ…Ｙ選択回路（デコーダ）、
Ｘ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…Ｘアドレスバッフ
ァ、Ｘ−ＲＥＤＵＮＤＡＮＣＹ ＣＫＴ…Ｘ冗長回路、
Ｘ−ＡＤＤＲＥＳＳ ＤＲＩＶＥＲ…Ｘアドレスドライ
バ、ＬＯＧＩＣ ＳＴＥＰ…論理段、ＲＡＳ ＣＫＴ…
ＲＡＳ系制御回路、ＷＥ ＳＹＳＴＥＭ…ＷＥ系制御回
路、ＤＩＮ ＢＵＦＦＥＲ…データ入力バッファ、ＶＣ
Ｌ ＬＩＭＩＴＥＲ…内部降圧回路、Ｙ−ＡＤＤＲＥＳ
Ｓ ＢＵＦＦＥＲ…Ｙアドレスバッファ、Ｙ−ＲＥＤＵ
ＮＤＡＮＣＹ…Ｙ冗長回路、Ｙ−ＡＤＤＲＥＳＳ ＤＲ
ＩＶＥＲ…Ｙアドレスドライバ、ＣＡＳ ＣＫＴ…ＣＡ
Ｓ系制御回路、ＴＥＳＴ ＦＵＮＣＴＩＯＮ…テスト回
路、ＶＤＬ ＬＩＭＩＴＥＲ…内部降圧回路、ＤＶ２〜
ＤＶ３…Ｘアドレスドライバ、Ｘ−ＤＥＣＯＤＥＲ…Ｘ
デコーダ、ＤＶ１…Ｙアドレスドライバ、ＶＣＨ…昇圧
電圧発生回路、ＭＡ…メインアンプ、ＶＢＢ…基板電圧
発生回路、ＯＵＴＰＵＴ ＢＵＦＦＥＲ…データ出力バ
ッファ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基本オシレータと、その出力パルスを計
   数するカウンタ回路と、上記カウンタ回路の計数出力を
   受けてプログラマブル素子により設定されたリフレッシ
   ュモードのセッティング時間を判定する第１のカウンタ
   出力判定回路と、上記カウンタ回路の計数出力を受けて
   全てのメモリセルに１回のリフレッシュ動作が終了した
   ことを判定する第２のカウンタ出力判定回路と、上記カ
   ウンタ回路の計数出力を受けてプログラマブル素子によ
   り設定されたリフレッシュ周期を判定する第３のカウン
   タ出力判定回路と、上記各判定出力及び制御信号により
   上記第１ないし第３のカウンタ出力判定回路の制御及び
   カウンタ回路の制御を行う制御回路とを備えてなること
   を特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】 上記第１のカウンタ出力判定回路は、カ
   ラムアドレスストローブ信号がロウレベルにされた状態
   でロウアドレスストローブ信号がロウレベルにされた時
   点を基準にして一定時間以上ロウレベルが維持されるこ
   とを検出するものであり、この検出結果により全てのメ
   モリセルに１回のリフレッシュ動作が集中的に行われる
   バーストリフレッシュが開始され、上記バーストリフレ
   ッシュの終了時点から一定のポーズ時間経過したことを
   第３のカウンタ出力判定回路が検出して上記バーストリ
   フレッシュに移行するという動作を行うとともに、ロウ
   アドレスストローブ信号がハイレベルにされることによ
   って上記バーストリフレッシュ動作又はポーズ状態が解
   除されることを特徴とする請求項１のダイナミック型Ｒ
   ＡＭ。
3. 【請求項３】 上記ポーズ時間は、第３のカウンタ出力
   判定回路の出力信号又はダミーメモリセルのレベル保持
   状態検出信号或いは電源電圧変動情報のうち、いずれか
   最も早いタイミングで出力されたものにより終了されて
   上記バーストリフレッシュ動作が開始されることを特徴
   とする請求項１又は請求項２のダイナミック型ＲＡＭ。
4. 【請求項４】 上記カウタンタ回路は、ドミノ式２進カ
   ウンタ回路からなり、少なくとも第１と第３のカウンタ
   出力判定回路は基本オシレータの出力パルス又はそれの
   遅延パルスによりカウンタ回路が計数動作を行うパルス
   エッジに対して一定時間遅れて発生するパルスに同期し
   て出力判定動作が行われるものであることを特徴とする
   請求項１、請求項２又は請求項３のダイナミック型ＲＡ
   Ｍ。
5. 【請求項５】 基本オシレータは、微小定電流により動
   作状態にされる奇数個からなるＣＭＯＳインバータ回路
   がリング状態に縦列接続されることより構成され、上記
   微小定電流が上記モードに応じて切り換えられることよ
   って可変オシレータとされるものであることを特徴とす
   る請求項１、請求項２、請求項３又は請求項４のダイナ
   ミック型ＲＡＭ。
6. 【請求項６】 基本オシレータは、チャージポンプ回路
   を利用した電圧発生回路に供給されるパルス信号を形成
   するものであり定常的に発振動作を行うものであり、そ
   の発振パルスはセルフリフレッシュモードのときにのみ
   ゲート回路を通してカウンタ回路に供給されるものであ
   ることを特徴とする請求項１、請求項２、請求項３、請
   求項４又は請求項５のダイナミック型ＲＡＭ。