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KR100264959B1 - 반도체 장치의 고전압발생회로 - Google Patents

반도체 장치의 고전압발생회로 Download PDF

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KR100264959B1
KR100264959B1 KR1019970016610A KR19970016610A KR100264959B1 KR 100264959 B1 KR100264959 B1 KR 100264959B1 KR 1019970016610 A KR1019970016610 A KR 1019970016610A KR 19970016610 A KR19970016610 A KR 19970016610A KR 100264959 B1 KR100264959 B1 KR 100264959B1
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Abstract

본 발명은 반도체장치의 고전압발생회로에 관한 것으로서, 특히 제1제어신호에 응답하여 인에이블되고 스탠바이동안에는 제1펌핑율로 전하를 펌핑하고, 액티브동안에는 제2펌핑율로 전하를 펌핑하도록 동작신호에 응답하는 전하펌핑수단; 상기 전하펌핑수단으로부터 펌핑되는 전하를 충전하고 충전전압을 전원전압 보다 높은 고전압으로 제공하는 캐패시터; 상기 고전압이 소정 제1전압레벨 이상으로 상승할 경우에는 여분의 전하를 상기 전원전압으로 바이패스시키는 클램프수단; 상기 고전압이 소정의 제2전압레벨로 하강하는 것을 검출하여 상기 제1제어신호를 발생하는 제1전압레벨 검출수단, 상기 고전압이 제3전압레벨이상으로 상승하고 상기 동작신호의 사이클이 빨라지는 경우에는 상기 전하펌핑수단에 제공되는 동작신호를 차단하는 게이트신호를 발생하는 검출수단; 및 상기 게이트신호에 응답하여 상기 전하펌핑수단에 인가되는 동작신호를 게이팅하는 게이트수단을 구비하는 것을 특징으로 한다.

Description

반도체 장치의 고전압발생회로
본 발명은 반도체 장치의 고전압발생회로에 관한 것으로서, 특히 반도체 장치의 동작사이클이 빨라질 때 고전압이 소정 레벨 이상으로 상승하는 것을 방지할 수 있는 반도체 장치의 고전압발생회로에 관한 것이다.
최근에 반도체 기억소자는 대용량화 및 고집적화로 각 엘리먼트는 박막화 및 미세화되어 가고 있고, 대용량화로 많은 데이터를 짧은 시간에 처리하기 위하여 고속화가 급속히 진행되어 가고 있다.
일반적으로 모스 트랜지스터(MOS)로 구성된 반도체 기억 소자에서는 N형 모스 트랜지스터(MNOS)에서 발생되는 전압 강하(임계 전압; Vth)를 극복하기 위하여 외부에서 인가되는 전원전압(Vdd)보다 높은 전압을 필요로 하게 되고, 이러한 높은 전압은 전하펌핑에 의한 고전압발생회로에 의해 실현되어 진다.
상기 전하펌핑형 고전압발생회로는 전하펌핑동작에 의해 외부에서 인가되는 전원전압(Vdd)보다 높은 고전압(Vpp)을 칩내에서 쉽게 얻을 수 있고 이에 대한 자세한 회로 및 동작은 미국 특허 제5,367,489호에 상세하게 언급되어 있다.
제1도는 종래의 반도체장치의 고전압발생회로에 대한 블록도를 나타낸 것이다. 제1도에서 참조 번호 11은 제1펌핑수단, 참조번호 12는 제2펌핑수단을 나타낸다. 상기 제1펌핑수단(11)은 반도체 메모리장치의 제어클럭신호(“RASB”)가 논리 하이레벨(“HIGH”)을 유지하는 대기(standby)상태이거나 클럭신호(“RASB”)가 논리 로우레벨(“LOW”)을 유지하는 액티브(active)상태에서 모두 동작하는 발진기(11A)와 제1전하펌핑회로(11B)로 구성된다. 제2펌핑수단(12)은 클럭신호(“RASB”)가 논리 로우레벨(“LOW”)을 유지하는 액티브(active) 상태에서 인에이블되어 펌핑신호를 발생하는 액티브 킥커(12A)와 액티브 킥커의 펌핑신호에 의해 전하를 펌핑하는 제2전하평정희로(125)로 구성된다.
통상적으로 제1펌핑수단(11)의 펌핑 효율은 작게 유지하여 대기상태에서 소모되는 전류를 줄이고 제2펌핑수단(12)의 펌핑 효율은 크게 유지하여 고전압의 액티브 상태에서의 전하소모를 보상하도록 하고 있다.
그리고, 참조번호 13은 전압레벨 검출수단으로서 설정된 하한치 보다 고전압(Vpp)이 낮아질 경우에는 상기 제1및 제2펌핑수단(11)(12)의 전하펌핑회로(11B)(12B)를 인에이블시켜서 펌핑동작이 수행되도록 함으로써 고전압(Vpp) 레벨이 설정된 전압레벨을 유지하도록 한다. 또한, 참조번호 14는 프리-차아지(pre-charger)수단으로서 초기에 빠른 펌핑 동작을 위하여 고전압 출력노드를 프리차지시킨다. 참조번호 15는 클램프(clamp)수단으로서 고전압(Vpp)이 설정된 전압 이상으로 상승하는 경우에는 여분의 전하를 전원전압으로 바이패스시킴으로써 고전압이 일정 전압 이상으로 상승하는 것을 방지한다.
클램프수단(15)은 제2도에 도시한 바와 같이, N형 모스 트랜지스터(N1)와 저항(R1)으로 구성한다. 고전압(Vpp)이 전원전압(Vdd)과 트랜지스터의 게이트소오스간 문턱전압(Vth)의 합보다 커지게 되면 트랜지스터(N1)이 턴온되어 저항(R1)을 통하여 전원전압으로 방전통로가 형성되어 전하가 바이패스됨으로써 고전압(Vpp)이 전원전압(Vdd)과 트랜지스터의 게이트소오스간 문턱전압(Vth)의 합 이하의 수준에서 유지되도록 한다.
그러나, 상기한 종래 기술의 클램프수단(15)에서 적절한 클램프 동작을 위하여 상기 N형 모스 트랜지스터(N1)는 상당히 큰 채널폭(width)를 가지고 있으나 트랜지스터의 턴온저항에 의해 고전압(Vpp)의 초과분이 전원전압(Vdd)으로 방전하기에는 상당한 시간이 필요하게 된다. 따라서, 고속동작시에 외부제어클럭신호(RASB)의 사이클이 짧아지게 되고 이에 고전압(Vpp) 레벨은 액티브 킥커(12A) 및 제2전하펌핑회로(12B)에 의해 계속적으로 상승하게 되므로 반도체칩내에는 소정치 이상의 높은 고전압(Vpp)이 형성되고 이에 칩내의 워드라인 구동 트랜지스터 등의 게이트에 과전압이 인가됨으로써 게이트 절연막이 과도한 스트레스에 의해 신뢰성 실패의 문제를 야기하게 된다.
즉, 클램프수단(15)이 동작하기 시작하는 고전압(Vpp)레벨(Vdd+Vth)에서는 제2도의 N형 모스 트랜지스터(N1)의 드레인과 소스 사이에는 낮은 전압(Vds=Vpp-Vdd)이 걸려 있어 N형 모스 트랜지스터(N1)의 턴온시의 선형 저항(Ron)이 존재하고 이는 높은 전원 전압(Vdd)에서는 더 증가하게 되어 높은 전원전압(Vdd)에서의 과도한 스트레스 효과에 의한 신뢰성 저하가 더 증가하게 되는 문제점이 있었다.
따라서, 대용량화 및 고집적화로 클램프수단의 모스트랜지스터의 사이즈가 제한적이고 동작의 고속화로 상술한 문제점이 반도체 기억소자의 회로설계자들에게는 매우 심각한 문제로 대두되고 있다.
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 일정 레벨 이상의 고전압이 발생되고 고속동작시에는 액티브시 동작하는 펌핑동작을 중지시킴으로써, 고속동작시에 고전압이 일정 레벨 이상 상승하는 것을 방지할수 있는 반도체장치의 고전압발생회로를 제공하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 장치는 제1제어신호에 응답하여 인에이블되고 스탠바이동안에는 제1펌핑율로 전하를 펌핑하고, 액티브동안에는 제2펌핑율로 전하를 펌핑하도록 동작신호에 응답하는 전하펌핑수단; 상기 전하펌핑수단으로부터 펌핑되는 전하를 충전하고 충전전압을 전원전압 보다 높은 고전압으로 제공하는 캐패시터; 상기 고전압이 소정 제1전압레벨 이상으로 상승할 경우에는 여분의 전하를 상기 전원전압으로 바이패스시키는 클램프수단; 상기 고전압이 소정의 제2전압레벨로 하강하는 것을 검출하여 상기 제1제어신호를 발생하는 제1전압레벨 검출수단; 상기 고전압이 제3전압레벨이상으로 상승하고 상기 동작신호의 사이클이 빨라지는 경우에는 상기 전하펌핑수단에 제공되는 동작신호를 차단하는 게이트신호를 발생하는 검출수단; 및 상기 게이트신호에 응답하여 상기 전하펌핑수단에 인가되는 동작신호를 게이팅하는 게이트수단을 구비하는 것을 특징으로 한다.
제1도는 종래의 반도체장치의 고전압발생회로의 구성을 나타낸 블럭도.
제2도는 제1도의 클램프수단의 구성을 나타낸 회로도.
제3도는 본 발명에 의한 반도체 장치의 고전압발생회로의 구성을 나타낸 블럭도.
제4도는 제3도의 검출수단의 구성을 나타낸 블록도.
제5도는 제4도의 지연기의 구성을 나타낸 회로도.
제6도는 본 발명의 검출수단의 동작을 설명하기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다. 제3도은 본 발명의 일 실시예에 따른 고전압 발생회로의 구성을 나타낸다. 도면에 나타난 바와 같이 고전압 발생회로는 제1제어신호(A)에 응답하여 인에이블되고 스탠바이동안에는 제1펌핑율로 전하를 펌핑하고, 액티브동안에는 제2펌핑율로 전하를 펌핑하도록 동작신호(RASB)에 응답하는 전하평정수단(10)과, 상기 전하펌핑수단(10)으로부터 펌핑되는 전하를 충전하고 충전전압을 전원전압(Vdd) 보다 높은 고전압(Vpp)으로 제공하는 캐패시터(C)와, 상기 고전압(Vpp)이 소정 제1전압레벨(Vdd + Vth) 이상으로 상승할 경우에는 여분의 전하를 상기 전원전압(Vdd)으로 바이패스시키는 클램프수단(15)과, 상기 고전압(Vpp)이 소정의 제2전압레벨로 하강하는 것을 검출하여 상기 제1제어신호(A)를 발생하는 제1전압레벨 검출수단(13)과, 상기 고전압(Vpp)이 제3전압레벨 이상으로 상승하고 상기 동작신호(RASB)의 사이클이 빨라지는 경우에는 상기 전하펌핑수단(10)에 제공되는 동작신호를 차단하는 게이트신호(SLOW)를 발생하는 검출수단(20)과, 상기 게이트신호(SLOW)에 응답하여 상기 전하펌핑수단(10)에 인가되는 동작신호(RASB)를 게이팅하는 게이트수단(28)을 포함한다. 또한, 참조번호 14는 프리-차지(pre-charger)수단으로서, 초기에 빠른 펌핑 동작을 위하여 고전압 출력노드를 프리차지시킨다.
상기 전하펌핑수단(10)은 스탠바이상태에서 제1펌핑신호를 발생하는 발진기(11A)와, 제1제어신호(A)에 응답하여 인에이블되고, 상기 제1펌핑신호에 응답하여 전하를 펌핑하는 제1전하펌핑수단(11B)로 구성된 제1전하펌핑회로(11)와, 액티브상태에서 제2펌핑신호를 발생하는 액티브 킥커수단(12A), 상기 제1제어신호(A)에 응답하여 인에이블되고 상기 제2펌핑신호에 응답하여 전하를 펌핑하는 제2전하펌핑수단(12B)로 구성된 제2전하펌핑회로(12)로 구성된다.
상기 검출수단(20)은 상기 캐패시터(C)의 충전전압의 레벨이 소정의 상한 레벨로 상승하는 것을 검출하여 상한검출신호(ψDET)를 발생하는 제2전압레벨 검출수단(26)과, 상기 상한검출신호(ψDBET)가 액티브되고 반도체 장치의 동작사이클이 빨라지는 경우를 검출하여 게이트신호를 발생하는 동작주기 검출수단(27)으로 구성된다.
상기 동작주기 검출수단(27)은 제4도를 참조하면, 상기 상한검출신호(ψDET)의 액티브상태에서 상기 동작신호를 게이트하는 입력게이트수단(AND1), 상기 입력 게이트수단(AND1)을 통과한 동작신호의 지연된 후단을 다음 동작신호의 선단과 비교하여 제1판단신호(A2)를 발생하는 제1판단수단(27A), 상기 입력게이트수단(AND1)을 통과한 동작신호의 지연된 선단을 다음 동작신호의 후단과 비교하여 제2판단신호(B2)를 발생하는 제2판단수단(27B), 상기 제1및 제2판단수단(27A,27B)의 출력신호(A2, B2)와 상기 상한검출신호(ψDET)를 인버터(IN2)에 의해 반전시킨 신호를 조합하여 상기 게이트신호(SLOW)를 발생하는 출력게이트수단(OR1)을 포함한다
상기 제1판단수단(27A)은 상기 입력게이트수단(AND1)을 통과한 동작신호를 소정시간 지연시키는 제1지연기(DY1)와 지연된 신호(A1)의 선단을 데이터 입력하고 다음 동작신호의 후단을 클럭입력하는 D형 플립플롭(F/F1)으로 구성한다.
상기 제2판단수단(27B)은 상기 입력게이트수단(AND1)을 통과한 동작신호를 반전시키는 인버터(INV1)와, 인버팅된 신호를 소정시간 지연시키는 제2지연기(DY2)와 지연된 신호(B1)의 선단을 데이터 입력하고 다음 동작신호의 후단을 클럭 입력하는 B형 플립플롭(F/F2)으로 구성한다
제5도를 참조하면, 상기 제1지연기(DY1) 또는 제2지연기(BY2)는 입력신호를 반전시키는 인버터(INV4), 인버터(INV4)의 출력신호가 게이트에 인가되고 소오스가 전원전압에 연결된 PMOS트랜지스터(P11), 인버터(INV4)의 출력신호가 게이트에 인가되고 소오스가 접지에 연결된 NMOS트랜지스터(N11), 게이트가 접지에 연결되고, 소오스가 P11의 드레인에 연결되고, 드레인이 N11의 드레인에 연결된 PMOS트랜지스터(P12), N11의 드레인 출력신호가 게이트에 인가되고 소오스가 전원전압에 연결된 PMOS트랜지스터(P13), N11의 드레인 출력신호가 게이트에 인가되고 소오스가 접지에 연결된 NMOS트랜지스터(N13), N11의 드레인 출력신호가 게이트에 연결되고, 소오스가 N13의 드레인에 연결되고, 드레인이 P13의 드레인에 연결된 NMOS트랜지스터(N12), N12의 드레인 출력신호를 반전시키는 인버터(INV5)로 구성된다.
본 발명에 의한 지연기는 P12와 N12의 턴온저항값의 설정에 의해 지연시간을 조정할 수 있다.
제6도는 본 발명에 의한 동작주기 검출수단(27)의 동작 타이밍을 나타낸다.
반도체 메모리장치의 외부로부터 인가된 로우어드레스 스트로브신호(RASB)는 상한 검출신호(φDET)의 액티브 구간에서 입력 게이트수단(AND1)을 통과하게 된다. 그외에는 차단된다.
입력 게이트수단을 통과한 신호는 제1지연기(DY1)에 의해 소정시간(td1)만큼 지연되어 A1신호로 출력되게 된다. A1신호는 RASB신호의 하강엣지에서 F/F1에 데이터 입력되어 래치된다.
따라서, 현재의 RASB의 후단으로부터 일정시간 지연된 A1신호의 선단보다 다음의 RASB의 선단이 느리게 나타나게 되면(실선파형) F/F1에는 하이상태가 래치되므로 A2신호가 하이상태로 되어 정상적인 동작이 진행되고, 반도체 장치의 동작주기가 빨라져서 A1신호의 선단보다 다음의 RASB의 선단이 빠르게 나타나게 되면(점선파형) F/F1에는 로우상태가 래치되므로, A2신호가 로우상태로 되어 RASB신호가 전하펌핑수단(10)에 인가되는 것을 차단하게 된다.
또한, 입력 게이트수단(AND1)을 통과한 신호는 인버터(INV1)을 거쳐서 제2지연기(DY2)에 의해 소정시간(td3)만큼 지연되어 B1신호로 출력되게 된다. B1신호는 RASB신호의 상승엣지에서 F/F2에 데이터 입력되어 래치된다.
따라서, 현재의 RASB의 선단으로부터 일정시간 지연된 B1신호의 선단보다 현재의 RASB의 후단이 느리게 나타나게 되면(실선파형) F/F2에는 하이상태가 래치되므로 정상적인 동작이 진행되고, 반도체 장치의 동작주기가 빨라져서 B1신호의 선단보다 현재의 RASB의 후단이 빠르게 나타나게 되면(점선파형) F/F2에는 로우상태가 래치되므로, RASB신호가 전하펌핑수단(10)에 인가되는 것을 차단하게 된다.
상술한 바와 같이 본 발명의 고전압 발생회로는 고전압이 소정 레벨 이상으로 높은 상태에서 반도체 장치의 동작주기가 빨라지게 되면 전하펌핑회로의 동작을 중단시킴으로써 고속동작에 의해 필요 이상으로 고전압이 증가하는 것을 방지할 수 있어서 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 제1제어신호에 응답하여 인에이블되고 스탠바이동안에는 제1펌핑율로 전하를 펌핑하고, 액티브동안에는 제2펌핑율로 전하를 펌핑하도록 동작신호에 응답하는 전하펌핑수단; 상기 전하펌핑수단으로부터 펌핑되는 전하를 충전하고 충전전압을 전원전압 보다 높은 고전압으로 제공하는 캐패시터; 상기 고전압이 소정 제1전압레벨 이상으로 상승할 경우에는 여분의 전하를 상기 전원전압으로 바이패스시키는 클램프수단; 상기 고전압이 소정의 제2전압레벨로 하강하는 것을 검출하여 상기 제1제어신호를 발생하는 제1전압레벨 검출수단; 상기 고전압이 제3 전압레벨이상으로 상승하고 상기 동작신호의 사이클이 빨라지는 경우에는 상기 전하펌핑수단에 제공되는 동작신호를 차단하는 게이트신호를 발생하는 검출수단; 및 상기 게이트신호에 응답하여 상기 전하펌핑수단에 인가되는 상기 동작신호를 게이팅하는 게이트수단을 구비하는 것을 특징으로 하는 반도체 장치의 고전압 발생회로.
  2. 제1항에 있어서, 상기 검출수단은 상기 고전압이 제3전압레벨이상으로 상승하는가를 검출하는 상한검출신호의 액티브상태에서 상기 동작신호를 게이트하는 입 력게이트수단; 상기 게이트수단을 통과한 동작신호의 지연된 후단을 다음 동작신호의 선단과 비교하여 제1판단신호를 발생하는 제1판단수단; 상기 게이트수단을 통과한 동작신호의 지연된 선단을 다음 동작신호의 후단과 비교하여 제2판단신호를 발생하는 제2판단수단; 상기 제1및 제2판단수단의 출력신호와 상기 상한검출신호를 조합하여 상기 게이트신호를 발생하는 출력게이트수단을 구비하는 것을 특징으로 하는 반도체 장치의 고전압발생회로.
  3. 제2항에 있어서, 상기 제1판단수단은 상기 입력게이트수단을 통과한 동작신호의 지연된 선단을 데이터 입력하고 다음 동작신호의 후단을 클럭입력하는 D형 플립플롭으로 구성한 것을 특징으로 하는 반도체 장치의 고전압발생회로.
  4. 제2항에 있어서, 상기 제2판단수단은 상기 입력게이트수단을 통과한 동작신호의 지연된 후단을 데이터 입력하고 다음 동작신호의 선단을 클럭입력하는 D형 플립플롭으로 구성한 것을 특징으로 하는 반도체 장치의 고전압 발생회로.
  5. 제1항에 있어서, 상기 게이트수단은 상기 게이트신호에 응답하여 상기 반도체장치의 동작신호를 게이트하는 앤드게이트로 구성된 것을 특징으로 하는 반도체 장치의 고전압 발생회로.
  6. 제1항에 있어서, 상기 반도체장치는 메모리장치이고 상기 동작신호는 로우어드레스 스트로브신호인 것을 특징으로 하는 반도체 장치의 고전압발생회로.
  7. 스탠바이상태에서 제1펌핑신호를 발생하는 발진기; 제1제어신호에 응답하여 인에이블되고, 상기 제1펌핑신호에 응답하여 전하를 펌핑하는 제1전하펌핑수단; 반도체 장치의 동작상태에서 제2펌핑신호를 발생하는 액티브 킥커수단; 상기 제1제어신호에 응답하여 인에이블되고 상기 제2펌핑신호에 응답하여 전하를 펌핑하는 제2펌핑수단; 상기 제1및 제2펌핑수단으로부터 공급되는 전하를 충전하는 캐패시터; 상기 캐패시터의 충전전압이 전원전압 보다 높게 설정된 고전압이상으로 상승할 경우에는 여분의 전하를 전원전압으로 바이패스시키는 클램프수단; 상기 캐패시터의 충전전압의 레벨이 소정의 하한 레벨로 하강하는 것을 검출하여 상기 제1제어신호를 발생하는 제1전압레벨 검출수단; 상기 캐패시터의 충전전압의 레벨이 소정의 상한 레벨로 상승하는 것을 검출하여 상한검출신호를 발생하는 제2전압레벨 검출수단; 상기 상한검출신호가 액티브되고 반도체 장치의 동작사이클이 빨라지는 경우를 검출하여 게이트신호를 발생하는 검출수단; 및 상기 게이트신호에 응답하여 게이팅된 상기 반도체 장치의 동작신호를 상기 발진기 및 액티브 킥커에 전달하는 게이트수단을 구비하는 것을 특징으로 하는 반도체 장치의 고전압 발생회로.
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