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KR940005691B1 - 기판전압 발생 장치의 차아지 펌프회로 - Google Patents

기판전압 발생 장치의 차아지 펌프회로 Download PDF

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KR940005691B1
KR940005691B1 KR1019910018834A KR910018834A KR940005691B1 KR 940005691 B1 KR940005691 B1 KR 940005691B1 KR 1019910018834 A KR1019910018834 A KR 1019910018834A KR 910018834 A KR910018834 A KR 910018834A KR 940005691 B1 KR940005691 B1 KR 940005691B1
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Abstract

내용 없음.

Description

기판전압 발생 장치의 차아지 펌프회로
제 1 도는 기판전압 발생 장치의 전체 시스템 블록도.
제 2 도는 종래에 있어서 차아지 펌프 회로도.
제 3 도는 본 발명에 의한 차아지 펌프 회로도.
제 4 도는 본 발명에 있어서의 입력 클록들의 타이밍도.
제 5 도는 Vcc=1.5V 일시에 종래 회로 및 본 발명에 의한 회로의 VBB의 세트업 특성 비교.
본 발명은 반도체 메모리 장치에서 사용하는 기판전압 발생 장치에 관한 것으로, 특히 기판에 음전압을 발생시키는 차아지 펌프(charge pump) 회로에 관한 것이다. 반도체 메모리 장치에서 기판전압 발생 장치를 사용하는 이유는 각 모오스 트랜지스터(MOS transistor)들의 드레쉬 홀드(threshold voltage) 전압의 안정, 기생 트랜지스터 발생의 방지 그리고 외부신호의 언더슈트(undershoot)로 인한 오동작의 방지등을 위함이다. 예를들어 엔형 채널(n-type channel)로 이루어지고 기판이 파형으로된 모오스 트래지스터에 있어서 상기 기판에 음전압을 걸어주면 기생 트랜지스터의 발생을 억제할 수 있고 또한 드레쉬 홀드 전압을 안정화 시킬 수 있음은 이 분야에 잘 알려진 사항이다.
제 1 도는 본 발명의 이해를 돕고자 개시한 기판전압 발생 장치의 전체 시스템 블록도이다. 상기 제 1 도에서 VBB(50) 전압이 소정의 원하지 않는 전압 레벨일때는 디텍터(detector)(10)가 이것을 검출해서 오실레이터(oscillator)(20)를 동작시킨다. 그러면 상기 오실레이터의 신호를 받아서 차아지 펌프 회로(40)의 구동회로(30)가 구동되어 상기 차아지 펌프 회로(40)를 동작 시키고 상기 VBB(50) 전압을 원하는 전압 레벨로 바꾸어 주는 것이다. 여기에서 본 발명은 바로 상기 차아지 펌프회로(40)에 관한 것이다.
제 2 도는 종래 기술에 의한 기판전압 발생 장치의 차아지 펌프회로이다. 이 회로는 CLK1~CLK4에 의하여 상기 차아지 펌프회로가 구동되어 기판으로 부터 빼낸 전류를 접지전압단으로 흐르게 함으로써 기판전압의 강하를 가져오는 작용을 한다. 상기 회로의 구동시 문제가 되는 것은 n22(n25)의 전위가 상기 CUE2(CLK3)에 의해 구동되는 M23(M25)에 의해서 최저-VCC로 내려 갔을시에, n21(n26)의 전위도 상기 CLK1(CLE4)에 의해 구동되는 M21(M26)에 의해서 최저-VCC로 까지만 내려가기 때문에 VBB는 최저-VCC-VTP(여기서 VTP는 통상-1.0V 내외 양)까지 밖에 내려가지 않는다는 것이다. 때문에 이러한 회로 구성의 경우에는 특히 low vcc에서의 펌핑 능력의 저하를 가져오게 되어 안정된 기판전압이 발생되지 않는 문제점이 있다. 따라서 본 발명의 목적은 차아지 펌핑 능력이 향상 되어, 특히 low vcc에서 안정된 기판전압이 발생되는 기판전압 발생장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 일정주파수의 구형파를 출력하는 발진회로와 상기의 구형파를 입력으로 하여 CLK1~CLK4라는 구형파를 출력하는 구동회로와 소정의 기판전압이 유입되는 기판노드를 가지는 반도체 메모리 장치의 기판전압 발생 장치에 있어서, 상기 CLK1신호에 전극의 일단이 접속되는 제 1 펌핑캐패시터와, 상기 CLK2신호에 전극의 일단이 접속되는 제 2 펌핑캐패시터와, 상기 CLK3신호에 전극의 일단이 접속되는 제 3 펌핑캐패시터와, 상기 CLK2신호에 전극의 일단이 접속되는 제 4 펌핑캐패시터와, 상기 CLK3신호에 전극의 일단이 접속되는 제 5 펌핑캐패시터와, 상기 CLK4신호에 전극의 일단이 접속되는 제 6 펌핑캐패시터와, 상기 제 5 펑핌캐패시터 전극의 타단에 게이트가 연결되고 상기 제 1 펌핑캐패시터 전극의 타단 및 상기 기판노드사이에 채널이 형성된 제 1 트랜지스터와, 상기 제 2 펌핑캐패시터의 전극의 타단에 게이트가 연결되고 상기 제 6 펌핑캐패시터 전극의 타단 및 상기 기판노드사이에 채널이 형성된 제 2 트랜지스터와, 상기 각 펌핑캐패시터 전극의 각 타단과 상기 기판노드 사이에 위치하여 상기 기판노드의 전압을 소정의 음전위 레벨로 만들어 주기 위한 수단으로 이루어지는 차아지 펌프회로임을 특징으로 한다. 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 본 발명에 의한 차아지 펌프회로도를 제 3 도에 도시하였으며 입력 클록들의 타이밍도를 제 4 도에 도시하였다. 상기 제 3 도의 구성은, 상기 CLK1신호에 전극의 일단이 접속되는 제 1 펌핑캐패시터(M1)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 2 펌핑캐패시터(M2)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 3 펌핑캐패시터(M3)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 4 펌핑캐패시터(M4)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 5 펌핑캐패시터(M5)와, 상기 CLK4신호에 전극의 일단이 접속되는 제 6 펌핑캐패시터(M6)와 상기 제 5 펌핑캐패시터(M5)의 전극의 타단에 게이트가 연결되고 상기 제 1 펌핑캐패시터(M1) 전극의 타단 및 기판노드(VBB) 사이에 채널이 형성된 제 1 트랜지스터(M11)와, 상기 제 2 펌핑캐패시터(M2)의 전극의 타단에 게이트가 연결되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 형성된 제 2 트랜지스터(M14)와, 상기 각 펌핑캐패시터 전극의 각 타단과 상기 기판노드(VBB) 사이에 위치하여 상기 기판노드(VBB)의 전압을 소정의 음전위 레벨로 만들어 주기 위한 수단을 구비하는 구성이다. 상기 수단은 상기 제 1 펌핑캐패시터(M1) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 3 트랜지스터(M7)와, 상기 제 3 펌핑캐패시터(M3) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 4 트랜지스터(M8)와, 상기 제 4 펑핌캐패시터(M4) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 5 트랜지스터(M9)와, 상기 제 6펌핑캐패시터(M6) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 6 트랜지스터(M10)와, 기판노드(VBB)에 게이트가 접속되고 상기 제 3 펌핑캐패시터(M3) 전극의 타단 및 상기 제 5 펌핑캐패시터(M5) 전극의 타단사이에 채널이 형성된 제 7 트랜지스터(M12)와, 상기 기판노드(VBB)에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 제 4 펌핑캐패시터(M4) 전극의 타단사이에 채널이 형성된 제 8 트랜지스터(M13)와, 상기 제1 및 제 2 펌핑캐패시터(M1)(M2) 전극의 각 타단사이에 채널이 형성되고 상기 제 1 펌핑캐패시터(M1) 전극의 타단에 게이트가 접속된 제 9 트랜지스터(M15)와, 상기 제5 및 제 6 펌핑캐패시터(M5)(M6) 전극의 각 타단사이에 채널이 형성되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단에 게이트가 접속된 제10트랜지스터(M16)로 이루어진다. 상기 구성에서 본발명의 핵심은 상기 M11 및 M14트랜지스터의 각단자별 접속관계에 있음을 유의하기 바란다.
상기 제 4 도를 참조해서 본 발명에 따른 차아지 펌프회로의 동작을 상세히 설명한다. 상기 제 3 도 회로는 상기 제 4 도에 나타낸 것과 같은 클록 신호 CLK1~CLK4가 입력되어 동작이 되는데, 먼저 타이밍(timing)구간 A에는 n1의 전위가 -VCC+VTP로 되어 있기 때문에 M7이 완전히 "턴온"되어 VBB node에서 n2로 전류가 유입해 상기 n2의 전위는 VBB가 된다. 한편 이때 n6은 M14를 통하여 VBB로 프리차아지 되어 있고 n5는 M9를 통하여 방전 되기 때문에 그라운드로 전위가 잡히게 된다. 타이밍 구간 B가 되면 CLK1이 OV에서 VCC로 바꿔기 때문에 n1의 전위는 VTP로 바뀌게 되어 M7을 "턴오프"하게 된다. 타이밍구간 C가 되면 CLK2가 OV에서 VCC로 바꾸게 되어 n2의 전위가 VBB+VCC로 된다. 타이밍구간 D가 되면 CLK3가 VCC에서 OV로 바뀌게 되어 n2의 전위는 M8을 통하여 ground 전위까지 방전되며 n5의 전위는 -VCC로 바뀐다. 타이밍 구간 E에는 CLK가 VCC에서 OV로 바뀌게 되어 n6의 전위는 -VCC+VTP로 바뀌게 되어 M10을 완전히 "턴온"시키므로 n의 전위는 VBB로 바뀐다. 타이밍 구간 F가 되면 CLK가 OV에서 VCC로 바뀌기 때문에 n6의 전위는 VTP로 바뀌게 되어 M10을 "턴오프"하게 된다. 타이밍구간 G가 되면 CLK3가 OV에서 VCC로 바뀌게 되어 n5의 전위는 VBB에서 VBB+VCC로 변한다. 타이밍구간 H가 되면 CLK2가 VCC에서 OV로 바뀌기 때문에 n2의 전위는 -VCC로 바뀌며 n4의 전위도 -VCC로 바뀌게 되어 M9를 "턴온"시키므로 n5의 전위는 ground 전위 까지 방전되어 한 주기 동안 펌핑 회로는 두번의 차아지 펌핑을 하게 된다.
종래이 회로 구성에서는 n21 및 n26의 전위가 최저 -VCC까지 밖에 내려 가지 않기 때문에 VBB node의 전위가 최저 -VCC-VTP까지 밖에 내려가지 않았으나 본 발명에 의한 회로 구성에서는 n1 및 n6의 전위가 최저 -VCC+VTP 까지 내려 가기 때문에 VBB node의 전위가 최저-VCC까지 내려 갈 수 있게 된다. 그래서 본 발명의 의한 회로 구성을 할 경우에는 low vcc에서도 안정된 VBB level을 얻을 수 있다. 그리고 제 5 도에 VCC≒1.5V일시에 종래 회로 및 본 발명에 의한 회로의 VBB의 세트업(set-up) 특성을 비교한 그래프를 도시하였다. 상기 제 5 도에서 알수 있듯이 본 발명은 종래 회로 보다도 특히 낮은 레벨의 전원전압하에서도 VBB단을 소정의 원하는 음전압으로 충분히 빠르게 만들어 줄 수 있게 된다.
상술한 바와 같이 본 발명은 차아지 펌핑 능력을 향상시켜, 이것으로부터 반도체 소자가 낮은 레벨의 전원전압 하에서 동작할 때 기판 전압은 안정화 하고, 대기(stand-by)시의 소비 전력을 작게 하는 효과를 가져온다.

Claims (6)

  1. 일정주파수의 구형파를 출력하는 발진회로와 상기와 구형파를 입력으로 하여 CLK1~CLK4라는 구형파를 출력하는 구동회로와 소정의 기판전압이 유입되는 기판노드(VBB)를 가지는 반도체 메모리 장치의 기판전압 발생장치에 있어서, 상기 CLK1신호에 전극의 일단이 접속되는 제 1 펌핑캐패시터(M1)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 2 펌핑캐패시터(M2)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 3 펌핑캐패시터(M3)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 4 펌핑캐패시터(M4)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 5 펌핑캐패시터(M5)와, 상기 CLK4신호에 전극의 일단이 접속되는 제 6 펌핑캐패시터(M6)와, 상기 제 5 펌핑캐패시터(M5)의 전극의 타단에 게이트가 연결되고 상기 제 1 펌핑캐패시터(M1) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 1 트랜지스터(M11)와, 상기 제 2 펌핑캐패시터(M2)의 전극의 타단에 게이트가 연결되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 2 트랜지스터(M14)와, 상기 각 펌핑캐패시터 전극의 각 타단과 상기 기판노드(VBB) 사이에 위치하여 상기 기판노드(VBB)의 전압을 소정의 음전위 레벨로 만들어주기 위한 수단으로 이루어짐을 특징으로 하는 차아지 펌프 회로.
  2. 제 1 항에 있어서, 상기 수단이 상기 제 1 펌핑캐패시터(M1) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 3 트랜지스터(M7)와, 상기 제 3 펌핑캐패시터(M3) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 4 트랜지스터(M8)와, 상기 제 4 펑핌캐패시터(M4) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 5 트랜지스터(M9)와, 상기 제 6펌핑캐패시터(M6) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 6 트랜지스터(M10)와, 상기 기판노드(VBB)에 게이트가 접속되고 상기 제 3 펌핑캐패시터(M3) 전극의 타단 및 상기 제 5 펌핑캐패시터(M5) 전극의 타단사이에 채널이 형성된 제 7 트랜지스터(M12)와, 상기 기판노드(VBB)에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 제 4 펌핑캐패시터(M4) 전극의 타단사이에 채널이 형성된 제 8 트랜지스터(M13)와, 상기 제1 및 제 2 펌핑캐패시터(M1)(M2) 전극의 각 타단사이에 채널이 형성되고 상기 제 1 펌핑캐패시터(M1) 전극의 타단에 게이트가 접속된 제 9 트랜지스터(M15)와, 상기 제5 및 제 6 펌핑캐패시터(M5)(M6) 전극의 각 타단사이에 채널이 형성되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단에 게이트가 접속된 제10트랜지스터(M16)로 이루어짐을 특징으로 하는 차아지 펌프 회로.
  3. 제 2 항에 있어서, 상기 제1-제 6 펌핑캐패시터와 상기 제1-제10트랜지스터가 각각 피모오스 트랜지스터로 이루어짐을 특징으로 하는 차아지 펌프 회로.
  4. 일정주파수의 구형파를 출력하는 발진회로와 상기와 구형파를 입력으로 하여 CLK1~CLK4라는 구형파를 출력하는 구동회로에 연결되고 상기 CLK1신호에 전극의 일단이 접속되는 제 1 펌핑캐패시터(M2)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 2 펌핑캐패시터(M2)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 3 펌핑캐패시터(M3)와, 상기 CLK2신호에 전극의 일단이 접속되는 제 4 펌핑캐패시터(M4)와, 상기 CLK3신호에 전극의 일단이 접속되는 제 5 펌핑캐패시터(M5)와, 상기 CLK4신호에 전극의 일단이 접속되는 제 6 펌핑캐패시터(M6)와, 소정의 기판전압이 유입되는 기판노드(VBB)를 가지는 차아지 펌프 회로에 있어서, 상기 제 5 펑핌캐패시터(M5)의 전극의 타단에 게이트가 연결되고 상기 제 1 펌핑캐패시터(M1) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 1 트랜지스터(M11)와, 상기 제 2 펌핑캐패시터(M2)의 전극의 타단에 게이트가 연결되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 2 트랜지스터(M14)와, 상기 제1 펌핑캐패시터(M1) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 3 트랜지스터(M7)와, 상기 제 3 펌핑캐패시터(M3) 전극의 타단에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 4 트랜지스터(M8)와, 상기 제 4 펑핌캐패시터(M4) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 접지전압단 사이에 채널이 형성된 제 5 트랜지스터(M9)와, 상기 제 6 펌핑캐패시터(M6) 전극의 타단에 게이트가 접속되고 상기 제 5 펌핑캐패시터(M5) 전극의 타단 및 상기 기판노드(VBB) 사이에 채널이 형성된 제 6 트랜지스터(M10)와, 상기 기판노드(VBB)에 게이트가 접속되고 상기 제 3 펌핑캐패시터(M3) 전극의 타단 및 상기 제 5 펌핑캐패시터(M5) 전극의 타단사이에 채널이 형성된 제 7 트랜지스터(M12)와, 상기 기판노드(VBB)에 게이트가 접속되고 상기 제 2 펌핑캐패시터(M2) 전극의 타단 및 상기 제 4 펌핑캐패시터(M4) 전극의 타단사이에 채널이 형성된 제 8 트랜지스터(M13)를 구비함을 특징으로 하는 차아지 펌프 회로.
  5. 제 4 항에 있어서, 상기 차아지 펌프회로가 상기 제1 및 제 2 펌핑캐패시터(M1)(M2) 전극의 각 타단사이에 채널이 형성되고 상기 제 1 펌프캐패시터(M1) 전극의 타단에 게이트가 접속된 제 9 트랜지스터(M15)와, 상기 제5 및 제 6 펌핑캐패시터(M5)(M6)전극의 각 타단사이에 채널이 형성되고 상기 제 6 펌핑캐패시터(M6) 전극의 타단에 게이트가 접속된 제10트랜지스터(M16)를 더 구비함을 특징으로 하는 차아지 펌프 회로.
  6. 제 5 항에 있어서, 상기 제1-제 6펌핑캐패시터와 상기 제1-제10트랜지스터가 각각 피모오스 트랜지스터로 이루어짐을 특징으로 하는 차아지 펌프 회로.
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