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KR100480553B1 - 디램장치의리프레쉬제어방법 - Google Patents

디램장치의리프레쉬제어방법 Download PDF

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KR100480553B1 KR1019970019552A KR19970019552A KR100480553B1 KR 100480553 B1 KR100480553 B1 KR 100480553B1 KR 1019970019552 A KR1019970019552 A KR 1019970019552A KR 19970019552 A KR19970019552 A KR 19970019552A KR 100480553 B1 KR100480553 B1 KR 100480553B1
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Abstract

셀프 리프레쉬 동작의 일부에 자동 리프레쉬 동작과 같은 방식을 포함하는 디램 장치의 리프레쉬 제어 방법을 개시한다.
자동 리프레쉬 명령이 입력되면, 리프레쉬 엔터 펄스를 발생시켜 RAS 마스터 신호를 인에이블하여 리프레쉬를 시작하고, 상기 리프레쉬 엔터 펄스에 의해 인에이블된 리프레쉬 마스터 신호에 의해 일정 시간뒤에 자동으로 발생된 펄스가 RAS 마스터 신호를 다시 디세이블하여 리프레쉬를 끝내는 자동 리프레쉬 제어 방법을 구비하는 디램 리프레쉬 제어 방법에 있어서, 셀프 리프레쉬 명령이 입력되면 첫번째 리프레쉬 주기는 상기 자동 리프레쉬 명령이 입력될 때 발생된 상기 리프레쉬 엔터 펄스가 발생하여 상기 자동 리프레쉬와 같은 방식으로 리프레쉬가 수행된다.
두번째 리프레쉬 주기부터는 셀프 리프레쉬 정보에 의해 인에이블된 셀프 리프레쉬 오실레이터의 출력으로부터 일정 주기의 펄스를 발생시켜 그 펄스가 상기 리프레쉬 엔터 펄스와 같은 입력으로 RAS 마스터 신호를 인에이블하여 상기 첫번째 리프레쉬 주기와 같이 리프레쉬를 수행하는 셀프 리프레쉬 제어 방법을 더 구비하는 것을 특징으로 하는 디램 리프레쉬 제어 방법을 제공한다.

Description

디램 장치의 리프레쉬 제어 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디램 장치의 리프레쉬 제어 방법에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory) 장치에서는 디램 셀에 저장된 데이터를 계속 유지하기 위하여 반드시 일정한 주기마다 디램 셀을 리프레쉬시켜 주어야 한다.
리프레쉬 방법으로는 두가지로서 자동 리프레쉬 방법과 셀프 리프레쉬 방법이 있다. 자동 리프레쉬는 하나의 로우(row)에 해당하는 셀들에 대해 리프레쉬를 수행하는 명령이고. 셀프 리프레쉬는 주로 데이터 유지와 저전력 동작에 사용되는 명령으로서 내부적으로 로우(row) 주소를 증가시키며 계속 리프레쉬를 수행하는 것이다.
도 1은 종래의 자동 리프레쉬 제어 방법의 전체적인 블록 다이어그램(auto refresh control scheme)과 그 타이밍도이다. 자동 리프레쉬 명령이 입력되면 자동 리프레쉬 명령에 의해 발생된 신호가 RAS(Row Address Strobe) 마스터 신호인 PR(100)을 인에이블시켜 리프레쉬를 시작한다. 또한. 자동 리프레쉬 명령은 리프레쉬 마스터 신호인 PRFHB(110))를 '로우(low)'로 하고, PRFHB(110) 신호는 PRFH(120) 신호를 인에이블시켜 일정 지연이 지난 다음 PRFH(120)가 디세이블될 때 발생된 로우 프리챠아지 자동 펄스인 PAPB(130)로 PR(100)을 다시 디세이블시킨다. 이때 PRFHB(110)도 '하이(high)'가 되어 리프레쉬를 끝낸다.
도 2는 종래의 셀프 리프레쉬 제어 방법의 전체적인 블록 다이어그램(self refresh control scheme)과 그 타이밍도이다.
셀프 리프레쉬 명령이 입력되면, 처음 리프레쉬 주기는 자동 리프레쉬와 동일하게 동작한다. 셀프 리프레쉬 명령에 의해 PR(200)과 PRFHB(210)가 인에이블되고, PRFHB(210)신호에 의해 PRFH(220)가 발생되고 PRFH가 디세이블될 때 PAPB(230)를 발생시켜 PR(200)을 디세이블 시킨다. 하지만 이때, 셀프 리프레쉬 마스터 신호인 PSELF가 '하이'이기 때문에 PRFHB(210)는 자동 리프레쉬 때와는 달리 '로우(low)'로 유지되어 계속 리프레쉬를 진행하게 된다.
따라서. PSELF가 '하이 '이면, 셀프 리프레쉬 오실레미터(240)가 동작하여 일정주기로 오실레이터 출력인 SRFHP(250)가 발생되어 두번째 리프레쉬 주기부터는 SRFHP(250) 신호가 '로우(low)'가 될 때마다 PRFH(220)가 발생된다. 이 PRFH(220)는 첫번째 리프레쉬 주기때 PAPB(230)에 의해 '하이(high)'가 된 PSRAS(260) 신호에 의해 SRSP(270) 신호가 되고, SRSP(270) 신호는 노아게이트(280)를 거쳐 PRDB 신호가 되어 리프레쉬를 수행한다. 도면에 도시된 ①은 첫번째 리프레쉬 주기때의, ②는 두번째 리프레쉬 주기때와 그이후의 인에이블과 디세이블 상태를 나타낸다.
이상과 같이, 종래에는 자동 리프레쉬때는 외부 명령에 의해 PR(13())을 인에이블하고 일정 지연 후 펄스에 의해 디세이블하는 데 반하여. 셀프 리프레쉬때는 PR과 같은 역할을 하는 SRSP 신호를 발생시켜 리프레쉬를 수행하는 서로 다른 방식을 사용함으로써 각각의 동작을 위한 회로들이 따로 존재해야 하는 문제점이 있었다.
한편, 종래 기술에서는 셀프 리프레쉬 엑시트(exit) 방법을 도 3과 도 4에서 와 같이 두가지 경우로 나누어서 설명하고 있다.
도 3은 종래 기술에 따른 셀프 리프레쉬 엑시트(self refresh exit)시의 타이밍도로서 아이들(idle) 상태일 때의 엑시트 방법을 나타낸다.
도 3은 메모리 내부에서 로우 액티브(row active)상태가 아닐 때, 즉, 아이들(idle) 상태일 때 엑시트(exit)하는 경우인데, 셀프 리프레쉬 엑시트 명령으로 인해 PSELF 신호가 '로우(low)'로 되면, PAPB를 발생시켜 PRFHB를 '하이'로 하고 PSRAS도 디세이블시켜 SRSP 신호 발생을 막으면서 리프레쉬를 끝낸다.
도 4는 종래 기술에 따른 셀프 리프레쉬 엑시트시의 타이밍도로서 로우 액티브(row active) 상태일 때 엑시트 방법을 나타낸다.
도 4는 메모리 내부에서 로우 액티브(row active) 상태일 때 엑시트(exit)하는 경우인데, PRFH가 '하이'인지 검출하여 PRFH가 '로우'가 될 때까지 기다린 후 PAPB를 발생시켜 PRFHB를 '하이'로 하고 PSRAS도 디세이블한다.
따라서. 종래 기술의 셀프 리플레쉬 엑시트는 내부의 로우 액티브 상태를 검출하여 아이들(idle) 상태일 때와 로우 액티브(row active) 상태일 때의 두가지 서로 다른 제어를 수행하도록 함으로써 관련 회로들이 많고 제어 방식이 복잡해지는 단점이 있다.
따라서. 본 발명의 목적은, 셀프 리프레쉬 동작의 일부에 자동 리프레쉬 동작과 같은 방식을 포함함으로써 관련 회로들을 공유할 수 있도록 하며 셀프 리플레쉬 엑시트시는 내부의 로우 액티브 상태를 검출할 필요가 없도록 하는 디램 장치의 리프레쉬 방법을 제공함에 있다.
상기 과제를 달성하기 위한 본 발명은, 자동 리프레쉬 명령이 입력되면, 리프레쉬 엔터 펄스를 발생시켜 RAS 마스터 신호를 인에이블하여 리프레쉬를 시작하고, 상기 리프레쉬 엔터 펄스에 의해 인에이블된 리프레쉬 마스터 신호에 의해 일정 시간뒤에 자동으로 발생된 펄스가 RAS 마스터 신호를 다시 디세이블하여 리프레쉬를 끝내는 자동 리프레쉬 제어 방법을 구비하는 디램 리프레쉬 제어 방법에 있어서, 셀프 리프레쉬 명령이 입력되면 첫번째 리프레쉬 주기는 상기 자동 리프레쉬 명령이 입력될 때 발생된 상기 리프레쉬 엔터 펄스가 발생하여 상기 자동 리프레쉬와 같은 방식으로 리프레쉬가 수행된다.
두번째 리프레쉬 주기부터는 셀프 리프레쉬 정보에 의해 인에이블된 셀프 리프레쉬 오실레이터의 출력으로부터 일정 주기의 펄스를 발생시켜 그 펄스가 상기 리프레쉬 엔터 펄스와 같은 입력으로 RAS 마스터 신호를 인에이블하여 상기 첫번째 리프레쉬 주기와 같이 리프레쉬를 수행한다.
상기 셀프 리프레쉬 제어 방법은 셀프 리프레쉬 엑시트시에 상기 셀프 리프레쉬 오실레이터의 출력으로부터 발생된 펄스만을 디세이블하고 마지막으로 인에이블된 펄스에 의한 리프레쉬는 셀프 리프레쉬 엑시트에 관계없이 리프레쉬 주기를 완료한다.
상기 셀프 리그레쉬 제어 방법은 상기 셀프 리프레쉬 오실레이터 출력으로부터 펄스가 발생 중에 셀프 리프레쉬 엑시트하면 완전한 펄스가 발생될 때까지 펄스 디세이블을 연기 한다.
따라서, 본 발명에 의하면 셀프 리프레쉬 동작의 일부를 자동 리프레쉬 동작과 같은 방식을 사용함으로써 셀프 리프레쉬 회로는 자동 리프레쉬의 회로를 그대로 사용하여 별도의 셀프 리프레쉬를 위한 회로가 필요없게 되며 셀프 리프레쉬 엑시트시에 종래 기술처럼 로우 액티브(row active) 상태를 검출할 필요가 없으므로 구현 회로가 적고 제어 방식이 간단해 진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
도 5는 본 발명에 따른 자동 리프레쉬 제어 방법의 전체적인 블록 다이어그램(auto refresh control scheme)과 그 타이밍도이다.
본 발명의 자동 리프레쉬 구현 방식은 종래의 자동 리프레쉬와 유사하다. 자동 리프레쉬 명령이 입력되면. 자동 리프레쉬때 발생되는 펄스인 PREF(리프레쉬 엔터 펄스)가 발생되어 RAS 마스터 신호인 PR(500)과 리프레쉬 마스터 신호인 PRFH(510)를 인에이블 시킨다. PR이 인에이블되면 일정 지연이후에 비트라인 센싱 인에이블 신호인 PSE(530)가 인에이블되는 데, PSE가 인에이블될 때 PRFH가 '하이(high)'이면 일정 지연후에 로우(ROW) 프리챠아지 자동 필스인 PAPB(540)가 발생하여 PR(500)과 PRFH(510)를 디세이블 시켜서 리프레쉬를 끝낸다. 즉, PREF가 한 번 인에이블되면 자동으로 리프레쉬 한 싸이클이 수행된다.
도 6은 본 발명에 따른 셀프 리프레쉬 제어 방법의 전체적인 블록 다이어그램(self refresh control scheme)과 그 타이밍도이다.
본 발명의 셀프 리프레쉬 제어 방식은 다음과 같다. 처음 셀프 리프레쉬 명령이 입력되면 셀프 리프레쉬때 발생되는 펄스인 PREF(리프레쉬 엔터 펄스)가 발생하여 위의 자동 리프레쉬와 같은 방식으로 첫번째 리프레쉬 싸이클이 수행된다. 셀프 리프레쉬 명령은 또한 PSELF를 인에이블시켜서 셀프 리프레쉬 오실레이터(650)를 동작시키고, 오실레이터 출력인 SRFHP(660) 신호가 '로우(low)'로 될 때마다 SRAP(670)라는 자동 펄스가 발생된다. 두번째 리프레쉬 싸이클 부터는 이 SRAP(670)가 PREF 대신에 PR(600)을 인에이블하여 리프레쉬를 수행하게 된다.
따라서, 본 발명의 셀프 리프레쉬 제어 방식은, 셀프 리프래쉬 명령어 입력되면 첫번째 리프레쉬 싸이클은 자동 리프레쉬 명령이 입력될 때 발생된 리프레쉬 엔터 펄스(PREF)가 발생하여 자동 리프레쉬와 같은 방식으로 리프레쉬가 수행되고, 두번째 리프레쉬 싸이클부터는 셀프 리프레쉬 정보에 의해 인에이블된 셀프 리프레쉬 오실레이터의 출력으로부터 일정 주기의 펄스를 발생시켜 그 펄스가 리프레쉬 엔터 펄스와 같은 입력(SRAP)으로 RAS 마스터 신호(PR)를 인에이블하여 첫번째 리프레쉬 싸이클과 같이 리프레쉬를 수행하게 된다.
도 7에는 SRAP 및 PREF에 의해 인에이블되고 PAPB에 의해 디세이블되는 RAS 마스터 신호인 PR 신호 발생 회로가 나타나 있다.
도 7을 참조하면, PR 신호 발생 회로는 SRAP 및 PREF 신호를 입력으로 하는 노아 게이트(NR)와. 상기 노아 게이트(NR)의 출력과 제2 낸드 게이트(ND2)의 출력을 입력으로 하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트(ND1)의 출력과 PAPB 신호를 입력으로 하는 제2 낸드 게이트(ND2), 및 상기 제2 낸드 게이트(ND2)의 출력을 입력으로 하여 PR 신호를 발생시키는 인버터(INV)를 구비한다. 이와 같은 구성에 따라 SRAP 및 PREF에 의해 인에이블되고 PAPB에 의해 디세이블되는 PR 신호가 발생하게 된다.
상술한 바와 같이 본 발명의 셀프 리프레쉬는 자동 리프레쉬의 회로를 그대로 사용하므로 별도의 셀프 리프레쉬를 위한 회로가 필요없게 된다.
한편, 셀프 리프레쉬 엑시트의 경우에는 종래 기술의 문제점에서 설명한 바와 같이 셀프 리프레쉬가 PR 인에이블 신호인 SRAP(670)만 제어하고 PR 디세이블은 일정 지연 후에 자동으로 수행되므로 로우 액티브(row active)중에 엑시트하여도 마지막 리프레쉬는 수행하게 되고 종래와 같이 로우 액티브를 검출하지 않아도 된다. 단, SRAP 발생 중에 셀프 리프레쉬 엑시트 명령으로 PSELF가 '로우'가 되어도 SRAP가 디세이블되면 안된다. 따라서, SRAP는 PSELF가 '로우'가 되어도 디세이블되지 않도록 완전한 SRAP 펄스를 보장해 주어야 한다.
도 8은 본 발명에 따른 SRAP 신호 발생 회로도이다. 도 8을 참조하면. SRAP 신호 발생 회로는 SRFHP를 입력으로 하는 제1 인버터(INV1)와, 상기 제1 인버터(INV1)의 출력에 접속된 홀수 개의 반전 지연수단인 제2. 제3, 제4 인버터(INV2,INV3, INV4)와, 상기 제4 인버터(INV4)의 출력과 상기 제1 인버터(INV1)의 출력 및 제2 낸드 게이트(ND2)의 출력을 입력으로 하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트(ND1)의 출력과 PSELF 신호를 입력으로 하는 제5 인버터(INV5), 및 상기 제2 낸드 게이트(ND2)의 출력을 입력으로 하여 SRAP 신호를 발생시키는 제6 인버터(INV6)를 구비한다. 이와 같은 구성에 따라 SRAP 발생 중에 셀프 리프레쉬 엑시트 명령으로 PSELF가 '로우'가 되어도 SRAP이 디세이블이 안되도록 완전한 SRAP 펄스를 보장한다.
따라서, 본 발명에서는 셀프 리프레쉬가 오직 RAS 마스터 신호의 인에이블만을 제어하고 디세이블은 일정 지연후에 자동으로 되도록 하여서 로우 액티브(row active)중에 셀프 리프레쉬 엑시트하더라도 마지막 리프레쉬 주기는 수행하게 된다. 이 방식은 종래의 방식처럼 로우 액티브(row active) 상태를 검출할 필요가 없으므로 구현 회로가 적고 제어 방식이 간단해 진다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 셀프 리프레쉬 동작의 일부를 자동 리프레쉬 동작과 같은 방식을 사용함으로써 셀프 리프레쉬 회로는 자동 리프레쉬의 회로를 그대로 사용하여 별도의 셀프 리프레쉬를 위한 회로가 필요없게 되며 셀프 리프레쉬 엑시트시에 종래 기술처럼 로우 액티브(row active) 상태를 검출할 필요가 없으므로 구현 회로가 적고 제어 방식이 간단해 진다.
도 1은 종래의 자동 리프레쉬 제어 방법의 전체적인 블록 다이어그램(auto refresh control scheme)과 그 타이밍도이다.
도 2는 종래의 셀프 리프레쉬 제어 방법의 전체직인 블록 다이어그램(self refresh control scheme)과 그 타이밍도이다.
도 3은 종래 기술에 따른 아이들(idle) 상태일 때의 셀프 리프레쉬 엑시트(self refresh exit)시의 타이밍도이다.
도 4는 종래 기술에 따른 로우 액티브(row active) 상태일 때의 셀프 리프레쉬 엑시트시의 타이밍도이다.
도 5는 본 발명에 따른 자동 리프레쉬 제어 방법의 전체적인 블록 다이어그램(auto refresh control scheme)과 그 타이밍도이다.
도 6은 본 발명에 따른 셀프 리프레쉬 제어 방법의 전체적인 블록 다이어그램(self refresh control scheme)과 그 타이밍도이다.
도 7은 도 6의 RAS 마스터 신호인 PR신호 발생 회로도이다.
도 8은 도 6의 SRAP 신호 발생 회로도이다.

Claims (5)

  1. 자동 리프레쉬 명령이 입력되면, 리프레쉬 엔터 펄스를 발생시켜 로우 어드레스 스트로브 마스터 신호를 인에이블하여 리프레쉬를 시작하고, 상기 리프레쉬 엔터 펄스에 의해 인에이블된 리프레쉬 마스터 신호에 의해 일정 시간뒤에 자동으로 발생된 펄스가 로우 어드레스 스트로브 마스터 신호를 다시 디세이블하여 리프레쉬를 끝내는 자동 리프레쉬 제어 방법을 구비하는 디램 리프레쉬 제어 방법에 있어서,
    셀프 리프레쉬 명령이 입력되면 첫번째 리프레쉬 주기는 상기 자동 리프레쉬 명령이 입력될 때 발생된 상기 리프레쉬 엔터 펄스가 발생하여 상기 자동 리프레쉬와 같은 방식으로 리프레쉬가 수행되고, 두번째 리프레쉬 주기부터는 셀프 리프레쉬 정보에 의해 인에이블된 셀프 리프레쉬 오실레이터의 출력으로부터 일정 주기의 펄스를 발생시켜 그 펄스가 상기 리프레쉬 엔터 펄스와 같은 입력으로 로우 어드레스 스트로브 마스터 신호를 인에이블하여 리프레쉬를 수행하는 셀프 리프레쉬 제어 방법을 더 구비하는 것을 특징으로 하는 디램 리프레쉬 제어 방법.
  2. 제1항에 있어서, 상기 셀프 리프레쉬 제어 방법은 셀프 리프레쉬 엑시트시에 상기 셀프 리프레쉬 오실레이터의 출력으로부터 발생된 펄스만을 디세이블하고 마지막으로 인에이블된 펄스에 의한 리프레쉬는 셀프 리프레쉬 엑시트에 관계없이 리프레쉬 주기를 완료하는 것을 특징으로 하는 디램 리프레쉬 제어 방법.
  3. 제1항에 있어서, 상기 셀프 리프레쉬 제어 방법은 상기 셀프 리프레쉬 오실레이터 출력으로부터 펄스가 발생 중에 셀프 리프레쉬 엑시트하면 완전한 펄스가 발생될 때까지 펄스 디세이블을 연기하는 것을 특징으로 하는 디램 리프레쉬 제어 방법.
  4. 제1항에 있어서 ,
    상기 로우 어드레스 스트로브 마스터 신호의 발생은,
    상기 리프레쉬 엔터 펄스 및 상기 오실레이터의 출력에 의한 펄스를 수신하여 노아 연산하는 단계;
    상기 노아 연산 결과와 제2 낸드 연산 결과를 수신하여 제1 낸드 연산하는 단계;
    상기 제1 낸드 연산 결과와 로우 프리챠아지 자동 펄스를 수신하여 상기 제2 낸드 연산하는 단계; 및
    상기 제2 낸드 연산 결과를 반전시켜 상기 로우 어드레스 스트로브 마스터 신호를 발생시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 디램 리프레쉬 제어 방법.
  5. 제1항에 있어서 ,
    상기 오실레이터의 출력에 의한 펄스의 발생은,
    상기 오실레이터 출력을 수신하여 제1 반전시켜 출력하는 단계;
    상기 제1 반전 신호를 홀수번 반전 지연시켜 출력하는 단계;
    상기 제1 반전 신호, 상기 반전 지연된 신호, 및 제2 낸드 연산 결과를 수신하여 제1 낸드 연산하는 단계;
    셀프 리프레쉬 마스터 신호를 제2 반전시키는 단계;
    상기 제2 반전 신호 및 상기 제1 낸드 연산 결과를 상기 제2 낸드 연산하는 단계 ; 및
    상기 제1 낸드 연산 결과를 반전시켜 그 반전 결과를 상기 오실레이터의 출력에 의한 펄스로서 출력하는 단계를 포함하여 이루어지고,
    상기 오실레이터의 출력에 의한 펄스는 셀프 리프레쉬 엑시트 시에 이용되는 것을 특징으로 하는 디램 리프레쉬 제어 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487488B1 (ko) * 1997-08-16 2005-08-10 삼성전자주식회사 로우어드레스스트로브신호의폭측정장치를갖는반도체메모리장치와그장치의로우어드레스스트로브신호의폭측정방법
KR100518508B1 (ko) * 1997-10-30 2005-11-29 삼성전자주식회사 반도체메모리장치
KR100794998B1 (ko) * 2006-06-01 2008-01-16 주식회사 하이닉스반도체 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001862B1 (ko) * 1993-02-10 1996-02-06 현대전자산업주식회사 셀프-리프레쉬 회로
KR960025773A (ko) * 1994-12-31 1996-07-20 김주용 칼럼 어드레스 스트로브 신호 래치 업 방지회로
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001862B1 (ko) * 1993-02-10 1996-02-06 현대전자산업주식회사 셀프-리프레쉬 회로
KR960025773A (ko) * 1994-12-31 1996-07-20 김주용 칼럼 어드레스 스트로브 신호 래치 업 방지회로
JPH08287676A (ja) * 1995-04-18 1996-11-01 Matsushita Electric Ind Co Ltd 半導体メモリ装置

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