JPS6213075A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6213075A JPS6213075A JP60153211A JP15321185A JPS6213075A JP S6213075 A JPS6213075 A JP S6213075A JP 60153211 A JP60153211 A JP 60153211A JP 15321185 A JP15321185 A JP 15321185A JP S6213075 A JPS6213075 A JP S6213075A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高速動作を可能にする
低抵抗のゲート電極を有するＭＩＳＦＥＴに関する。
低抵抗のゲート電極を有するＭＩＳＦＥＴに関する。
ダイナミックＲＡＭの篩集積化、高速化はとどまること
を知らす現在でｈ２５６にビット、１Ｍビットの試作が
次々と発表寧れている。このような超ＬＳＩの中に組み
込まれるに０８Ｂ’ＥＴのゲート電極目、従来から使わ
れてきたポリシリコンでは抵抗が太きく、高速動作の請
求を満足させることができなくなってきた。
を知らす現在でｈ２５６にビット、１Ｍビットの試作が
次々と発表寧れている。このような超ＬＳＩの中に組み
込まれるに０８Ｂ’ＥＴのゲート電極目、従来から使わ
れてきたポリシリコンでは抵抗が太きく、高速動作の請
求を満足させることができなくなってきた。
ポリシリコンに代わる新しい低抵抗のゲート電極に■高
融点金属の７リサイドゲート、■高融点金属クリサイド
とポリシリコンから成るポリサイドゲート、及び■高融
点金属ゲート等がある。各ゲートのシート抵抗の関係を
調べると■〉■〉■となっているため、現在はポリシリ
コンゲートプロセスと互換性のあるポリサイドゲートが
主流になって健るが、将来り高融点金ｈゲートが広く使
われるように力ると思われるため、現在精力的に研究が
行なわれている。
融点金属の７リサイドゲート、■高融点金属クリサイド
とポリシリコンから成るポリサイドゲート、及び■高融
点金属ゲート等がある。各ゲートのシート抵抗の関係を
調べると■〉■〉■となっているため、現在はポリシリ
コンゲートプロセスと互換性のあるポリサイドゲートが
主流になって健るが、将来り高融点金ｈゲートが広く使
われるように力ると思われるため、現在精力的に研究が
行なわれている。
〔発明が解訣しようとする間融点Ｉ
高融点金輌ゲートに適した金属とし１ＶｉＭｏ。
Ｗ 、 ＋ｌ′ｉ 、 ｑ＋ ａがあるが、第１表に示
すとおシ、比抵抗の小さいＭｏやＷがやはシ好ましい。
すとおシ、比抵抗の小さいＭｏやＷがやはシ好ましい。
ところでこのＭｏ＋Ｗをシリコン飲化膜のゲーある。こ
の原因は 表 １Ｍ０−？Ｗの原子が、 ゲート電極形成稜のＭＯ８ＦＥＴ作成上必要な高温Ｃ９
００℃〜１０００℃）の熱処理によって、ゲート酸化膜
中やさらＫこれを突き抜けてシリコン等の半導体基板中
に入シ込むためである。
の原因は 表 １Ｍ０−？Ｗの原子が、 ゲート電極形成稜のＭＯ８ＦＥＴ作成上必要な高温Ｃ９
００℃〜１０００℃）の熱処理によって、ゲート酸化膜
中やさらＫこれを突き抜けてシリコン等の半導体基板中
に入シ込むためである。
また、高融点金属グー）ＭＯＳＦＥＴは従来のポリシリ
コンゲートＭＯ８ＦＥＴとしきい値電圧等の特性が異な
るため設計の大幅な変更が必要となる。
コンゲートＭＯ８ＦＥＴとしきい値電圧等の特性が異な
るため設計の大幅な変更が必要となる。
本発明の半導体袈裟は、上記問題点に着目して々された
もので、従来のポリシリコンゲートＭＯ８ＰＥＴと同等
で安定性の優れた特性を有し、ボリシリコンゲー）ＭＯ
ＳＦＥＴに比べ高速の動作が可能な半導体装置を提供す
ることを目的とする。
もので、従来のポリシリコンゲートＭＯ８ＰＥＴと同等
で安定性の優れた特性を有し、ボリシリコンゲー）ＭＯ
ＳＦＥＴに比べ高速の動作が可能な半導体装置を提供す
ることを目的とする。
本発明の半導体基板中、ゲート絶縁股上に下からポリシ
リコンと、第１の高融点金属（あるいはその化合物）と
、第２の高融点金属（あるいはその化合物）の３層力・
ら成るケート電極を冶することを特徴とするＭＩＳＦＥ
Ｔである。
リコンと、第１の高融点金属（あるいはその化合物）と
、第２の高融点金属（あるいはその化合物）の３層力・
ら成るケート電極を冶することを特徴とするＭＩＳＦＥ
Ｔである。
ゲート絶ｋｋ上にポリシリコンを形成することで従来の
ポリシリコンゲートと同等の特性を実現できる。第２の
高融点金ｈｉｌ高融応金鵜ゲートで適してＶ、ると考え
られる。Ｍｏ、’Ｗ咎で配線の中心となるものである。
ポリシリコンゲートと同等の特性を実現できる。第２の
高融点金ｈｉｌ高融応金鵜ゲートで適してＶ、ると考え
られる。Ｍｏ、’Ｗ咎で配線の中心となるものである。
岨１の縄融点金組ハＮ。
やＷがポリシリコンと反応してシリサイドを形成し高抵
抗に力って、動作速度が低下しｆｃｂ、Ｗ原子やＮｏ原
子がゲート絶縁膜や半導体基板中に浸入して特性を劣化
させるのを防止することを目的とするバリアメタルで１
°ｉＮが適している。
抗に力って、動作速度が低下しｆｃｂ、Ｗ原子やＮｏ原
子がゲート絶縁膜や半導体基板中に浸入して特性を劣化
させるのを防止することを目的とするバリアメタルで１
°ｉＮが適している。
〔実施例］
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例である。Ｐ型シリコン基板１
土にンイール）ｈ化膜２を形成する。
土にンイール）ｈ化膜２を形成する。
ＭＯＳＦＥＴを形成する領域のフィールド酸化ａ２とＨ
Ｆを含むエツチング液で除去し、その後ゲート酸化ａ３
を５００Ａ形成する。その上に減圧気相成長力でポリシ
リコン４を１００ＯＡ成長しイオン注入法でＰＣリン）
を入れる。その土にＴｉＮ５をスパッタ法で５００人形
成しさらに減圧気相成長法でＷ６を２５０ＯＡ形成する
。次にＰＲ技術とドライエツチング技術によってゲート
領域以外のＷ 、 Ｔ ｉ Ｎ 、ポリシリコンを除去
する。次にフィールド酸化層とゲート電極をマスクにＡ
ｓ（ヒ素）をイオン注入法でソース７と、ドレイン８に
打ち込み、Ｎ雪中で９００℃１０秒間のフラッシュアニ
ールを行なう。以後Ｐ２Ｏ膜による表面の平担化やＡｊ
電極の形成を打力うが第１図では省略した。
Ｆを含むエツチング液で除去し、その後ゲート酸化ａ３
を５００Ａ形成する。その上に減圧気相成長力でポリシ
リコン４を１００ＯＡ成長しイオン注入法でＰＣリン）
を入れる。その土にＴｉＮ５をスパッタ法で５００人形
成しさらに減圧気相成長法でＷ６を２５０ＯＡ形成する
。次にＰＲ技術とドライエツチング技術によってゲート
領域以外のＷ 、 Ｔ ｉ Ｎ 、ポリシリコンを除去
する。次にフィールド酸化層とゲート電極をマスクにＡ
ｓ（ヒ素）をイオン注入法でソース７と、ドレイン８に
打ち込み、Ｎ雪中で９００℃１０秒間のフラッシュアニ
ールを行なう。以後Ｐ２Ｏ膜による表面の平担化やＡｊ
電極の形成を打力うが第１図では省略した。
なおこの３層構造のケート電極において、ゲート全体の
膜厚は薄くし、第２の高融点金属（第１図でＦｉＷ６）
の膜厚をできるだけ厚くしなけれはならない。すなわち
ポリシリコン４と、第１の高融点金属（第１図ではＴｉ
Ｎ５）の膜厚はできるだけ薄くする必要がある。この点
、幸いどちらも１０００Ａ以下にすることができる。
膜厚は薄くし、第２の高融点金属（第１図でＦｉＷ６）
の膜厚をできるだけ厚くしなけれはならない。すなわち
ポリシリコン４と、第１の高融点金属（第１図ではＴｉ
Ｎ５）の膜厚はできるだけ薄くする必要がある。この点
、幸いどちらも１０００Ａ以下にすることができる。
第１因ではゲート電極の膜厚は４０００Ａであるが、こ
のときの７−ト抵抗は２５００ＡのＷ６によって法定さ
れ０，２２Ω／口となる。一方４００ＯＡのポリシリコ
ンゲート電極ではンート抵抗は、約４０Ω／口とな９３
層構造のゲート電極を採用することによシいかに高速化
が可能になるかわかる。
のときの７−ト抵抗は２５００ＡのＷ６によって法定さ
れ０，２２Ω／口となる。一方４００ＯＡのポリシリコ
ンゲート電極ではンート抵抗は、約４０Ω／口とな９３
層構造のゲート電極を採用することによシいかに高速化
が可能になるかわかる。
以上説明したように、本発明のように、ポリシリコン、
このポリシリコンと第２の高融点金属が反応することを
防止するためのバリアメタルとしての第１の高融点金属
と主たる配線となる第２の高融点金属の３層構造のゲー
ト電極を有するＭＩＳＦＥＴによって、従来のポリシリ
コンゲートＭＯ８ＦＥＴと同等で、安定性の優れた特性
を有し、ポリシリコンゲートＭＯ８ＦＥＴに比べ高速の
動作が可能力半導体装置を実現することができる。
このポリシリコンと第２の高融点金属が反応することを
防止するためのバリアメタルとしての第１の高融点金属
と主たる配線となる第２の高融点金属の３層構造のゲー
ト電極を有するＭＩＳＦＥＴによって、従来のポリシリ
コンゲートＭＯ８ＦＥＴと同等で、安定性の優れた特性
を有し、ポリシリコンゲートＭＯ８ＦＥＴに比べ高速の
動作が可能力半導体装置を実現することができる。
第１図は本発明の一実施例を示す断面図である。
１・・・・・・半導体基板ｃＰ型シリコンウェハー）、
２・・・・・・フィールド酸化膜、３・・・・・・ゲー
ト酸化膜、４・・・・・・ポリシリコン、５・・・−・
・第１の高融点金属あるいはその化合物（’Ｉ”ｉＮ）
、６・−・・・・第２の高融点金ｉＩ４あるいはその化
合物（Ｗ）、７・・・・・・ソース。 ８・・・・・・ドレイン。
２・・・・・・フィールド酸化膜、３・・・・・・ゲー
ト酸化膜、４・・・・・・ポリシリコン、５・・・−・
・第１の高融点金属あるいはその化合物（’Ｉ”ｉＮ）
、６・−・・・・第２の高融点金ｉＩ４あるいはその化
合物（Ｗ）、７・・・・・・ソース。 ８・・・・・・ドレイン。
Claims (1)
- ゲート絶縁膜上に、下からポリシリコンと第１の高融点
金属（あるいはその化合物）と第２の高融点金属（ある
いはその化合物）から成る３層構造のゲート電極を有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153211A JPS6213075A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153211A JPS6213075A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6213075A true JPS6213075A (ja) | 1987-01-21 |
Family
ID=15557474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153211A Pending JPS6213075A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213075A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462482A (en) * | 1987-08-28 | 1989-03-08 | Motorola Inc | Chemical etching of titanium/tungsten and/or titanium/tungsten/nitride |
| JPH0194664A (ja) * | 1987-10-05 | 1989-04-13 | Nec Corp | 電界効果トランジスタ |
| JPH01283861A (ja) * | 1988-05-10 | 1989-11-15 | Fuji Electric Co Ltd | 集積回路装置の製造方法 |
| US5132756A (en) * | 1988-01-14 | 1992-07-21 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
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| EP0849777A3 (en) * | 1996-12-19 | 1999-06-09 | Texas Instruments Incorporated | Method of manufacturing a gate electrode |
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| JPS60123060A (ja) * | 1983-12-07 | 1985-07-01 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-07-10 JP JP60153211A patent/JPS6213075A/ja active Pending
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