JPS60175456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60175456A JPS60175456A JP59030648A JP3064884A JPS60175456A JP S60175456 A JPS60175456 A JP S60175456A JP 59030648 A JP59030648 A JP 59030648A JP 3064884 A JP3064884 A JP 3064884A JP S60175456 A JPS60175456 A JP S60175456A
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- semiconductor device
- polysilicon
- point metal
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の製造工程においてイオン注
入により、低抵抗の高融点金属シリサイド層を形成する
方法であり、高速動作を８及とする超ＬＳＩへの適用に
、極めて有効である。
入により、低抵抗の高融点金属シリサイド層を形成する
方法であり、高速動作を８及とする超ＬＳＩへの適用に
、極めて有効である。
従来例の構成とその問題点
ＭＯＳデバイスによる半導体集積回路の製造工程におい
て、ノース、ドレインをイオン注入で形成する従来の例
を、第１図ａ −ｄに示し、以下説明を行う。
て、ノース、ドレインをイオン注入で形成する従来の例
を、第１図ａ −ｄに示し、以下説明を行う。
まず、第１図ａに示すように、シリコン基鈑１を熱酸化
して、４００人のゲート絶縁膜２を形成する。つぎに、
減圧ＣＶＤ法によりポリシリコン３を４ｏ○〇八形成す
る。続いて、ポリシリコン３にＰ（リン）を、１０００
°Ｃで拡散し、ｎ型のポリシリコンとする。その後、感
光性膜４のパターンにより、ポリシリコン３をドライエ
ツチングし、感光性膜４の除去を行う。つぎに、第１図
すに示すように、ポリシリコン３のパターンを用いてゲ
ート絶縁膜２のエツチングを行い、その後、全面にＡ８
＋を、加速電圧４ｏＫｅｖで、４Ｘ１０１５Ｃ〃「２注
入し、注入層６を形成する。つぎに、熱処理を行い、Ａ
３１−を活性化し、拡散層５′を形成する。
して、４００人のゲート絶縁膜２を形成する。つぎに、
減圧ＣＶＤ法によりポリシリコン３を４ｏ○〇八形成す
る。続いて、ポリシリコン３にＰ（リン）を、１０００
°Ｃで拡散し、ｎ型のポリシリコンとする。その後、感
光性膜４のパターンにより、ポリシリコン３をドライエ
ツチングし、感光性膜４の除去を行う。つぎに、第１図
すに示すように、ポリシリコン３のパターンを用いてゲ
ート絶縁膜２のエツチングを行い、その後、全面にＡ８
＋を、加速電圧４ｏＫｅｖで、４Ｘ１０１５Ｃ〃「２注
入し、注入層６を形成する。つぎに、熱処理を行い、Ａ
３１−を活性化し、拡散層５′を形成する。
その後、第１図ｄに示すように、層間絶縁膜６をＣＶＤ
法により成長し、つぎにコンタクトホール７をエツチン
グにより形成し、続いて、Ａ４のスパッタ膜８を成長し
、パターンニングすることにより、ＭＯＳ）ランジスタ
を形成する。
法により成長し、つぎにコンタクトホール７をエツチン
グにより形成し、続いて、Ａ４のスパッタ膜８を成長し
、パターンニングすることにより、ＭＯＳ）ランジスタ
を形成する。
しかしながら、上記方法により、微細寸法の集積回路を
製造した場合、ゲート電極であるポリシリコン３のシー
ト抵抗および、拡散層６′のシート抵抗は高く、動作速
度の低下を招く。さらに、微細化が進み、ＭＯＳトラン
ジスタが、比１列縮少法により／Ｊ％さくなった場合、
ゲート電極および拡散層のシート抵抗の増大はさらに顕
著になり、微細化により、集積回路の動作速度の向上が
期待できなくなる。
製造した場合、ゲート電極であるポリシリコン３のシー
ト抵抗および、拡散層６′のシート抵抗は高く、動作速
度の低下を招く。さらに、微細化が進み、ＭＯＳトラン
ジスタが、比１列縮少法により／Ｊ％さくなった場合、
ゲート電極および拡散層のシート抵抗の増大はさらに顕
著になり、微細化により、集積回路の動作速度の向上が
期待できなくなる。
発明の目的
本発明は、上記問題点を解決するものであり、微細加工
による集積回路において、有効な半導体装置の製造方法
を提供する。
による集積回路において、有効な半導体装置の製造方法
を提供する。
発明の構成
本発明は、要約するに、イオン注入法により、高融点金
属をシリコンの導電領域、つまりゲート電極上および拡
散層上に注入し、熱処理を加える工程をそなえたもので
、これに′より、その高融点金属をシリサイド化し、ゲ
ート電極および拡散層めシート抵抗を下け、微細加工に
よる半導体集積回路の動作性能の向上を創るものである
。また、高融点金属のシリサイドは、低抵抗にもかかわ
らず、高温で安全であり、特に酸素雰囲気中において安
定なため、現在、主流となっているポリシリコンをゲー
トとして用いるプロセスへの適合性が非常に高い。
属をシリコンの導電領域、つまりゲート電極上および拡
散層上に注入し、熱処理を加える工程をそなえたもので
、これに′より、その高融点金属をシリサイド化し、ゲ
ート電極および拡散層めシート抵抗を下け、微細加工に
よる半導体集積回路の動作性能の向上を創るものである
。また、高融点金属のシリサイドは、低抵抗にもかかわ
らず、高温で安全であり、特に酸素雰囲気中において安
定なため、現在、主流となっているポリシリコンをゲー
トとして用いるプロセスへの適合性が非常に高い。
実施例の説明
以下本発明の実施例を用いて、本発明を具体的に詳述す
る。第２図ａ −ｄは、本発明を用いた場合の、工程順
断面図である。
る。第２図ａ −ｄは、本発明を用いた場合の、工程順
断面図である。
まず、第２図ａに示すように、／リコン基板１を熱酸化
して、４００へのゲート絶縁膜２を形成する。つぎに、
減圧ＣＶＤ法によりポリシリコン３を４ｏＯＯ人形成す
る。続いて、ポリシリコン３にＰ（リン）を１０００″
Ｃで拡散し７、ｎ型のポリ７リコンとする。その後感光
性膜４のパターンにより、ポリシリコン３をドライエツ
チング１゜感光性膜４の除去を行う。つぎに、第２図す
に示すように、ポリシリコン３のパターンを用いて、ゲ
ート酸化膜２のエツチングを行い、その後、全面にＡ８
＋を加速電圧４０ＫＶで４ＸＩ Ｑ１５ｃ＋＋＋ ’注
入し、注入層６を形成する。つきに、ＷＦ６ガスをリー
スガスとして用い、Ｗ（タングステン）をイオン化し、
加速電圧ｓＯＫ’Ｖで、１５Ｘ１０１６（Ｊ−２注入し
、Ｗの注入層９を形成する。その後、９００′ＣのＮ２
ガス雰囲気中でアニールを行い、Ａｓ の拡散層５と
Ｗのシリサイド層１０を形成する。Ａｓの拡散長は、熱
処理時間により制御できる。Ｗのシリサイド層の厚さは
、熱処理時間に依存せず、Ｗ原子の数に依存する。Ｗの
シリサイドは、一般にＷＳ１２０ダインリザイドが最→
も安定なためである。−１−記の条件下においては、約
１０００人の７リサイド層が形成され、シート抵抗は、
６〜１ｏｉｌ／口である。シリサイド層１Ｑがなく、Ａ
ｓによる拡散層のみの場合は、６０〜７０Ω／口でムｈ
７Ｆ″−り當熱のギト・ｉ ＩＩ Ｍソバ愼ムＩ／ｒも
１八イも、ソリサイド層１０がないと２０〜３０Ω／′
口である。その後、第２図ｄに示すように、層間絶縁膜
６をＣＶＤ法により成長し、つぎに、コンタクトホール
７をエツチングにより形成し、続いてＡｇのスパッタ膜
８を成長し、パターンニングを行い、ＭＯＳトランジス
タによる集積回路を形成する。
して、４００へのゲート絶縁膜２を形成する。つぎに、
減圧ＣＶＤ法によりポリシリコン３を４ｏＯＯ人形成す
る。続いて、ポリシリコン３にＰ（リン）を１０００″
Ｃで拡散し７、ｎ型のポリ７リコンとする。その後感光
性膜４のパターンにより、ポリシリコン３をドライエツ
チング１゜感光性膜４の除去を行う。つぎに、第２図す
に示すように、ポリシリコン３のパターンを用いて、ゲ
ート酸化膜２のエツチングを行い、その後、全面にＡ８
＋を加速電圧４０ＫＶで４ＸＩ Ｑ１５ｃ＋＋＋ ’注
入し、注入層６を形成する。つきに、ＷＦ６ガスをリー
スガスとして用い、Ｗ（タングステン）をイオン化し、
加速電圧ｓＯＫ’Ｖで、１５Ｘ１０１６（Ｊ−２注入し
、Ｗの注入層９を形成する。その後、９００′ＣのＮ２
ガス雰囲気中でアニールを行い、Ａｓ の拡散層５と
Ｗのシリサイド層１０を形成する。Ａｓの拡散長は、熱
処理時間により制御できる。Ｗのシリサイド層の厚さは
、熱処理時間に依存せず、Ｗ原子の数に依存する。Ｗの
シリサイドは、一般にＷＳ１２０ダインリザイドが最→
も安定なためである。−１−記の条件下においては、約
１０００人の７リサイド層が形成され、シート抵抗は、
６〜１ｏｉｌ／口である。シリサイド層１Ｑがなく、Ａ
ｓによる拡散層のみの場合は、６０〜７０Ω／口でムｈ
７Ｆ″−り當熱のギト・ｉ ＩＩ Ｍソバ愼ムＩ／ｒも
１八イも、ソリサイド層１０がないと２０〜３０Ω／′
口である。その後、第２図ｄに示すように、層間絶縁膜
６をＣＶＤ法により成長し、つぎに、コンタクトホール
７をエツチングにより形成し、続いてＡｇのスパッタ膜
８を成長し、パターンニングを行い、ＭＯＳトランジス
タによる集積回路を形成する。
発明の効果
本発明によれば、ゲート電極のシート抵抗および拡散層
のシート抵抗を低下でき、高速動作のデバイスの形成に
有効である。捷だ、高融点金属のシリサイド層の形成を
、注入と熱処理で行うためゲート電極上と拡散層形成領
域とにセルファラインで形成でき、微細寸法の加工にも
適している。
のシート抵抗を低下でき、高速動作のデバイスの形成に
有効である。捷だ、高融点金属のシリサイド層の形成を
、注入と熱処理で行うためゲート電極上と拡散層形成領
域とにセルファラインで形成でき、微細寸法の加工にも
適している。
そのため、微細化、高集積化、高速化を心安とする超Ｌ
ＳＴのプロセスへの適用に極めて有効である。
ＳＴのプロセスへの適用に極めて有効である。
第１図ａ −ｄは、従来法により、ポリシリコンゲート
のＭＯＳ トランジスタで形成する場合の工程順断面図
、第２図ａ −ｄは、本発明の実施に際し、高融点金属
として、Ｗを用いた場合の例の工程順断面図である。 １・・・・シリコン基板、２・・・・・・ゲート酸化膜
、３・・・・・・ポリシリコン、４・・・・・感光性膜
、６・・・・・・注入層、６・・・・層間絶縁膜、了・
・・・・コンタクトボール、８・・・・Ａｌスパッタ膜
、９・・・・・・Ｗの注入層、１０・・・・・Ｗのシリ
サイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
のＭＯＳ トランジスタで形成する場合の工程順断面図
、第２図ａ −ｄは、本発明の実施に際し、高融点金属
として、Ｗを用いた場合の例の工程順断面図である。 １・・・・シリコン基板、２・・・・・・ゲート酸化膜
、３・・・・・・ポリシリコン、４・・・・・感光性膜
、６・・・・・・注入層、６・・・・層間絶縁膜、了・
・・・・コンタクトボール、８・・・・Ａｌスパッタ膜
、９・・・・・・Ｗの注入層、１０・・・・・Ｗのシリ
サイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (3)
- （１）高融点金属をイオン注入法により、シリコンへ注
入する工程と、熱処理によシ上記高融点金属をシリコン
と反応させ、シリサイド層を形成することを、兼ね備え
たことを特徴とする半導体装置の製造方法。 - （２）高融点金属が、Ｍｏ、Ｔａ、Ｔｉ、Ｗの群から選
ばれる特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）熱処理が、９００’Ｃ以上の窒素、酸素ガス雰囲
気あるいは真空中で行われる特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030648A JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030648A JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175456A true JPS60175456A (ja) | 1985-09-09 |
Family
ID=12309626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030648A Pending JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175456A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218023A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 半導体装置に於けるマイグレ−シヨン防止法 |
| JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-02-20 JP JP59030648A patent/JPS60175456A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218023A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 半導体装置に於けるマイグレ−シヨン防止法 |
| JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
| US5654241A (en) * | 1988-12-23 | 1997-08-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having reduced resistance of diffusion layers and gate electrodes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2692617B2 (ja) | 半導体装置の製造方法 | |
| JPS6056293B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| KR100350748B1 (ko) | 반도체장치의제조방법 | |
| JPS60175456A (ja) | 半導体装置の製造方法 | |
| US5521416A (en) | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same | |
| JP2738371B2 (ja) | 半導体装置の製造方法 | |
| JPH1140679A (ja) | 半導体装置およびその製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS6165470A (ja) | 半導体集積回路装置 | |
| JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JP3172081B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| JPS59115554A (ja) | 半導体装置の製造方法 | |
| JPS59169179A (ja) | 半導体集積回路装置 | |
| JP3640546B2 (ja) | 半導体装置の製造方法 | |
| JPS6213076A (ja) | 半導体装置の製造方法 | |
| JPH0730108A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JP3380069B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPH01175770A (ja) | 半導体装置の製造方法 | |
| JPS59121978A (ja) | 半導体装置の製造方法 | |
| JPH0318034A (ja) | 半導体装置の製造方法 | |
| JPH09186104A (ja) | 半導体装置の製造方法 | |
| JPH0457095B2 (ja) |