JPS6056293B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6056293B2 JPS6056293B2 JP10824177A JP10824177A JPS6056293B2 JP S6056293 B2 JPS6056293 B2 JP S6056293B2 JP 10824177 A JP10824177 A JP 10824177A JP 10824177 A JP10824177 A JP 10824177A JP S6056293 B2 JPS6056293 B2 JP S6056293B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明はポリシリコンとポリシリコンの間にリブラグ
トリメタル、あるいはこの金属とポリシリコンの合金が
被着された構造を有する半導体回路装置に関し、特にＭ
ＯＳ型ＦＥＴの集積回路装置に関する。
トリメタル、あるいはこの金属とポリシリコンの合金が
被着された構造を有する半導体回路装置に関し、特にＭ
ＯＳ型ＦＥＴの集積回路装置に関する。
ＭＯＳ型ＦＥＴを集積化した集積回路装置では、その
ＭＯＳ型ＦＥＴの動作の安定性及びゲート電極が自己整
合型にできるなどの理由で、シリコンゲートプロセスが
用いられている。
ＭＯＳ型ＦＥＴの動作の安定性及びゲート電極が自己整
合型にできるなどの理由で、シリコンゲートプロセスが
用いられている。
一方集積密度の増大化及びトランジスタの高性能化には
、トランジスタのチャンネル長の短縮化が不可欠である
。チャンネル長が短くなるにつれてドレイン・ソース領
域の深さＸｊを小さくする必要があり、このためドレイ
ン・ソース領域の濃度が低下する。また、配線やゲート
電極に用いられるポリシリコンとソース・ドレイン領域
に同時に高濃度の不純物を拡散する通常のプロセスでは
、ポリシリコンの層抵抗が大きくなる。また、この問題
とは別にポリシリコンの微小化に伴つてポリシリコンの
抵抗は増大する。この様なポリシリコンの抵抗の増大は
回路の速度低下をもたらし、特に記憶回路でポリシリコ
ン配線を行線（アドレスバス）に用いる場合には、この
行線を信号が伝わる速度の低下は動作余裕度や回路の速
度に大きな影響を与える。 一方、ポリシリコン配線の
抵抗を下げるためにｐｔまたはＭｏ、Ｗなどのリブラグ
トリメタルと呼ばれる金属をポリシリコン上に被着する
方法が試みられている。しかし、この様な金属はエッチ
ング後のエッヂがシャープであるために、これらの配線
上を絶縁膜を介して走るＡｌ配線の断線を引起す。更に
、この配線構造では通常のシリコンゲートプロセスのよ
うにポリシリコンを酸化し、このＳｉＯ。膜を上記の絶
縁膜に用いるような方法が使えない。これらの欠点を補
うために、白金またはリフラクトリメタル上に気相成長
法で高濃度のリンを有するリンガラス層を被着し、熱処
理でエッジをだらすことが行われている。しかし、この
気相成長に用いられるホスフィンは極めて危険であり、
気相成長法のリンガラスを用いる方法は量産に適さない
。また、上記の諸問題点を解決するために、Ｐｔまたは
ＭＯ，Ｗなどのリフラクトリメタルと呼ばれる金属、あ
るいはその金属とポリシリコンとの合金属をポリシリコ
ンの底部にもつ構造の集積回路装置の例がある。
、トランジスタのチャンネル長の短縮化が不可欠である
。チャンネル長が短くなるにつれてドレイン・ソース領
域の深さＸｊを小さくする必要があり、このためドレイ
ン・ソース領域の濃度が低下する。また、配線やゲート
電極に用いられるポリシリコンとソース・ドレイン領域
に同時に高濃度の不純物を拡散する通常のプロセスでは
、ポリシリコンの層抵抗が大きくなる。また、この問題
とは別にポリシリコンの微小化に伴つてポリシリコンの
抵抗は増大する。この様なポリシリコンの抵抗の増大は
回路の速度低下をもたらし、特に記憶回路でポリシリコ
ン配線を行線（アドレスバス）に用いる場合には、この
行線を信号が伝わる速度の低下は動作余裕度や回路の速
度に大きな影響を与える。 一方、ポリシリコン配線の
抵抗を下げるためにｐｔまたはＭｏ、Ｗなどのリブラグ
トリメタルと呼ばれる金属をポリシリコン上に被着する
方法が試みられている。しかし、この様な金属はエッチ
ング後のエッヂがシャープであるために、これらの配線
上を絶縁膜を介して走るＡｌ配線の断線を引起す。更に
、この配線構造では通常のシリコンゲートプロセスのよ
うにポリシリコンを酸化し、このＳｉＯ。膜を上記の絶
縁膜に用いるような方法が使えない。これらの欠点を補
うために、白金またはリフラクトリメタル上に気相成長
法で高濃度のリンを有するリンガラス層を被着し、熱処
理でエッジをだらすことが行われている。しかし、この
気相成長に用いられるホスフィンは極めて危険であり、
気相成長法のリンガラスを用いる方法は量産に適さない
。また、上記の諸問題点を解決するために、Ｐｔまたは
ＭＯ，Ｗなどのリフラクトリメタルと呼ばれる金属、あ
るいはその金属とポリシリコンとの合金属をポリシリコ
ンの底部にもつ構造の集積回路装置の例がある。
しかし、ゲート電極に上記の構造を用いると、Ｐｔまた
はＭＯ，Ｗなどのリフラクトリメタルと呼ばれる金属は
深いＧ．Ｒ，（ＧｅｎｅｒａｔｉＯｎ−ＲｅｃＯｍｂｉ
ｒｌａｉＯｎ）中心となり、リークの原因となるために
ゲート電極には使えない。
はＭＯ，Ｗなどのリフラクトリメタルと呼ばれる金属は
深いＧ．Ｒ，（ＧｅｎｅｒａｔｉＯｎ−ＲｅｃＯｍｂｉ
ｒｌａｉＯｎ）中心となり、リークの原因となるために
ゲート電極には使えない。
それ故ゲート部分を除くホトレジスト工程を行う必要が
ある。本発明は、低抵抗て金属配線の断線がない半導体
集積回路装置を提供するものである。
ある。本発明は、低抵抗て金属配線の断線がない半導体
集積回路装置を提供するものである。
本発明による半導体装置の製造方法は半導体基板上にゲ
ート絶縁膜を作る工程と、該ゲート絶縁膜上に第１の多
結晶シリコン層を形成する工程と、該第１の多結晶シリ
コン層上にシリコンと合金化する耐熱性金属層を形成す
る工程と、該金属一層上に第２の多結晶シリコン層を形
成する工程と、上記第２の多結晶シリコン層、上記金属
層、上記第１の多結晶シリコン層およびゲート絶縁膜の
多層構造を選択除去して少くともゲート電極形状にあわ
せた領域を残す工程と、上記ゲート電極。
ート絶縁膜を作る工程と、該ゲート絶縁膜上に第１の多
結晶シリコン層を形成する工程と、該第１の多結晶シリ
コン層上にシリコンと合金化する耐熱性金属層を形成す
る工程と、該金属一層上に第２の多結晶シリコン層を形
成する工程と、上記第２の多結晶シリコン層、上記金属
層、上記第１の多結晶シリコン層およびゲート絶縁膜の
多層構造を選択除去して少くともゲート電極形状にあわ
せた領域を残す工程と、上記ゲート電極。
形状にあわせて残された上記多層構造の領域をマスクと
して不純物を上記半導体基板および該第２の多結晶シリ
コンに導入して酸化してソースおよびドレイン領域を形
成するとともに上記第２の多結晶シリコン層上にリンガ
ラス層を上記ソースお．よびドレイン領域上に酸化膜を
作る工程と、上記リンガラス層を熱処理によつてだらす
工程と、上記酸化膜上に金属配線層を作る工程とを含む
ことを特徴とする。本発明ではソース・ドレイン領域の
形成されて・いない半導体基板を出発材料として用い、
この上にゲート絶縁膜、第１の多結晶シリコン層、白金
やモリブデン、タングステン等の金属層および第２の多
結晶シリコン層の多層構造を形成し、この多層構造を選
択除去してゲート電極に合わせた形状に残し、残つた多
層構造をマスクとして不純物を導入・酸化（熱処理）し
てソースおよびドレイン領域を形成するとともに最上層
の第２の多結晶シリコン層上にリンガラスをソース・ド
レイン領域上に酸化膜を作り、このリンガラス、酸化膜
上に上層配線を形成しています。
して不純物を上記半導体基板および該第２の多結晶シリ
コンに導入して酸化してソースおよびドレイン領域を形
成するとともに上記第２の多結晶シリコン層上にリンガ
ラス層を上記ソースお．よびドレイン領域上に酸化膜を
作る工程と、上記リンガラス層を熱処理によつてだらす
工程と、上記酸化膜上に金属配線層を作る工程とを含む
ことを特徴とする。本発明ではソース・ドレイン領域の
形成されて・いない半導体基板を出発材料として用い、
この上にゲート絶縁膜、第１の多結晶シリコン層、白金
やモリブデン、タングステン等の金属層および第２の多
結晶シリコン層の多層構造を形成し、この多層構造を選
択除去してゲート電極に合わせた形状に残し、残つた多
層構造をマスクとして不純物を導入・酸化（熱処理）し
てソースおよびドレイン領域を形成するとともに最上層
の第２の多結晶シリコン層上にリンガラスをソース・ド
レイン領域上に酸化膜を作り、このリンガラス、酸化膜
上に上層配線を形成しています。
このため、ゲート電極とソース●ドレイン領域とのセル
フアライメントが達成されています。また本発明では第
２の゛多結晶シリコン層上のリンガラスはこの第２の多
結晶シリコン層を熱酸化して得られるものであり、第２
の多結晶シリコン層端部の形状は大きな丸みを与えられ
ております。従つて、その上に形成される上層配線の断
線等も生じることはない。本発明を実施例により説明す
る。第１図は本発明の第１の実施例の半導体集積回路装
置の製造工程における断面図である。
フアライメントが達成されています。また本発明では第
２の゛多結晶シリコン層上のリンガラスはこの第２の多
結晶シリコン層を熱酸化して得られるものであり、第２
の多結晶シリコン層端部の形状は大きな丸みを与えられ
ております。従つて、その上に形成される上層配線の断
線等も生じることはない。本発明を実施例により説明す
る。第１図は本発明の第１の実施例の半導体集積回路装
置の製造工程における断面図である。
まず、フィリップス●クサーチ●レポート（Ｐｈｌｌｌ
ｐｓＲｅｓｅａｒｃｈＲｅｐＯｒｔｓ）１９７０年、２
５巻、１１８〜１３２頁に示される如きＬＯＣＯＳプロ
セスで得られたＮ型半導体基板１及びゲート絶縁膜２を
出発基板とし、ポリシリコンを全面成長してポリシリコ
ン層３を形成する。
ｐｓＲｅｓｅａｒｃｈＲｅｐＯｒｔｓ）１９７０年、２
５巻、１１８〜１３２頁に示される如きＬＯＣＯＳプロ
セスで得られたＮ型半導体基板１及びゲート絶縁膜２を
出発基板とし、ポリシリコンを全面成長してポリシリコ
ン層３を形成する。
さらにＰｔを全面にスパッターで被着してＰｔ層４を形
成し、その上にポリシリコン層５を全面に成長させる。
更にホトレジストを全面に被着し、将来配線及びゲート
電極になる部分より少し大きめにホトレジスト６を選択
的に残す（第１図ａ）。次に、ホトレジスト６をマスク
にしてポリシリコン層５を選択エッチングする（第１図
ｂ）。
成し、その上にポリシリコン層５を全面に成長させる。
更にホトレジストを全面に被着し、将来配線及びゲート
電極になる部分より少し大きめにホトレジスト６を選択
的に残す（第１図ａ）。次に、ホトレジスト６をマスク
にしてポリシリコン層５を選択エッチングする（第１図
ｂ）。
次に、ポリシリコン層５をマスクＰｔ層４を王水て選択
除去する。（第１図ｃ）。次に、ホトレジスト６及びＰ
ｔ層４をマスクにポリシリコン層３とゲート絶縁膜２と
を選択エッチングする。
除去する。（第１図ｃ）。次に、ホトレジスト６及びＰ
ｔ層４をマスクにポリシリコン層３とゲート絶縁膜２と
を選択エッチングする。
このとき同時にポリシリコン層５の側面もエッチされる
。（第１図ｄ）。次に、リンを拡散、酸化することによ
リソース・ドレイン領域７，８を作る。
。（第１図ｄ）。次に、リンを拡散、酸化することによ
リソース・ドレイン領域７，８を作る。
このときリンガラス層を表面に持つＳｉＯ２膜９が形成
される。さらにＰｔ層４はＰｔＳｉ層１０に変わる（第
１図ｅ）。次に、気相成長法でＳｉＯ２膜１１を被着し
た後、コンタクト孔を開けＡｌ配線１２を行い本発明の
半導体集積回路装置が得られる（第１図ｆ）。第２図は
本発明の第２の実施例の半導体集積回路装置の製造工程
における断面図である。
される。さらにＰｔ層４はＰｔＳｉ層１０に変わる（第
１図ｅ）。次に、気相成長法でＳｉＯ２膜１１を被着し
た後、コンタクト孔を開けＡｌ配線１２を行い本発明の
半導体集積回路装置が得られる（第１図ｆ）。第２図は
本発明の第２の実施例の半導体集積回路装置の製造工程
における断面図である。
前記第１の実施例と同じ製造方法により第１図ｄと同じ
構造の基板を製造する。
構造の基板を製造する。
即ち、Ｎ型半導体基板２１の上にゲート絶縁膜２２、ポ
リシリコン層２３、Ｐｔ層２牡ポリシリコン層２５を形
成し、第１の実施例と同様にして順次選択エッチングす
る。（第２図ａ）。次に、リンを拡散・酸化することに
より、ソース・ドレイン領域２７，２８を作る。
リシリコン層２３、Ｐｔ層２牡ポリシリコン層２５を形
成し、第１の実施例と同様にして順次選択エッチングす
る。（第２図ａ）。次に、リンを拡散・酸化することに
より、ソース・ドレイン領域２７，２８を作る。
このときリンガラス層を表面に持つＳｉＯ２膜２９が形
成される。更にＰｔ層２４はＰｔＳｉ層３０に変わる（
第２図ｂ）。次に、コンタクト孔を開けＡｌ配線３２を
行い本発明の半導体集積回路装置が完成する。
成される。更にＰｔ層２４はＰｔＳｉ層３０に変わる（
第２図ｂ）。次に、コンタクト孔を開けＡｌ配線３２を
行い本発明の半導体集積回路装置が完成する。
（第２図ｃ）。上記第１及び第２の実施例で示したよう
に、配線部分及びゲート部分のポリシリコン上には高濃
度のリンガラスが存在し熱処理でだらすことができるか
ら、Ａ１配線の断線を避けることができる。
に、配線部分及びゲート部分のポリシリコン上には高濃
度のリンガラスが存在し熱処理でだらすことができるか
ら、Ａ１配線の断線を避けることができる。
このようにポリシリコン／ＰｔまたはＰｔＳｉ／ポリシ
リコンの構造により、従来のシリコン●ゲート・プロセ
スがそのまま使用することが可能になる。上記二つの実
施例ではＰｔを用いて説明したが、その他、ＭＯやＷな
どの高温に耐える金属、及びその金属とポリシリコンと
の合金を用いることができる。
リコンの構造により、従来のシリコン●ゲート・プロセ
スがそのまま使用することが可能になる。上記二つの実
施例ではＰｔを用いて説明したが、その他、ＭＯやＷな
どの高温に耐える金属、及びその金属とポリシリコンと
の合金を用いることができる。
以上詳細に説明したように、本発明によれば低抵抗で配
線の断線がないシリコンゲート型の半導体集積回路装置
が得られ、その効果は著しい。
線の断線がないシリコンゲート型の半導体集積回路装置
が得られ、その効果は著しい。
第１図は本発明の第１の実施例の半導体集積回路装置の
製造工程における断面図、第２図は本発明の第２の実施
例の半導体集積回路装置の製造工程における断面図であ
る。 １，２１・・・・・Ｎ型半導体基板、２，２２・・・・
・・ゲート絶縁膜、３，２３・・・・ポリシリコン層、
４，２４・・・・・・Ｐｔ層、５，２５・・・・ポリシ
リコン層、６・・・・ホトレジスト、７，２７・・・・
ソース領域、８，２８・・・・・・ドレイン領域、９，
２９・・・・・ＳｉＯ２膜、１０，３０・・・・・・Ｐ
ｔＳｉ層、１１・・・・・・ＳｉＯ２膜、１２，３２・
・・・・・Ｎ配線。
製造工程における断面図、第２図は本発明の第２の実施
例の半導体集積回路装置の製造工程における断面図であ
る。 １，２１・・・・・Ｎ型半導体基板、２，２２・・・・
・・ゲート絶縁膜、３，２３・・・・ポリシリコン層、
４，２４・・・・・・Ｐｔ層、５，２５・・・・ポリシ
リコン層、６・・・・ホトレジスト、７，２７・・・・
ソース領域、８，２８・・・・・・ドレイン領域、９，
２９・・・・・ＳｉＯ２膜、１０，３０・・・・・・Ｐ
ｔＳｉ層、１１・・・・・・ＳｉＯ２膜、１２，３２・
・・・・・Ｎ配線。
Claims (1)
- １ 半導体基板上にゲート絶縁膜を作る工程と、該ゲー
ト絶縁膜上に第１の多結晶シリコン層を形成する工程と
、該第１の多結晶シリコン層上にシリコンと合金化する
耐熱性金属層を形成する工程と、該金属層上に第２の多
結晶シリコン層を形成する工程と、前記第２の多結晶シ
リコン層、前記金属層、前記第１の多結晶シリコン層お
よびゲート絶縁膜の多層構造を選択除去して少くともゲ
ート電極形状にあわせた領域を残す工程と、前記ゲート
電極形状にあわせて残された前記多層構造の領域をマス
クとして不純物を前記半導体基板および該第２の多結晶
シリコンに導入し酸化してソースおよびドレイン領域を
形成するとともに前記第２の多結晶シリコン層上にリン
ガラス層を前記ソースおよびドレイン領域上に酸化膜を
作る工程と、前記リンガラス層を熱処理によつてだらす
工程と、前記酸化膜上に金属配線層を作る工程とを含む
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10824177A JPS6056293B2 (ja) | 1977-09-07 | 1977-09-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10824177A JPS6056293B2 (ja) | 1977-09-07 | 1977-09-07 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5441087A JPS5441087A (en) | 1979-03-31 |
| JPS6056293B2 true JPS6056293B2 (ja) | 1985-12-09 |
Family
ID=14479644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10824177A Expired JPS6056293B2 (ja) | 1977-09-07 | 1977-09-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6056293B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267288U (ja) * | 1985-10-16 | 1987-04-27 | ||
| JPS6427685U (ja) * | 1987-08-08 | 1989-02-17 | ||
| JPH0545997Y2 (ja) * | 1989-05-31 | 1993-11-30 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5271637A (en) * | 1976-06-04 | 1977-06-15 | Hitachi Maxell | Method of producing button alkaline battery |
| JPS52150523A (en) * | 1976-06-09 | 1977-12-14 | Hitachi Maxell | Method of producing button alkaline battery |
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1977
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Also Published As
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|---|---|
| JPS5441087A (en) | 1979-03-31 |
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