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JPH0470779B2 - - Google Patents

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Publication number
JPH0470779B2
JPH0470779B2 JP58196415A JP19641583A JPH0470779B2 JP H0470779 B2 JPH0470779 B2 JP H0470779B2 JP 58196415 A JP58196415 A JP 58196415A JP 19641583 A JP19641583 A JP 19641583A JP H0470779 B2 JPH0470779 B2 JP H0470779B2
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JP
Japan
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resistor
resistivity
film
silicon
tungsten
Prior art date
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Expired - Lifetime
Application number
JP58196415A
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English (en)
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JPS6094757A (ja
Inventor
Nobuo Toyokura
Toyokazu Oonishi
Naoki Yokoyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58196415A priority Critical patent/JPS6094757A/ja
Priority to EP84307160A priority patent/EP0146232B1/en
Priority to KR1019840006480A priority patent/KR900003260B1/ko
Priority to DE8484307160T priority patent/DE3472032D1/de
Priority to CA000465856A priority patent/CA1225445A/en
Priority to US06/662,480 priority patent/US4609903A/en
Priority to IE2707/84A priority patent/IE55781B1/en
Publication of JPS6094757A publication Critical patent/JPS6094757A/ja
Publication of JPH0470779B2 publication Critical patent/JPH0470779B2/ja
Granted legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H10D1/474—Resistors having no potential barriers comprising refractory metals, transition metals, noble metals, metal compounds or metal alloys, e.g. silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/075—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques
    • H01C17/12—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques by sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/006—Thin film resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

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  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Adjustable Resistors (AREA)

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は抵抗体、特に広範囲の抵抗値を優れた
精度と安定性とをもつて、再現性良く容易に実現
することが可能なマイクロエレクトロニクス用抵
抗体の製造方法に関する。
(b) 技術の背景 マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きな影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
トランジスタから超大規模集積回路装置に至るシ
リコン（Si）半導体装置であつて、トランジスタ
素子の微細化を推進して特性の向上と集積度の増
大が達成されている。
更にシリコンの物性に基づく限界をこえる動作
速度の向上、消費電力の低減などを実現するため
に、キヤリアの移動度がシリコンより遥に大きい
砒化ガリウム（GaAs）などの化合物半導体を用
いる半導体装置が開発されている。
これらの集積回路装置においては、トランジス
タ、ダイオード、抵抗体或いはキヤパシタなどの
多くの回路素子が一つの基板上または基板内に分
離不能の形で一体化されて結合されており、その
製造工程において各素子が矛循することなく形成
されなければならない。このために抵抗体などに
対する制約が強く特性上問題が残されておりその
改善が必要とされている。
(c) 従来技術と問題点 半導体集積回路装置においては例えば負荷抵抗
として抵抗体が用いられている。これらの抵抗体
の多くは従来例えば半導体基板或いは半導体層内
の不純物が選択的に制御された領域或いは多結晶
シリコン層によつて形成されている。
第１図ａはスタテイツク形メモリセルの１例の
等価回路図であり、MOS電界効果トランジスタ
（以下FETと略称する）Tr1及びTr2のドレインと
電源VDDとの間に抵抗値が数10〔MΩ〕乃至10
〔GΩ〕の抵抗体が用いられている。第１図ｂは
このMOS FETの断面を示し、１はシリコン基
板、２はフイールド酸化膜、３はソース領域、４
はドレイン領域、５はゲート酸化膜、６はゲート
電極、７は前記抵抗体、８は層間絶縁膜、９は
VSS側配線、１０はVDD側配線である。
従来前記抵抗体７は通常多結晶シリコンによつ
て形成されており、その寸法は例えば幅２〔μm〕
ドレイン領域４に接しない部分の長さ３〔μm〕、
厚さ0.3〔μm〕程度であつて、抵抗率としては105
乃至106（Ωcm〕程度が要求される。
多結晶シリコンは不純物イオン導入の有無およ
びその量によつてその抵抗率を制御することが一
応可能ではあるが、例えば燐（Ｐ）の濃度を１×
1018〔cm-3〕から４×1018〔cm-3〕まで変化させる
ことによつて抵抗率は105倍も変化するために精
度の高い抵抗値の制御は困難である。更に多結晶
シリコンはその成長に際して粒状制御が困難であ
るのみならず、温度900〔℃〕程度以上に加熱され
た場合に結晶粒径が成長し、粒界密度の減少及び
不純物分布の変動などによつてその抵抗率が変化
する。
また多結晶シリコンはこれが接する絶縁膜の影
響を受け易い。例えばプラズマ法によつて形成さ
れた窒化シリコン（Si3N4）膜を被着した多結晶
シリコン抵抗体は、温度450〔℃〕時間２時間程度
の水素（H2）処理によつて抵抗値が１／1000程
度に低下することが知られている。これは多結晶
シリコンと絶縁膜との界面に固定電荷や表面準位
が多く発生して導電性が変化することによるもの
と考えられる。
更に本従来例の如く多結晶シリコン抵抗体が高
不純物濃度のシリコン基板等に直接接している場
合には、熱処理工程中に不純物が多結晶シリコン
内を横方向に拡散して高抵抗部分が短縮されると
いう欠点がある。予め抵抗体を長く形成しておけ
ば所要の抵抗値を狙うことが可能ではあるが高集
積化が妨げられる。
半導体基板或いは半導体層内への不純物の選択
的導入を拡散法によつて行なう場合には微細パタ
ーンを精度良く制御することは困難である。また
イオン注入法は拡散法よりはパターンの精度を得
易いが化合物半導体の場合には高温での熱処理が
困難なため注入イオンの活性化率の制御が困難で
あつて抵抗率の変動を生じ易い。
先に述べたスタテイツク形メモリセルの負荷抵
抗に要求される様な高抵抗率で、シリコン半導体
装置の製造プロセスで通常行なわれている温度
1000〔℃〕以上の加熱に耐える抵抗体としてサー
メツト（cermet）が知られている。
サーメツトは例えば二酸化シリコン（SiO2）、
酸化アルミニウム（Al2O3）酸化ベリリウム
（BeO）、酸化ジルコニウム（ZrO2）などの酸化
物セラミツクスに、例えば鉄（Fe）、ニツケル
（Ni）、コバルト（Co）、クロム（Cr）、銅（Cu）
などの金属を混入した構造をもつが、これらの金
属は酸素と反応して酸化金属になり易い。この金
属酸化の進行程度によつてサーメツトの抵抗率が
大幅に変動するために、意図する抵抗率を再現性
良く実現することは極めて困難である。酸化した
金属を還元性雰囲気中で焼鈍する方法が知られて
いるが、焼鈍条件が抵抗体の組成比によつて大幅
に変化するために集積回路製造法からみて実用性
に乏しい。
また他方化合物半導体装置においては、シリコ
ン半導体装置の如き高温プロセスは適用できず、
抵抗体の製造条件が厳しく制限されているために
制約は更に厳しい。
(d) 発明の目的 本発明は以上説明した如き現状に対処して、抵
抗値の選択範囲が広くかつ安定性、再現性が優れ
て、製造プロセス上もマイクロエレクトロニクス
特に半導体集積回路装置に好適な抵抗体の製造方
法を提供することを目的とする。
(e) 発明の構成 本発明の前記目的は、金属とシリコンと窒素を
含有する雰囲気中で、モリブデン、タングステ
ン、チタン、タンタルの中から選択された一つの
メタル元素と、シリコンとをスパツタ成長し、窒
化シリコン中に前記メタル元素が散在した状態の
抵抗体を形成する工程を含むことを特徴とする半
導体装置の製造方法により達成される。
前記金属としてはＡ族、Ａ族、Ａ族及び
族の金属の少なくとも一つを用いることができ
る。これらの金属の例としてモリブデン（Mo）、
タングステン（Ｗ）、チタン（Ti）、タンタル
（Ta）などがあげられる。
(f) 発明の実施例 本発明による抵抗体は、例えばタングステン
（Ｗ）等の高融点金属とシリコン（Si）と窒素
（Ｎ）とよりなり、これらの構成元素の組成比に
よつて、以下具体的に説明する如く、抵抗率を
10-4乃至109〔Ωcm〕程度の広い範囲にわたつて選
択することが可能である。
本発明の第１の実施例として、先に第１図ａ及
びｂを参照して説明したスタテイツク形メモリセ
ルの抵抗体に本発明を適用する例を説明する。第
２図ａ乃至ｃは本実施例の工程順断面図である。
第２図ａは本発明の抵抗体形成前のMOSFET
近傍の断面を示し、１１はシリコン基板、１２は
フイールド酸化膜、１３はソース領域、１４はド
レイン領域、１５はゲート酸化膜、１６はゲート
電極である。ドレイン領域１４の１部にコンタク
ト孔が設けられている。
前記半導体基体上に本発明による皮膜を形成す
る。本実施例においては金属としてタングステン
を用いる。この様な高抵抗率皮膜は、例えば圧力
１×10-3乃至５×10-2〔Torr〕程度の窒素雰囲気
中で、タングステンとシリコンとを後に述べる如
き比率で同時にスパツタリングすることによつて
形成することができ、本実施例ではその厚さを約
0.3〔μm〕としている。
この皮膜をリソグラフイ法によつてパターニン
グして第２図ｂに示す形状の抵抗体１７とする。
第２図ｃに示す如く層間絶縁膜１８を被着し、
コンタクト孔を設けてVSS配線用金属１９及び
VDD電源配線用金属２０を形成する。
以上の如く形成されたメモリセルにおいて、抵
抗体１７は従来の多結晶シリコン抵抗体の如く寄
生MOSを作ることもなく、安定した抵抗値が再
現性良く得られている。
前記実施例の如き本発明による高抵抗率の皮膜
を、Ｘ線回折、Ｘ線光電子分光、ラザフオード後
方散乱などの物理的手段で調査した結果、この様
な高抵抗率の皮膜においてはシリコンが窒素と反
応して窒化シリコン（Si3N4）を形成しタングス
テンがその中に均一に散在していることが知られ
た。この状態にある場合には本皮膜の組成をWx
（Si3N4）1-xと表わすことができる。
本実施例の如くシリコン半導体装置に本発明の
抵抗体を用いる場合には、抵抗体形成後の製造プ
ロセス中の加熱処理に対する耐性が重要である。
本発明の抵抗体皮膜に例えば温度1000〔℃〕程
度の熱処理を加えても組成比および化学結合状態
の変化がほとんど認められず耐熱性が極めて優れ
ていることが知られる。
第３図ａはWx（Si3N4）1-xで表わした皮膜の組
成比ｘと抵抗率との相関の例を示し、曲線Ａは皮
膜形成直後、曲線Ｂは温度800〔℃〕、時間20分程
度の熱処理後、曲線Ｃは温度1000〔℃〕、時間20分
程度の熱処理後の抵抗率を示す。また第３図ｂは
Si原子数のＷ原子数に対する比と抵抗率との相関
を前記の温度1000〔℃〕の熱処理後の皮膜につい
て例示する。これらの図から明らかな様に、この
構造の皮膜についてその抵抗率を金属、本実施例
においてはタングステンの組成比によつて101乃
至108〔Ωcm〕程度の広範囲にわたつて選択するこ
とが可能であつて、パターン寸法などの制約の下
で所要の抵抗値の抵抗を実現するために極めて好
都合である。
また２段階の熱処理温度を比較するならば、Ｗ
の組成比ｘが0.35程度以下の場合には、温度800
〔℃〕と1000〔℃〕との結果がよく合致しており、
この領域においては安定性及び再現性が特に優れ
ていることが知られる。
この様に抵抗率の安定性が良好である理由とし
ては、皮膜中に含まれるタングステンの一部が例
えばタングステン窒化物に変化したとしても、純
金属タングステンと窒化タングステンのバルク状
態の抵抗率の比が約10程度である様にその抵抗率
の変化は僅少であつて、組成比の大きい窒化シリ
コンの抵抗率に比較すればその影響は無視でき、
更にタングステン粒子の熱処理中の移動及び粒径
成長がこれを包囲する窒化シリコンによつて阻止
され、同時に汚染物質の浸入による電気的特性の
変動も阻止されること、並びに熱処理が還元性雰
囲気中で行なわれた場合でも窒化シリコンは還元
されず高い安定性を有することがあげられる。
先に示した第１の実施例は金属としてタングス
テンを用いているが、第２の実施例としてモリブ
デン（Mo）を用いた同等な構造を有する抵抗体
についてのデータを示す。
第４図ａはMox（Si3N4）1-xで表わした抵抗体
皮膜の組成比ｘと抵抗率との相関の例を、皮膜形
成直後についてＤ、温度800〔℃〕の熱処理後につ
いて曲線Ｅ、温度1000〔℃〕の熱処理後について
曲線Ｆで示す。また第４図ｂはSi原子数のMo原
子数に対する比と抵抗率との相関を1000〔℃〕の
熱処理後の皮膜について例示する。
金属をモリブデンとした場合には前記実施例の
タングステンより抵抗率が高くなり、102乃至109
〔Ωcm〕程度の抵抗率に組成比の選択によつて制
御することができる。
更に従来の多結晶シリコン抵抗体において問題
点の一つであつた抵抗体内の不純物イオン拡散を
検討するために、Mox（Si3N4）1-x、ｘ＝0.15の組
成比で厚さ約0.3〔μm〕の抵抗体皮膜に、燐（Ｐ）
をエネルギー約100〔KeV〕でドーズ量２×1015
〔cm−2〕程度にイオン注入し、SiO2保護膜を設け
て、窒素雰囲気中で温度1000〔℃〕時間30分程度
の熱処理を行ない、この熱処理前後の燐濃度プロ
フアイルの比較を実施した。その１例を第５図に
示す。横軸の目盛りはMo0.15（Si3N4）0.85膜表
面からの深さ、実線はイオン注入直後、破線は前
記熱処理後のP+イオン濃度を表わすが、P+イオ
ンの拡散は認められない。
なお砒素（As）や硼素（Ｂ）等の他の不純物
についても同様に拡散は認められず、従来の多結
晶シリコン抵抗体における不純物拡散による抵抗
値の低下の問題が解決される。
次に以上説明した抵抗体と多結晶シリコンとの
活性化エネルギーの抵抗率との相関を第６図に示
す。図中曲線ＷはWx（Si3N4）1-x皮膜について曲
線MoはMox（Si3N4）1-x皮膜について、それぞれ
窒素雰囲気中で温度1000〔℃〕、時間20分の熱処理
後の抵抗値の−10〔℃〕から200〔℃〕迄の範囲に
おいて温度変化を絶対温度Ｔの逆数１／Ｔに対し
てプロツトした勾配から求めた活性化エネルギー
を表わす。また曲線Siは先に発表された多結晶シ
リコンの活性化エネルギーを表わす〔IEEE、
Trans、ED−29，682〜1982による）。
本発明の抵抗体は従来の多結晶シリコン抵抗体
に比較して活性化エネルギーが約１／2.5であつ
て、熱設計が容易となりシリコン半導体装置の超
大規模集積化に大きい効果が得られる。
第３の実施例として、GaAs化合物半導体基体
上に前記実施例より低抵抗率の抵抗体を設けてイ
ンバータ回路の負荷抵抗とする例を第７図ｂの断
面図に示す。なお第７図ａはその等価回路図であ
る。
本実施例においては、半絶縁性GaAs基板３１
上にｎ型チヤネル領域３２、n+型ソース領域３
３、n+型ドレイン領域３４、ゲート電極３５よ
りなるシヨツトキバリア形電界効果トランジスタ
が形成され、これに隣接してGaAs基板３１上に
SiO2絶縁膜３６を介して抵抗体３７が設けられ
ている。ゲート電極３５には層間絶縁膜３８を介
して設けられた配線３９によつて入力信号が加え
られ、ソース領域３３は接地され、本発明による
抵抗体３７は負荷抵抗として、その一端がドレイ
ン領域３４に他端が電源VDDにそれぞれ配線３９
によつて接続されている。なお本実施例の電界効
果トランジスタはエンハンスメントモードで、ゲ
ート長約２〔μm〕、ゲート幅約10〔μm〕、ゲート閾
値電圧Vth≒0.15〔Ｖ〕、トランスコンダクタンス
gm≒130〔ms／mm〕であり、負荷抵抗の抵抗値と
して2800〔Ω〕が選択された。
本実施例の如く前記実施例に比較すれば低抵抗
値の抵抗体の皮膜は、例えば窒素〔N2）とアル
ゴン（Ar）との混合雰囲気中で、タングステン
とシリコンとを以下に述べる如き比率で同時にス
パツタリングすることによつて形成することがで
きる。
第８図の曲線ＫはＷ：Si＝１：0.6、曲線Ｌは
Ｗ：Si＝１：１として、窒素（Ｎ）の比率を変化
させて形成した抵抗体皮膜の抵抗率を示す。なお
Ｎの比率０はタングステンシリサイド（W5Si3な
ど）皮膜の抵抗率を表わす参考値である。本図に
示す如く本発明の抵抗体の抵抗率を低くする場合
には前記実施例等に比較して金属の組成比を多く
窒素の組成比を少なくするが、この場合の皮膜は
金属シリサイド例えばW5Si3と窒化シリコン
（Si3N4）とが混合された状態であると判断され、
第８図に示す抵抗率の範囲においては、金属シリ
サイドに比較して窒化シリコンは少量である。
第８図に見られる如く本発明の抵抗体の皮膜組
成のこの様な領域において、10-4乃至10-1〔Ωcm〕
程度の範囲内の抵抗率を組成比によつて選択する
ことができる。本実施例においては、Ｗ：Si：Ｎ
＝１：１：１の組成比による抵抗率ρ≒１×10-1
〔Ωcm〕で厚さ約0.5〔μm〕の皮膜を幅約２〔μm〕
×長さ約2.8〔μm〕にリフトオフ法によつてパタ
ーニングして前記の抵抗値2800〔Ω〕を実現して
いる。
なお先に第８図に示した抵抗率は皮膜形成後熱
処理を行なわない状態における値であるが、温度
850〔℃〕、時間30分程度の熱処理後における抵抗
率の変化は５〔％〕程度以内であつて安定性が良
好である。従つて抵抗体形成後の半導体装置製造
プロセス中の抵抗値の変動も僅少であつて化合物
半導体装置にも矛循なく適用できる。
以上説明した実施例においては、タングステン
又はモリブデンを用いているが、Ａ族、Ａ
族、Ａ族及び族に属する他の金属、例えばチ
タン、タンタル等を用いても同様の特性を有する
抵抗体を形成することができる。
なお先に示した実施例においてはスパツタリン
グ法による抵抗体皮膜形成の際に、半導体基体を
特に加熱していないが、例えば温度500〔℃〕程度
とした基体上に抵抗体皮膜を形成するならば、そ
の後のプロセス中の加熱に対する安定性は更に向
上する。
更に先に述べた説明はシリコン又は化合物半導
体を用いる半導体集積回路装置を適用対象として
いるが、本発明の抵抗体は例えばセラミツク基板
上に形成される薄膜集積回路装置などにも広く応
用することが可能である。
(e) 発明の効果 以上説明した如く本発明による抵抗体は、10-4
乃至109〔Ωcm〕程度の極めて広い抵抗率を構成元
素の組成比によつて選択し、制御することが可能
であつて、パターン形状、寸法が制限される集積
回路装置等において広い抵抗値範囲を、高精度で
優れた再現性をもつて実現可能とする効果が大き
い。
更に本発明による抵抗体は、抵抗体形成後の装
置製造プロセス中の熱処理などに対して充分な安
定性を与えることができ、かつ不純物の拡散も行
なわれないために、その抵抗値は極めて安定であ
る。
加えてこの抵抗体は広く実施されている製造手
段を適用して容易に、かつ半導体素子等の製造方
法との間に矛循を生ずることなく製造することが
可能である。従つて本発明の抵抗体は、超大規模
半導体集積回路装置、化合物半導体装置をはじめ
とするマイクロエレクトロニクスに大きく寄与す
ることができる。
【図面の簡単な説明】
第１図ａはメモリセルの１例を示す回路図、同
図ｂはその従来例を示す断面図、第２図ａ乃至ｃ
は本発明の第１の実施例を示す工程順断面図、第
３図ａ，ｂ、第４図ａ及びｂは該実施例の抵抗率
と組成との相関を示す図、第５図はその不純物拡
散の例を示す図、第６図はその活性化エネルギー
の例を示す図、第７図ａはインバータの１例を示
す回路図、同図ｂは本発明の実施例を示す断面
図、第８図は該実施例の抵抗率と組成との相関を
示す図である。 図において、１１はシリコン基板、１２はフイ
ールド酸化膜、１３はソース領域、１４はドレイ
ン領域、１５はゲート酸化膜、１６はゲート電
極、１７は抵抗体、１８は層間絶縁膜、１９及び
２０は配線、３１はGaAs基板、３２はチヤネル
領域、３３はソース領域、３４はドレイン領域、
３５はゲート電極、３６及び３８は絶縁膜、３７
は抵抗体、３９は配線を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 窒素を含有する雰囲気中で、 基板上にモリブデン、タングステン、チタン、
    タンタルの中から選択された一つのメタル元素
    と、 シリコンとを同時にスパツタ成長し、 窒化シリコン中に前記メタル元素が散在した状
    態の抵抗体を基板上に形成する工程を含むことを
    特徴とする半導体装置の製造方法。 ２ 前記抵抗体は、その抵抗率が10-4〜109の範
    囲で選択されることを特徴とする特許請求の範囲
    第１項記載の半導体装置の製造方法。 ３ 前記抵抗体は、半導体層上に直に成長されて
    前記半導体層と直接にコンタクトすることを特徴
    とする特許請求の範囲第１項記載の半導体装置の
    製造方法。 ４ 前記スパツタ成長の際、前記基板を500℃程
    度に加熱することを特徴とする特許請求の範囲第
    １項記載の半導体装置の製造方法。
JP58196415A 1983-10-20 1983-10-20 抵抗体 Granted JPS6094757A (ja)

Priority Applications (7)

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JP58196415A JPS6094757A (ja) 1983-10-20 1983-10-20 抵抗体
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