JPS6167270A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6167270A JPS6167270A JP59189001A JP18900184A JPS6167270A JP S6167270 A JPS6167270 A JP S6167270A JP 59189001 A JP59189001 A JP 59189001A JP 18900184 A JP18900184 A JP 18900184A JP S6167270 A JPS6167270 A JP S6167270A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の構造に関する。
従来例の構成とその問題点
半導体集積回路の大規模化、内部パターンの微細化に伴
って、配線材料としても用いられるゲート電極材料の低
抵抗化が要望されている。この為ゲート電極材料として
広く用いられてきた、多結晶シリコン膜に変わって、高
融点金属や高融点金属とシリコンの化合物、多結晶シリ
コン膜とこれら高融点金属との二層膜等が用いらｎるよ
うになった。しかしながら、これ等の材料単体では低抵
抗化しなければならないと同時に、ＭＯＳ）ランジスタ
のゲート電極材料としても優れた特性全実現することが
容易でないことから、ＭＯＳ）ランジスタのゲート材料
としてムしている多結晶シリコン膜と、抵抗が低く配線
材料として適している高融点材料を含む材料とを二層に
する構造が採用されている。
って、配線材料としても用いられるゲート電極材料の低
抵抗化が要望されている。この為ゲート電極材料として
広く用いられてきた、多結晶シリコン膜に変わって、高
融点金属や高融点金属とシリコンの化合物、多結晶シリ
コン膜とこれら高融点金属との二層膜等が用いらｎるよ
うになった。しかしながら、これ等の材料単体では低抵
抗化しなければならないと同時に、ＭＯＳ）ランジスタ
のゲート電極材料としても優れた特性全実現することが
容易でないことから、ＭＯＳ）ランジスタのゲート材料
としてムしている多結晶シリコン膜と、抵抗が低く配線
材料として適している高融点材料を含む材料とを二層に
する構造が採用されている。
ところが従来の二層構造に於て、上層膜の高融点金属や
そのノリサイド膜の再結晶化熱処理によって、下層膜の
多結晶層と上層膜が界面に於て反応する。これによって
上層膜中のシリコンの組成比が増加したり、高融点金属
の一部がシリサイド化して抵抗上昇するのみならず、反
応に伴う体積変化に原因して、ＭＯＳトランジスタの閾
値電圧の不安定な変移を生じたりゲートの耐圧劣化、信
頼性劣化を招くという欠点を有している。一方、この界
面の影響をなくする為には、多結晶膜を厚くしなければ
ならず、微細加工に不向きになってしまう。すなわち、
全体のゲート電極が厚くなって、段差の増大や２つの材
料の組合わせによっては、たとえ異方性の強いドライエ
ツチングによっても、エツチング速度の違いから、多結
晶の横方向エツチングが進んで大きなオーバーハングが
形成さｎてしまうのである。
そのノリサイド膜の再結晶化熱処理によって、下層膜の
多結晶層と上層膜が界面に於て反応する。これによって
上層膜中のシリコンの組成比が増加したり、高融点金属
の一部がシリサイド化して抵抗上昇するのみならず、反
応に伴う体積変化に原因して、ＭＯＳトランジスタの閾
値電圧の不安定な変移を生じたりゲートの耐圧劣化、信
頼性劣化を招くという欠点を有している。一方、この界
面の影響をなくする為には、多結晶膜を厚くしなければ
ならず、微細加工に不向きになってしまう。すなわち、
全体のゲート電極が厚くなって、段差の増大や２つの材
料の組合わせによっては、たとえ異方性の強いドライエ
ツチングによっても、エツチング速度の違いから、多結
晶の横方向エツチングが進んで大きなオーバーハングが
形成さｎてしまうのである。
一方、ゲート面積の大きなトランジスタと小さなトラン
ジスタとでは、反応による体積変化の影響で大きなトラ
ンジスタの方が小さなものより耐圧劣化や閾値電圧の変
動が大きい。
ジスタとでは、反応による体積変化の影響で大きなトラ
ンジスタの方が小さなものより耐圧劣化や閾値電圧の変
動が大きい。
発明の目的
本発明は上記のような欠点のない、低抵抗でしかもＭＯ
Ｓ）ランジスタの閾値電圧に影響を与えることのない、
ゲート電極の構造を実現することを目的とする。
Ｓ）ランジスタの閾値電圧に影響を与えることのない、
ゲート電極の構造を実現することを目的とする。
発明の構成
本発明は、ゲート材料が、直接ゲート絶縁膜に接する薄
い多結晶シリコンから成る下層膜と、例えば薄い二酸酸
シリコン膜や窒化シリコン膜のような反応防止膜と例え
ば高融点金属膜やそのシリサイド膜のような低抵抗の上
層膜との３層から成り、多結晶膜と低抵抗膜の間に反応
防止膜かめって、上層膜の低抵抗化熱処理によっても、
下層膜と上層膜との反応を防止する構造を有することを
特徴とする。反応防止膜と′して上記例に示したような
絶縁性の材料を用いる場合、その膜厚が３０Ａ程度であ
れば、反応防止効果を有し、上層膜と下層膜との間のキ
ャリアの往復は、量子力学的トンネル効果により、トラ
ンジスタ特性の劣化は無視できる。
い多結晶シリコンから成る下層膜と、例えば薄い二酸酸
シリコン膜や窒化シリコン膜のような反応防止膜と例え
ば高融点金属膜やそのシリサイド膜のような低抵抗の上
層膜との３層から成り、多結晶膜と低抵抗膜の間に反応
防止膜かめって、上層膜の低抵抗化熱処理によっても、
下層膜と上層膜との反応を防止する構造を有することを
特徴とする。反応防止膜と′して上記例に示したような
絶縁性の材料を用いる場合、その膜厚が３０Ａ程度であ
れば、反応防止効果を有し、上層膜と下層膜との間のキ
ャリアの往復は、量子力学的トンネル効果により、トラ
ンジスタ特性の劣化は無視できる。
実施例の説明
本発明の一実施例として、ＭＯＳ型トランジスタのゲー
ト電極を、多結晶シリコン膜と、二酸化シリコン膜と、
モリブデンシリサイド膜の３層から成る構造とその製造
方法の概要について、第１゜２図を用いて説明する。第
１．２図は本実施例に示すＭＯＳ型トランジスタの断面
図であって、Ｐ型シリコン基板１１に、チャンネルスト
ッパ領域１２を形成し、選択酸化法によってフィールド
酸化膜１３を形成した後に、約３６０へのゲート酸化膜
１４を成長した後、減圧ＣＶＤ法により約１０００人の
多結晶シリコン膜１６を堆積する。
ト電極を、多結晶シリコン膜と、二酸化シリコン膜と、
モリブデンシリサイド膜の３層から成る構造とその製造
方法の概要について、第１゜２図を用いて説明する。第
１．２図は本実施例に示すＭＯＳ型トランジスタの断面
図であって、Ｐ型シリコン基板１１に、チャンネルスト
ッパ領域１２を形成し、選択酸化法によってフィールド
酸化膜１３を形成した後に、約３６０へのゲート酸化膜
１４を成長した後、減圧ＣＶＤ法により約１０００人の
多結晶シリコン膜１６を堆積する。
次いで、砒素を加速電圧３５ ｋｅＶで、ｌＸ１０
ｃｍのドーズ量をイオン注入して、８００℃３０分の窒
素ガス中での熱処理を施す。そして一度、多結晶膜１５
表面の自然酸化膜を弗化水素酸と水との混合液により除
去した直後に、約１６０’Ｃに加熱した硫酸に約２０公
租浸漬する。これにより多結晶膜表面に約３００程度の
薄い二酸化シリコン膜１６ができる（第１図）。
ｃｍのドーズ量をイオン注入して、８００℃３０分の窒
素ガス中での熱処理を施す。そして一度、多結晶膜１５
表面の自然酸化膜を弗化水素酸と水との混合液により除
去した直後に、約１６０’Ｃに加熱した硫酸に約２０公
租浸漬する。これにより多結晶膜表面に約３００程度の
薄い二酸化シリコン膜１６ができる（第１図）。
そして、これをまた約１０００人度のＮ２雰囲気を有す
る炉内で焼きしめ？行うことによりち密な二酸化シリコ
ン膜となって反応防止膜の役割を果たす。この後、マグ
ネトロ／スパッタリング法によって約２０ｏＯ人のモリ
ブデンシリサイド膜１７を蒸着し、一般的な写真蝕刻法
によりゲート電極パターンを形成して、異方性の強いド
ライエツチング法によって、モリブデンシリサイド１７
゜二酸化シリコン１６．多結晶シリコン１５′ｆ、順次
エツチングする。そして、ソース１８．ドレイン９形成
の為の砒素イオン注入を行い、砒素の活性化を兼ねて、
１０００℃、２０分程度のモリブデンシリサイドの再結
晶化熱処理を施した。こうして、第２図に示すＭＯＳト
ランジスタが形成さｎる０ 本実施例に示した構造のＭＯＳ型トランジスタは、ゲー
ト耐圧やしきい値電圧は、下層膜に多結晶シリコンを用
いているので、多結晶シリコン膜のみをゲート材料とし
たＭＯＳ ）ランジスタと変わりなく、また本ゲート材
料を用いた配線の抵抗はモリブデンシリサイドのみ全ゲ
ート材料とした場合と全く等しく約２０Ｕ／口 となる
。従来の反応防止膜のない場合、モリブデンシリサイド
は、下層の多結晶と反応して、シート抵抗は３０〜４０
Ｑ／口 となり、しきい値電圧の変動やゲート耐圧の劣
化を生じる。
る炉内で焼きしめ？行うことによりち密な二酸化シリコ
ン膜となって反応防止膜の役割を果たす。この後、マグ
ネトロ／スパッタリング法によって約２０ｏＯ人のモリ
ブデンシリサイド膜１７を蒸着し、一般的な写真蝕刻法
によりゲート電極パターンを形成して、異方性の強いド
ライエツチング法によって、モリブデンシリサイド１７
゜二酸化シリコン１６．多結晶シリコン１５′ｆ、順次
エツチングする。そして、ソース１８．ドレイン９形成
の為の砒素イオン注入を行い、砒素の活性化を兼ねて、
１０００℃、２０分程度のモリブデンシリサイドの再結
晶化熱処理を施した。こうして、第２図に示すＭＯＳト
ランジスタが形成さｎる０ 本実施例に示した構造のＭＯＳ型トランジスタは、ゲー
ト耐圧やしきい値電圧は、下層膜に多結晶シリコンを用
いているので、多結晶シリコン膜のみをゲート材料とし
たＭＯＳ ）ランジスタと変わりなく、また本ゲート材
料を用いた配線の抵抗はモリブデンシリサイドのみ全ゲ
ート材料とした場合と全く等しく約２０Ｕ／口 となる
。従来の反応防止膜のない場合、モリブデンシリサイド
は、下層の多結晶と反応して、シート抵抗は３０〜４０
Ｑ／口 となり、しきい値電圧の変動やゲート耐圧の劣
化を生じる。
さらに、大きな面積のゲート電極を有するトランジスタ
についても、小さなトランジスタと比較して、ゲート耐
圧劣化等の基本的な特性変動は見られない。
についても、小さなトランジスタと比較して、ゲート耐
圧劣化等の基本的な特性変動は見られない。
一方上層膜から下層膜へのキャリアの往復についてもト
ランジスタ特性から見て異常は認められない。
ランジスタ特性から見て異常は認められない。
本実施例では、反応防止膜として二酸化シリコン全周い
たが、他に窒化シリコン膜のような絶縁膜の他、導電性
膜を用いることも可能である。また低抵抗の上層膜とし
てモリブデンシリサイドを用いたが、タングステンや、
タングステンシリサイド、モリブデン等の他の金属や金
属シリサイドを用いることも可能である。
たが、他に窒化シリコン膜のような絶縁膜の他、導電性
膜を用いることも可能である。また低抵抗の上層膜とし
てモリブデンシリサイドを用いたが、タングステンや、
タングステンシリサイド、モリブデン等の他の金属や金
属シリサイドを用いることも可能である。
発明の効果
以上本発明によれば、耐圧劣化、閾値電圧変動。
閾値電圧についてトランジスタの大きさ効果がなく、配
線抵抗の小さなゲート電極材料を有し、しかも多結晶シ
リコン膜も薄く、電極全体を薄くできるので微細化工も
容易で、高密度集積回路の実現が可能となる。またＭＯ
３構造の不安定性もなく閾値電圧の制御性に優れ、信頼
性も高い。
線抵抗の小さなゲート電極材料を有し、しかも多結晶シ
リコン膜も薄く、電極全体を薄くできるので微細化工も
容易で、高密度集積回路の実現が可能となる。またＭＯ
３構造の不安定性もなく閾値電圧の制御性に優れ、信頼
性も高い。
第１図、第２図は本発明の一実施例の工程断面図である
。 １５・・・・・・多結晶シリコ７．１６・・・・・・反
応防止膜、１７・・・・・・金属又は金属シリサイド膜
、１４・・・・・・ゲート酸化膜。
。 １５・・・・・・多結晶シリコ７．１６・・・・・・反
応防止膜、１７・・・・・・金属又は金属シリサイド膜
、１４・・・・・・ゲート酸化膜。
Claims (4)
- （１）ゲート電極が、上層膜、下層膜および薄い反応防
止膜の３層から成り、上記反応防止膜が上記上層膜と下
層膜の間に存在し、上記上層膜と上記下層膜とが接触し
ないことを特徴とする半導体装置。 - （２）上層膜が金属膜或は、金属シリサイド膜から成る
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （３）下層膜が多結晶半導体膜より成ることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （４）反応防止膜が、二酸化シリコン或は窒化シリコン
より成ることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189001A JPS6167270A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189001A JPS6167270A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167270A true JPS6167270A (ja) | 1986-04-07 |
Family
ID=16233633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189001A Pending JPS6167270A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155273A (ja) * | 1988-12-07 | 1990-06-14 | Nec Corp | Ｍｏｓ電界効果トランジスタ |
| US5293059A (en) * | 1987-09-07 | 1994-03-08 | Oki Electric Industry Co., Ltd. | MOS semiconductor device with double-layer gate electrode structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584973A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置用電極 |
| JPS5890776A (ja) * | 1981-11-26 | 1983-05-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-09-10 JP JP59189001A patent/JPS6167270A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS584973A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置用電極 |
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