JPH0622247B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0622247B2 JPH0622247B2 JP60148620A JP14862085A JPH0622247B2 JP H0622247 B2 JPH0622247 B2 JP H0622247B2 JP 60148620 A JP60148620 A JP 60148620A JP 14862085 A JP14862085 A JP 14862085A JP H0622247 B2 JPH0622247 B2 JP H0622247B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型半導体装置、特に高耐熱性ショット
キ電極を有する電界効果型半導体装置に関する。
キ電極を有する電界効果型半導体装置に関する。
〔従来の技術〕 ショットキ障壁型電界効果トランジスタ（以下、MESFET
という）、とりわけGaAsを用いたGaAsMESFETは高速性に
すぐれ超高周波用半導体デバイスとして、近年ますます
使用されつつある。
という）、とりわけGaAsを用いたGaAsMESFETは高速性に
すぐれ超高周波用半導体デバイスとして、近年ますます
使用されつつある。
第２図は従来より周知のGaAs MESFETの構造の一例を示
す模式断面図である。本構造ではGaAsMESFETの高性能化
のため、例えば１９８３年発行のインターナショナル
ソリッド ステート サーキット コンファランス（In
ternational Solid State Circuits Conference）の４
４頁に示されているように、ソース及びドレイン領域
７，８に高濃度不純物領域５を有し、ソース及びドレイ
ンの直列寄生抵抗の低減を図っている。図中４は半絶縁
性GaAs基板、３はGaAs動作層である。本構造の製作には
ゲート電極をマスクとしてソース及びドレイン領域７，
８に高濃度不純物をイオン注入し、引き続き活性化のた
めの熱処理（アニール）を行う工程がある。したがって
ゲート電極１′はアニール後も安全なショットキ特性を
有することが必要であり、例えばタングステンの硅化物
（ Wsi ）等の高融点金属の混合物もしくは化合物が用
いられている。
す模式断面図である。本構造ではGaAsMESFETの高性能化
のため、例えば１９８３年発行のインターナショナル
ソリッド ステート サーキット コンファランス（In
ternational Solid State Circuits Conference）の４
４頁に示されているように、ソース及びドレイン領域
７，８に高濃度不純物領域５を有し、ソース及びドレイ
ンの直列寄生抵抗の低減を図っている。図中４は半絶縁
性GaAs基板、３はGaAs動作層である。本構造の製作には
ゲート電極をマスクとしてソース及びドレイン領域７，
８に高濃度不純物をイオン注入し、引き続き活性化のた
めの熱処理（アニール）を行う工程がある。したがって
ゲート電極１′はアニール後も安全なショットキ特性を
有することが必要であり、例えばタングステンの硅化物
（ Wsi ）等の高融点金属の混合物もしくは化合物が用
いられている。
さらにこのゲート電極材は集積回路における配線に用い
られることから、低抵抗であることも要求される。した
がって、例えば第３図のような高融点金属の硅化物１上
に高融点金属の硅化物より抵抗の低い高融点金属２を積
層した２層構造が高耐熱性と低抵抗の特長を有するゲー
ト電極として提案されている（参考：特願昭58-35342
号）。
られることから、低抵抗であることも要求される。した
がって、例えば第３図のような高融点金属の硅化物１上
に高融点金属の硅化物より抵抗の低い高融点金属２を積
層した２層構造が高耐熱性と低抵抗の特長を有するゲー
ト電極として提案されている（参考：特願昭58-35342
号）。
高融点金属系の加工は一般にフッ素系を用いたドライエ
ッチング法にて行われる。しかし前述の２層構造ゲート
電極膜をドライエッチングした場合、第３図に示すよう
に高融点金属の硅化物１の側面は垂直性を有している
が、高融点金属の側面は円弧状になり、この形状の２層
構造ゲート電極を用いてFETを試作するとそのFET特性の
バラツキが大きい問題があることがわかった。これは、
ゲート電極端における注入イオンのマスク効果が不充分
であるために、ゲート電極端のGaAs動作層に注入イオン
がはいり、動作層濃度を増加させているためと考えられ
る。
ッチング法にて行われる。しかし前述の２層構造ゲート
電極膜をドライエッチングした場合、第３図に示すよう
に高融点金属の硅化物１の側面は垂直性を有している
が、高融点金属の側面は円弧状になり、この形状の２層
構造ゲート電極を用いてFETを試作するとそのFET特性の
バラツキが大きい問題があることがわかった。これは、
ゲート電極端における注入イオンのマスク効果が不充分
であるために、ゲート電極端のGaAs動作層に注入イオン
がはいり、動作層濃度を増加させているためと考えられ
る。
本発明は上記の問題点に鑑み、高融点金属の硅化物と高
融点金属を用いたゲート電極の側面の垂直性を向上させ
ることが可能な半導体装置を提供するものである。
融点金属を用いたゲート電極の側面の垂直性を向上させ
ることが可能な半導体装置を提供するものである。
本発明は化合物半導体動作層上に配置された耐熱性ショ
ットキゲート電極を有する電界効果型半導体装置におい
て、前記ショットキゲート電極は高融点金属の硅化物と
高融点金属とを交互に積層した３層以上の積層体からな
り、前記化合物半導体動作層に前記高融点金属の硅化物
が接するよう構成したことを特徴とする電界効果型半導
体装置である。
ットキゲート電極を有する電界効果型半導体装置におい
て、前記ショットキゲート電極は高融点金属の硅化物と
高融点金属とを交互に積層した３層以上の積層体からな
り、前記化合物半導体動作層に前記高融点金属の硅化物
が接するよう構成したことを特徴とする電界効果型半導
体装置である。
以下本発明の実施例について、第１図(a)〜(c)に示す素
子断面図を用いて説明する。
子断面図を用いて説明する。
まず、第１図(a)に示すように、半絶縁性GaAs基板４を
用意し、基板４上にSiイオンを50keV、１×1012cm-2の
条件で選択的にイオン注入してGaAs動作層３を形成し、
SiO2を保護膜として水素雰囲気中で800℃、20分のアニ
ールを行った。次に該SiO２をエッチング除去した後、
スパッタ法でタングステンの硅化物（ WSi ）１をGaAs
基板４上に100nm堆積し、続いて該WSi １上にタングス
テン(W)２を100nm、続いて同様にWsi 100nm、Ｗ100nmを
順次堆積し、全膜厚400nmのＷ１とWSi ２とを交互に積
層した４層構造のゲート電極膜を形成した。次にゲート
電極となるべき部分にレジストを形成し、該レジストに
覆われない領域の前記４層構造ゲート電極膜をSF6を用
いたドライエッチング法により除去した。このときのゲ
ート電極の側面形状はSEM観察より第１図(a)に示すよう
になり、第３図に示す従来の２層構造電極の側面に比
べ、垂直性が向上していた。
用意し、基板４上にSiイオンを50keV、１×1012cm-2の
条件で選択的にイオン注入してGaAs動作層３を形成し、
SiO2を保護膜として水素雰囲気中で800℃、20分のアニ
ールを行った。次に該SiO２をエッチング除去した後、
スパッタ法でタングステンの硅化物（ WSi ）１をGaAs
基板４上に100nm堆積し、続いて該WSi １上にタングス
テン(W)２を100nm、続いて同様にWsi 100nm、Ｗ100nmを
順次堆積し、全膜厚400nmのＷ１とWSi ２とを交互に積
層した４層構造のゲート電極膜を形成した。次にゲート
電極となるべき部分にレジストを形成し、該レジストに
覆われない領域の前記４層構造ゲート電極膜をSF6を用
いたドライエッチング法により除去した。このときのゲ
ート電極の側面形状はSEM観察より第１図(a)に示すよう
になり、第３図に示す従来の２層構造電極の側面に比
べ、垂直性が向上していた。
次に第１図(b)に示すようにレジスト６をマスクとし
て、Siイオンを150 keV、５×1013cm-2の条件で、ソー
ス及びドレイン領域７，８にイオン注入し，SiO2を保護
膜として800℃、20分間のアニールを行い、高濃度不純
物領域５を形成した。
て、Siイオンを150 keV、５×1013cm-2の条件で、ソー
ス及びドレイン領域７，８にイオン注入し，SiO2を保護
膜として800℃、20分間のアニールを行い、高濃度不純
物領域５を形成した。
SiO2をエッチング除去した後、最後に第１図(c)に示す
ようにソース、ドレイン領域７，８上にAu・Ge及びNiを
蒸着し、400℃のアロイを行うことによりFETの製作を完
了した。
ようにソース、ドレイン領域７，８上にAu・Ge及びNiを
蒸着し、400℃のアロイを行うことによりFETの製作を完
了した。
以上のFETの製作のほか、200nmのWSi上に200nmのＷを積
層した従来の２層構造ゲート電極を有するFETも製作
し、これら２種類のFETの特性を比較した。ゲート長、
ゲート幅がそれぞれ１μｍ、１０μｍを有するトランジ
スタを２インチウェハ上で100個づつ測定した。しきい
値電圧Vtの平均値とその標準偏差を求めると、従来構造
のFET、ではVT＝0.05±0.12Ｖに対し本発明の構造のFET
ではVT＝0.12±0.05Ｖとバラツキが小さい結果が得られ
た。本発明によりゲート電極端における注入イオンの阻
止が改善されたためと考えられる。
層した従来の２層構造ゲート電極を有するFETも製作
し、これら２種類のFETの特性を比較した。ゲート長、
ゲート幅がそれぞれ１μｍ、１０μｍを有するトランジ
スタを２インチウェハ上で100個づつ測定した。しきい
値電圧Vtの平均値とその標準偏差を求めると、従来構造
のFET、ではVT＝0.05±0.12Ｖに対し本発明の構造のFET
ではVT＝0.12±0.05Ｖとバラツキが小さい結果が得られ
た。本発明によりゲート電極端における注入イオンの阻
止が改善されたためと考えられる。
以上説明したように本発明によれば、高融点金属の硅化
物と高融点金属を３層以上に積層したゲート電極構造を
用いることにより、ゲート電極の側面の垂直性を向上さ
せ、ひいては特性にばらつきのないFETを得ることがで
きる効果を有するものである。
物と高融点金属を３層以上に積層したゲート電極構造を
用いることにより、ゲート電極の側面の垂直性を向上さ
せ、ひいては特性にばらつきのないFETを得ることがで
きる効果を有するものである。
第１図(a)〜(c)は本発明のFET構造を製作する工程を工
程順に示す素子の模式断面図、第２図は従来より周知の
高濃度不純物領域を有するFETの模式断面図、第３図は
従来の２層構造ゲート電極の加工形状を示す断面図であ
る。 図において、１は高融点金属の硅化物、２は高融点金
属、３はGaAs動作層、４は半絶縁性GaAs基板、５は高濃
度不純物領域、７，８はソース及びドレイン領域であ
る。
程順に示す素子の模式断面図、第２図は従来より周知の
高濃度不純物領域を有するFETの模式断面図、第３図は
従来の２層構造ゲート電極の加工形状を示す断面図であ
る。 図において、１は高融点金属の硅化物、２は高融点金
属、３はGaAs動作層、４は半絶縁性GaAs基板、５は高濃
度不純物領域、７，８はソース及びドレイン領域であ
る。
Claims (1)
- 【請求項１】化合物半導体動作層上に配置されたショッ
トキゲート電極と、前記ゲート電極の一方の側の前記動
作層上に配置されたソース電極と、前記ゲート電極の他
方の側の前記動作層上に配置されたドレイン電極とを備
えた電界効果型半導体装置において、前記ショットキゲ
ート電極は高融点金属の硅化物と高融点金属とを交互に
積層した３層以上の積層体からなり、前記化合物半導体
動作層に前記高融点金属の硅化物が接するよう構成した
ことを特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148620A JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148620A JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629677A JPS629677A (ja) | 1987-01-17 |
| JPH0622247B2 true JPH0622247B2 (ja) | 1994-03-23 |
Family
ID=15456854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148620A Expired - Lifetime JPH0622247B2 (ja) | 1985-07-05 | 1985-07-05 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622247B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821596B2 (ja) * | 1987-09-30 | 1996-03-04 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
-
1985
- 1985-07-05 JP JP60148620A patent/JPH0622247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629677A (ja) | 1987-01-17 |
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