JPH081910B2 - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPH081910B2 JPH081910B2 JP62117824A JP11782487A JPH081910B2 JP H081910 B2 JPH081910 B2 JP H081910B2 JP 62117824 A JP62117824 A JP 62117824A JP 11782487 A JP11782487 A JP 11782487A JP H081910 B2 JPH081910 B2 JP H081910B2
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- Japan
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- concentration impurity
- impurity layer
- gate electrode
- layer
- semiconductor
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型半導体装置及びその製造方法に関
する。
する。
半導体装置，例えば砒化ガリウム（GaAs）を用いたシ
ョットキ障壁型電界効果トランジスタ（以下、MESFETと
称す）として、第３図に示すような構造のものが知られ
ている。第３図において、１は耐熱性のゲート電極、2a
はソース電極、2bはドレイン電極、３はGaAsからなる動
作層、4bは高濃度不純物半導体結晶層（以下高濃度不純
物層という）、５はSiO2膜、６は半絶縁性のGaAs基板で
ある。
ョットキ障壁型電界効果トランジスタ（以下、MESFETと
称す）として、第３図に示すような構造のものが知られ
ている。第３図において、１は耐熱性のゲート電極、2a
はソース電極、2bはドレイン電極、３はGaAsからなる動
作層、4bは高濃度不純物半導体結晶層（以下高濃度不純
物層という）、５はSiO2膜、６は半絶縁性のGaAs基板で
ある。
この構造を有するMESFETにおいては、高濃度不純物層
4bの存在により、ソース，ドレインの直列寄生抵抗が低
減され、高い相互コンダクタンス、低いオン抵抗が得ら
れ、FETの高速動作が可能となる。現在このようなFETも
しくはFETを用いた集積回路が製作されている。
4bの存在により、ソース，ドレインの直列寄生抵抗が低
減され、高い相互コンダクタンス、低いオン抵抗が得ら
れ、FETの高速動作が可能となる。現在このようなFETも
しくはFETを用いた集積回路が製作されている。
上述のGaAs MESFETを製作する場合、高濃度不純物層4
bは、ゲート電極及びゲート電極の側面に形成された絶
縁材からなる側壁をマスクとした選択成長によって形成
される。側壁は高濃度不純物層4bとゲート電極１が接触
しゲート電極の耐圧が減少するのを防ぐために設けてあ
る。しかし、側壁を設けたことにより、側壁下に高抵抗
の領域が生じるため、ソース，ドレインの寄生抵抗が十
分低減されない。
bは、ゲート電極及びゲート電極の側面に形成された絶
縁材からなる側壁をマスクとした選択成長によって形成
される。側壁は高濃度不純物層4bとゲート電極１が接触
しゲート電極の耐圧が減少するのを防ぐために設けてあ
る。しかし、側壁を設けたことにより、側壁下に高抵抗
の領域が生じるため、ソース，ドレインの寄生抵抗が十
分低減されない。
また、高濃度不純物層4bの濃度を低くすると、ゲート
電極と高濃度不純物層が接触した場合のゲート耐圧の劣
化を防ぐことができ、側壁を用いずにFETを製作するこ
とが可能となる。しかしながら、高濃度不純物層4bのシ
ート抵抗が増加するため、この場合も寄生抵抗を十分に
低減することができなくなる。
電極と高濃度不純物層が接触した場合のゲート耐圧の劣
化を防ぐことができ、側壁を用いずにFETを製作するこ
とが可能となる。しかしながら、高濃度不純物層4bのシ
ート抵抗が増加するため、この場合も寄生抵抗を十分に
低減することができなくなる。
さらに、第４図に示すように側壁下の領域の抵抗を低
減させるため、高濃度不純物層4bを形成する前にゲート
電極１のみをマスクとしてイオン注入を行ないGaAs基板
６に高濃度不純物層９を形成する方法がある。しかしな
がら、このようにイオン注入を行った場合は短チャネル
効果が顕著になり、短いゲート長のFETを製作する際
に、しきい値電圧の制御が困難となる問題がある。
減させるため、高濃度不純物層4bを形成する前にゲート
電極１のみをマスクとしてイオン注入を行ないGaAs基板
６に高濃度不純物層９を形成する方法がある。しかしな
がら、このようにイオン注入を行った場合は短チャネル
効果が顕著になり、短いゲート長のFETを製作する際
に、しきい値電圧の制御が困難となる問題がある。
本発明の目的は、短チャネル効果の増大を生じさせる
ことなくソース，ドレインの直列寄生抵抗を低減した電
界効果型半導体装置及びその製造方法を提供することに
ある。
ことなくソース，ドレインの直列寄生抵抗を低減した電
界効果型半導体装置及びその製造方法を提供することに
ある。
第１の発明の電界効果型半導体装置は、半絶縁性半導
体基板に形成された一導電型半導体動作層と、前記半導
体動作層上に形成されたゲート電極と、前記ゲート電極
の側面に接しかつ前記動作層上に形成された一導電型低
濃度不純物層と、前記低濃度不純物層上でかつ前記ゲー
ト電極の側面に形成された絶縁膜からなる側壁と、前記
側壁に接しかつ前記低濃度不純物層上に設けられた一導
電型高濃度不純物層とを含んで構成される。
体基板に形成された一導電型半導体動作層と、前記半導
体動作層上に形成されたゲート電極と、前記ゲート電極
の側面に接しかつ前記動作層上に形成された一導電型低
濃度不純物層と、前記低濃度不純物層上でかつ前記ゲー
ト電極の側面に形成された絶縁膜からなる側壁と、前記
側壁に接しかつ前記低濃度不純物層上に設けられた一導
電型高濃度不純物層とを含んで構成される。
第２の発明の電界効果型半導体装置の製造方法は、半
絶縁性半導体基板に不純物のイオン注入により一導電型
半導体動作層を形成する工程と、前記半導体動作層上に
ゲート電極を形成する工程と、前記ゲート電極をマスク
とし前記半導体動作層上のソース・ドレイン領域に一導
電型低濃度不純物層を形成する工程と、前記低濃度不純
物層上でかつ前記ゲート電極の側面に絶縁膜からなる側
壁を形成する工程と、前記ゲート電極と側壁とをマスク
とし前記低濃度不純物層上に一導電型高濃度不純物層を
形成する工程とを含んで構成される。
絶縁性半導体基板に不純物のイオン注入により一導電型
半導体動作層を形成する工程と、前記半導体動作層上に
ゲート電極を形成する工程と、前記ゲート電極をマスク
とし前記半導体動作層上のソース・ドレイン領域に一導
電型低濃度不純物層を形成する工程と、前記低濃度不純
物層上でかつ前記ゲート電極の側面に絶縁膜からなる側
壁を形成する工程と、前記ゲート電極と側壁とをマスク
とし前記低濃度不純物層上に一導電型高濃度不純物層を
形成する工程とを含んで構成される。
本発明は、ソース・ドレインを低濃度不純物層と高濃
度不純物層からなる２つの選択成長層を用いて形成する
ことにより、直列寄生抵抗の著しい低減を可能とするも
のである。
度不純物層からなる２つの選択成長層を用いて形成する
ことにより、直列寄生抵抗の著しい低減を可能とするも
のである。
高濃度不純物層によりソース，ドレイン領域のシート
抵抗は低減され、また側壁下には、動作層のほか低濃度
不純物層が導入されているため、寄生抵抗の増加が従来
に比べ抑制される。特に、エンハンスメント型FETにお
いては、動作層の抵抗が大であり、低濃度不純物層導入
による抵抗の低減効果は大きい。
抵抗は低減され、また側壁下には、動作層のほか低濃度
不純物層が導入されているため、寄生抵抗の増加が従来
に比べ抑制される。特に、エンハンスメント型FETにお
いては、動作層の抵抗が大であり、低濃度不純物層導入
による抵抗の低減効果は大きい。
また、本発明ではソース・ドレインにイオン注入層を
用いていないため、短チャネル効果の増大は生じない。
用いていないため、短チャネル効果の増大は生じない。
以下に、本発明の実施例について図面を参照して説明
する。第１図（ａ）〜（ｄ）は本発明の一実施例を説明
するために工程順に示した半導体チップの断面図であ
る。
する。第１図（ａ）〜（ｄ）は本発明の一実施例を説明
するために工程順に示した半導体チップの断面図であ
る。
まず第１図（ａ）に示すように、半絶縁性のGaAs基板
６上にSiイオンを50keV,ドーズ量２×1012cm-2の条件で
選択的にイオン注入し、CVD SiO2膜を保護膜として800
℃,20分間の熱処理を行いGaAsからなる動作層３を形成
した。次に保護膜を除去した後、スパッタ法を用いてタ
ングステンシリサイド（WS1）をGaAs動作層３及びGaAs
基板６上全面に0.5μｍの厚さに堆積した後、四フッ化
炭素を用いたドライエッチング法でWS1を加工し、ゲー
ト電極１を形成した。
６上にSiイオンを50keV,ドーズ量２×1012cm-2の条件で
選択的にイオン注入し、CVD SiO2膜を保護膜として800
℃,20分間の熱処理を行いGaAsからなる動作層３を形成
した。次に保護膜を除去した後、スパッタ法を用いてタ
ングステンシリサイド（WS1）をGaAs動作層３及びGaAs
基板６上全面に0.5μｍの厚さに堆積した後、四フッ化
炭素を用いたドライエッチング法でWS1を加工し、ゲー
ト電極１を形成した。
次に、第１図（ｂ）に示すようにGaAs基板６の所定部
分にSiO2膜７を形成した後、ゲート電極１及びSiO2膜７
をマスクとして、ソース・ドレイン領域に不純物濃度が
２×1017cm-3である低濃度不純物層4aをMOCVD法を用い7
00℃で膜厚0.15μｍ選択成長することにより形成した。
分にSiO2膜７を形成した後、ゲート電極１及びSiO2膜７
をマスクとして、ソース・ドレイン領域に不純物濃度が
２×1017cm-3である低濃度不純物層4aをMOCVD法を用い7
00℃で膜厚0.15μｍ選択成長することにより形成した。
次にSiO2膜７を除去した後、第１図（ｃ）に示すよう
に、CVD法によりSiO2膜を全面に0.3μｍの膜厚で被着し
た後、レジスト膜をマスクとしてCF4を用いた異方性エ
ッチングでSiO2膜を加工し、ゲート電極１の側面のみに
SiO2膜５を残した。次にこのレジスト膜を除去した後、
ゲート電極1,SiO2膜５及びSiO2膜８をマスクとして２×
1018cm-3のSiを含む高濃度不純物層をMOCVD法で膜厚0.3
μｍ選択成長した。
に、CVD法によりSiO2膜を全面に0.3μｍの膜厚で被着し
た後、レジスト膜をマスクとしてCF4を用いた異方性エ
ッチングでSiO2膜を加工し、ゲート電極１の側面のみに
SiO2膜５を残した。次にこのレジスト膜を除去した後、
ゲート電極1,SiO2膜５及びSiO2膜８をマスクとして２×
1018cm-3のSiを含む高濃度不純物層をMOCVD法で膜厚0.3
μｍ選択成長した。
最後に第１図（ｄ）に示すように、高濃度不純物層上
にAuGe系のソース，ドレイン電極を形成し、FETの製作
を完了した。
にAuGe系のソース，ドレイン電極を形成し、FETの製作
を完了した。
上述のFETのほか、従来の第３図、第４図に示されて
いるFETも製作した。第３図のFETでは高濃度不純物層4b
は濃度が２×1018cm-3，膜厚0.3μｍである。また、第
４図のFETではイオン注入による高濃度不純物層は50ke
V,7×1012cm-2の条件で注入した後、SiNを保護膜厚とし
て750℃,20分の熱処理を行うことにより形成した。
いるFETも製作した。第３図のFETでは高濃度不純物層4b
は濃度が２×1018cm-3，膜厚0.3μｍである。また、第
４図のFETではイオン注入による高濃度不純物層は50ke
V,7×1012cm-2の条件で注入した後、SiNを保護膜厚とし
て750℃,20分の熱処理を行うことにより形成した。
これらのFETを100個づつ選び、相互コンダクタンスgm
としきい値電圧VTのゲート長依存性を調べた結果を第２
図に示す。第２図より本実施例によるFETが従来のFETに
比べて短チャネル効果を抑えつつ高いgmを有しているこ
とが明らかになった。
としきい値電圧VTのゲート長依存性を調べた結果を第２
図に示す。第２図より本実施例によるFETが従来のFETに
比べて短チャネル効果を抑えつつ高いgmを有しているこ
とが明らかになった。
上記の実施例では不純物層をMOCVD法を用いて選択成
長を行ったが、他にLPE,MBE等の成長方法を用いても本
発明の趣旨を逸脱するものではない。
長を行ったが、他にLPE,MBE等の成長方法を用いても本
発明の趣旨を逸脱するものではない。
以上説明したように本発明は、ソース・ドレインを低
濃度不純物層と高濃度不純物層の２種類の選択成長層を
用いて形成することにより短チャネル効果を増大させず
に直列寄生抵抗の低減した電界効果型半導体装置が得ら
れる。
濃度不純物層と高濃度不純物層の２種類の選択成長層を
用いて形成することにより短チャネル効果を増大させず
に直列寄生抵抗の低減した電界効果型半導体装置が得ら
れる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は実
施例と従来例のFET特性を示した図、第３図及び第４図
は従来のMESFETの断面図である。 １……ゲート電極、2a……ソース電極、2b……ドレイン
電極、３……動作層、4a……低濃度不純物層、4b……高
濃度不純物層、５……SiO2膜、６……GaAs基板、7,8…
…SiO2膜、９……高濃度不純物層。
めの工程順に示した半導体チップの断面図、第２図は実
施例と従来例のFET特性を示した図、第３図及び第４図
は従来のMESFETの断面図である。 １……ゲート電極、2a……ソース電極、2b……ドレイン
電極、３……動作層、4a……低濃度不純物層、4b……高
濃度不純物層、５……SiO2膜、６……GaAs基板、7,8…
…SiO2膜、９……高濃度不純物層。
Claims (2)
- 【請求項１】半絶縁性半導体基板に形成された一導電型
半導体動作層と、前記半導体動作層上に形成されたゲー
ト電極と、前記ゲート電極の側面に接しかつ前記動作層
上に形成された一導電型低濃度不純物層と、前記低濃度
不純物層上でかつ前記ゲート電極の側面に形成された絶
縁膜からなる側壁と、前記側壁に接しかつ前記低濃度不
純物層上に設けられた一導電型高濃度不純物層とを含む
ことを特徴とする電界効果型半導体装置。 - 【請求項２】半絶縁性半導体基板に不純物のイオン注入
により一導電型半導体動作層を形成する工程と、前記半
導体動作層上にゲート電極を形成する工程と、前記ゲー
ト電極をマスクとし前記半導体動作層上のソース・ドレ
イン領域に一導電型低濃度不純物層を形成する工程と、
前記低濃度不純物層上でかつ前記ゲート電極の側面に絶
縁膜からなる側壁を形成する工程と、前記ゲート電極と
側壁とをマスクとし前記低濃度不純物層上に一導電型高
濃度不純物層を形成する工程とを含むことを特徴とする
電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117824A JPH081910B2 (ja) | 1987-05-13 | 1987-05-13 | 電界効果型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117824A JPH081910B2 (ja) | 1987-05-13 | 1987-05-13 | 電界効果型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281473A JPS63281473A (ja) | 1988-11-17 |
| JPH081910B2 true JPH081910B2 (ja) | 1996-01-10 |
Family
ID=14721156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117824A Expired - Lifetime JPH081910B2 (ja) | 1987-05-13 | 1987-05-13 | 電界効果型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081910B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081911B2 (ja) * | 1987-06-24 | 1996-01-10 | 日本電気株式会社 | 電界効果型半導体装置及びその製造方法 |
| JPH05326561A (ja) * | 1992-05-22 | 1993-12-10 | Nec Corp | 電界効果トランジスタの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207669A (ja) * | 1983-05-10 | 1984-11-24 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS60165764A (ja) * | 1984-02-08 | 1985-08-28 | Nec Corp | 化合物半導体装置の製造方法 |
-
1987
- 1987-05-13 JP JP62117824A patent/JPH081910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281473A (ja) | 1988-11-17 |
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