JPS6160591B2 - - Google Patents
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- JPS6160591B2 JPS6160591B2 JP5772377A JP5772377A JPS6160591B2 JP S6160591 B2 JPS6160591 B2 JP S6160591B2 JP 5772377 A JP5772377 A JP 5772377A JP 5772377 A JP5772377 A JP 5772377A JP S6160591 B2 JPS6160591 B2 JP S6160591B2
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Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタの高性能
化に必要なソース、ゲート間の抵抗を小さくでき
ることを可能にする方法で且つ従来法にくらべ容
易な製法を提供するものである。
化に必要なソース、ゲート間の抵抗を小さくでき
ることを可能にする方法で且つ従来法にくらべ容
易な製法を提供するものである。
一般に接合型電界効果トランジスタの高性能化
にはゲート長の短縮と抵抗成分を小さくする必要
がある。特に、近年ではゲート長がサブミクロン
化されて来ている。接合型電界効果トランジスタ
は第１図のように高抵抗基板１１に能動層なる半
導体１２を設け、オーミツク特性をもつソース基
板１４、ドレイン電極１５とその間にゲート電極
１３が並置されている。又第２図のようにオーミ
ツク電極なるソース電極１４、ドレイン電極１５
の下に高濃度の半導体層１６を設けた構造もあ
る。高濃度層を設けた構造はオーミツク電極の接
触抵抗を小さくでき、ソース１４、ゲート１３間
の直列抵抗を小さくできるため、同一ゲート長の
場合でも電界効果トランジスタの高性能化が計れ
る。このような電界効果トランジスタの従来の製
法はソース１４、ドレイン１５のオーミツク電極
を形成後、ソース１４、ドレイン１５間にゲート
電極１３を形成している。このとき、ソース１
４、オーミツク１５間にゲート１３を設ける事は
何らかの形で位置合せを必要とすぬ。この合せ作
業は微細な寸法になる程、困難となる。特に第２
図のようなオーミツク電極用高濃度層を設けると
その高濃度層１６とオーミツク金属１４，１５の
形成とにもう一つ複雑な合せ作業が加わり、工程
が複雑且つ困難となる。一方、このような合せ作
業の困難性を解決するため、自己整合法と呼ばれ
る製法がある。第１図に示されるような構造を得
るため、第３図に示すようなオーミツク電極（ソ
ース１４、ドレイン１５）を介して、ゲート電極
１３をマスク合せなくして設ける方法である。ま
た、逆にゲート電極１３を介して、オーミツク金
属１４，１５を設ける方法も可能である。これら
の自己整合法の欠点は第２図のようなオーミツク
電極下に高濃度層１６を設けた方法に適用できな
かつたことである。
にはゲート長の短縮と抵抗成分を小さくする必要
がある。特に、近年ではゲート長がサブミクロン
化されて来ている。接合型電界効果トランジスタ
は第１図のように高抵抗基板１１に能動層なる半
導体１２を設け、オーミツク特性をもつソース基
板１４、ドレイン電極１５とその間にゲート電極
１３が並置されている。又第２図のようにオーミ
ツク電極なるソース電極１４、ドレイン電極１５
の下に高濃度の半導体層１６を設けた構造もあ
る。高濃度層を設けた構造はオーミツク電極の接
触抵抗を小さくでき、ソース１４、ゲート１３間
の直列抵抗を小さくできるため、同一ゲート長の
場合でも電界効果トランジスタの高性能化が計れ
る。このような電界効果トランジスタの従来の製
法はソース１４、ドレイン１５のオーミツク電極
を形成後、ソース１４、ドレイン１５間にゲート
電極１３を形成している。このとき、ソース１
４、オーミツク１５間にゲート１３を設ける事は
何らかの形で位置合せを必要とすぬ。この合せ作
業は微細な寸法になる程、困難となる。特に第２
図のようなオーミツク電極用高濃度層を設けると
その高濃度層１６とオーミツク金属１４，１５の
形成とにもう一つ複雑な合せ作業が加わり、工程
が複雑且つ困難となる。一方、このような合せ作
業の困難性を解決するため、自己整合法と呼ばれ
る製法がある。第１図に示されるような構造を得
るため、第３図に示すようなオーミツク電極（ソ
ース１４、ドレイン１５）を介して、ゲート電極
１３をマスク合せなくして設ける方法である。ま
た、逆にゲート電極１３を介して、オーミツク金
属１４，１５を設ける方法も可能である。これら
の自己整合法の欠点は第２図のようなオーミツク
電極下に高濃度層１６を設けた方法に適用できな
かつたことである。
なお、上述した如き代表的な電界効果トランジ
スタおよびその製造方法は、特開昭50−114983号
公開公報や、特開昭51−94775号公開公報等に見
られる。
スタおよびその製造方法は、特開昭50−114983号
公開公報や、特開昭51−94775号公開公報等に見
られる。
本発明は上述の従来技術の欠点をなくし、高濃
度層の形成から、ゲート、ソース、ドレイン電極
の形成を１枚のホトマスクで形成でき、寄生抵抗
の少ない電界効果トランジスタの製造方法を提供
するものである。
度層の形成から、ゲート、ソース、ドレイン電極
の形成を１枚のホトマスクで形成でき、寄生抵抗
の少ない電界効果トランジスタの製造方法を提供
するものである。
本発明の構成要件は次のようなものである。第
１に選択的にイオン打込みによつてオーミツク電
極用濃度層を設ける。第２に反転された自己整合
法でイオン打込み層の活性化を行う熱処理のため
少くとも２層の保護膜を用いる。第３にその保護
膜の内、半導体と接する保護膜と全体を被覆する
保護膜とは化学的、組成的に同一なる特性を有す
るものとする。第４にこれら保護膜を介してイオ
ン打込みされていない半導体層に少なくとも２層
以上のゲートとなる金属を設ける。第５にこのと
きゲート電極形状加工に用いる技術は保護膜を介
しての剥離法とする。第６に半導体と接している
ゲート金属層をサイドエツチングする。この以後
の要件は従来（例えば特願昭50−21005号参照）
知られているゲート電極金属を用いた自己整合法
により成り立つ。
１に選択的にイオン打込みによつてオーミツク電
極用濃度層を設ける。第２に反転された自己整合
法でイオン打込み層の活性化を行う熱処理のため
少くとも２層の保護膜を用いる。第３にその保護
膜の内、半導体と接する保護膜と全体を被覆する
保護膜とは化学的、組成的に同一なる特性を有す
るものとする。第４にこれら保護膜を介してイオ
ン打込みされていない半導体層に少なくとも２層
以上のゲートとなる金属を設ける。第５にこのと
きゲート電極形状加工に用いる技術は保護膜を介
しての剥離法とする。第６に半導体と接している
ゲート金属層をサイドエツチングする。この以後
の要件は従来（例えば特願昭50−21005号参照）
知られているゲート電極金属を用いた自己整合法
により成り立つ。
これらの要件を満たすシヨツトキ接合型電界効
果トランジスタの工程図をｎチヤンネルについて
第４図に示す。第４図ａのようにｎ型半導体１２
にイオン打込み時のマスクとなる材質１７を設け
る。この材質１７はホトレジスト膜、又アルミニ
ウム等の金属でも良い。このマスク材質１７をマ
スクにして高濃度イオン打込みを行なう。次にイ
オン打込み層１６をアニールするための保護膜を
第４図ｂのように第１層１８、第２層１９と設け
る。このときの第１層の保護膜１８はイオン打込
み層の活性化率を高くでき、半導体に対して悪影
響を与えない事が必要となる。このとき第１層の
保護膜１８と第２の保護膜１９を同一にして行な
つても良く、原理的には同じである。一般に半導
体に於いてはSiO2，Si3N4，Al2O3膜などの絶縁
物を用いる事が多い。又、第４図ｂのように保護
膜のパターン化は第１図ａで用いたマスク材質１
７を用いて、剥離法によつて形成できる。その
後、第４図ｃのように全面に第１層１８と同一性
質を有する第３保護膜２０を被着する。この状態
を得てイオン打込み層１６のアニールが高温で施
される。アニール後、第４図ｄのように第３層２
０を除去する。このとき、第４図ｄのように第１
層の保護膜１８もエツチングし、第２層１９の下
にアンダーカツト部分を少し設ける。もちろん、
第１層保護膜１８と第２層保護膜１９が同一の場
合はこのアンダーカツト部分は形成されない。そ
の後、第４図ｅのように第２保護膜１９を介して
二層以上の金属（第４図では二層の場合を示
す。）を蒸着し剥離法によつて金属パターン２
１，２２を形成する。その後、第４図ｆのように
第１金属層２１をサイドエツチングし、第２金属
層２２よりも幅を小さくする。この第２金属層を
介して、ソース１４、ドレイン１５となるオーミ
ツク金属を自己整合的に被着する。第４図ｇのよ
うに自己整合法によつて、ソース１４、ゲート１
３、ドレイン１５の各電極が分離され、オーミツ
ク電極を高濃度層１６上に設けた電界効果トラン
ジスタが製作される。上述のようにホトレジマス
クが１枚で高濃度層１６を設け、ソース、ドレイ
ン、ゲートの電極を設けられる電界効果トランジ
スタの製造方法である。
果トランジスタの工程図をｎチヤンネルについて
第４図に示す。第４図ａのようにｎ型半導体１２
にイオン打込み時のマスクとなる材質１７を設け
る。この材質１７はホトレジスト膜、又アルミニ
ウム等の金属でも良い。このマスク材質１７をマ
スクにして高濃度イオン打込みを行なう。次にイ
オン打込み層１６をアニールするための保護膜を
第４図ｂのように第１層１８、第２層１９と設け
る。このときの第１層の保護膜１８はイオン打込
み層の活性化率を高くでき、半導体に対して悪影
響を与えない事が必要となる。このとき第１層の
保護膜１８と第２の保護膜１９を同一にして行な
つても良く、原理的には同じである。一般に半導
体に於いてはSiO2，Si3N4，Al2O3膜などの絶縁
物を用いる事が多い。又、第４図ｂのように保護
膜のパターン化は第１図ａで用いたマスク材質１
７を用いて、剥離法によつて形成できる。その
後、第４図ｃのように全面に第１層１８と同一性
質を有する第３保護膜２０を被着する。この状態
を得てイオン打込み層１６のアニールが高温で施
される。アニール後、第４図ｄのように第３層２
０を除去する。このとき、第４図ｄのように第１
層の保護膜１８もエツチングし、第２層１９の下
にアンダーカツト部分を少し設ける。もちろん、
第１層保護膜１８と第２層保護膜１９が同一の場
合はこのアンダーカツト部分は形成されない。そ
の後、第４図ｅのように第２保護膜１９を介して
二層以上の金属（第４図では二層の場合を示
す。）を蒸着し剥離法によつて金属パターン２
１，２２を形成する。その後、第４図ｆのように
第１金属層２１をサイドエツチングし、第２金属
層２２よりも幅を小さくする。この第２金属層を
介して、ソース１４、ドレイン１５となるオーミ
ツク金属を自己整合的に被着する。第４図ｇのよ
うに自己整合法によつて、ソース１４、ゲート１
３、ドレイン１５の各電極が分離され、オーミツ
ク電極を高濃度層１６上に設けた電界効果トラン
ジスタが製作される。上述のようにホトレジマス
クが１枚で高濃度層１６を設け、ソース、ドレイ
ン、ゲートの電極を設けられる電界効果トランジ
スタの製造方法である。
以下、本発明を実施例によつて詳しく説明す
る。実施例ではヒ化ガリウム結晶を用いたシヨツ
トキ接合型電界効果トランジスタに応用した場合
について説明する。第４図はシヨツトキバリア接
合型電界効果トランジスタの製造工程断面図であ
る。第４図ａに示すようにヒ化ガリウム基板（半
絶縁性、比抵抗108Ωcm）１１に能動層１２を設
けた。能動層１２はGa／AsCl3／H2系の気相反
応を用い、濃度１×1017cm-3、厚さ0.2μｍであ
る。ホトレジストAZ1350J（ヘキスト社商品名）
を1.5μｍの厚さに塗布し、２μｍ幅に加工し、
第４図ａのイオン打込み用マスク１７とした。こ
のマスク１７を用いて、オーミツクｎ型高濃度層
１６をイオン打込みした。ドーパントはSiを用
い、ドース量１×1014cm-2、加速電圧40KeV，
100KeVで行なつた。その後、打込んだ層をアニ
ールするため、第４図ｂに示した第１層１８に電
子線によるSiO2膜を被着し、更に第２層１９に
レザーによるSi3N4膜を被着し、ホトレジ膜１７
を介して剥離法でもつてパターンを形成した。剥
離法には通常のホトレジスト膜除去剤Ｊ−100
（商品名）を用いた。第１層のSiO2の膜の厚さ１
８は4500Å、第２層のSi3N4膜１９は1500Åの厚
さとした。その後第４図ｃに示すように第３層の
保護膜２０としてSiO2膜を厚さ4000Åで全面に
被着した。その後、非酸化雰囲気で800℃、25分
間熱処理を施し、オーミツク電極用高濃度層１６
を得た。濃度は1.2×1018cm-3、厚さ0.25μｍであ
る。アニール後、第３保護膜であるSiO2膜２０
を除去し、更に第１保護膜であるSiO2膜１８も
約0.1μｍのサイドエツチングを起ない。第４図
ｄのような構造を得た。このときのエツチング液
はHF：NH4F＝１：10の組成を用い、このと
き、第２保護膜であるSi3N4膜１９はSiO2膜エツ
チングのマスクとして働く。第４図ｄの構造を得
た後、ゲート金属２１，２２を全面蒸着した。第
４図ｅに示すように半導体と接する第１金属に
Mo金属２１を4000Å、第２金属として、Au２２
を2000Å全面に被着した。前面に被着した金属は
Si3N4膜１８、SiO2膜１９のエツチングによつて
第４図ｅのようなゲート金属パターン２１，２２
を得た。このとき、SiO2膜１８がアンダーカツ
トされているため、金属パターンの形成が容易と
なつた。その後、MO金属２１をCF4ガスによる
プラズマエツチングによりサイドエツチングを選
択的に行なつた。サイドエツチング量は約0.7μ
ｍである。このMo金属２１のプラズマエツチン
グはAu２２、GaAs結晶を侵食する事はない。出
来上りのゲート長は約0.6μｍであつた。このよ
うにして、第４図ｆのようにAu金属２２がMo金
属２１より広い。Ｔ型のゲート電極構造を得た。
Ｔ型のゲート電極構造を用い、第４図ｇに示すよ
うにソース１４、ドレイン１５の電極を形成し
た。その方法はAu金属２２を用い、全面にオー
ミツク金属AuGe／Ni／Auの３層を厚さ3000Åで
全面に被着した。このとき、オーミツク金属１
４，１５はゲート金属であるAu２２、Mo２１と
もゲート金属構造Ｔ型により分離される。その
後、ソース１４、ドレイン１５電極のパターン化
を計るため、ソース、ホトレジ処理によつて、ホ
トレジスト膜AZ1350J（商品名）１μｍの厚さで
パターン化し、ホトレジスト膜をマスクに用い
て、AuGe／Ni／AuをArイオンによるイオンミ
リングを行なつた。このとき、GaAsの表面が十
分に出るまで行なつた。ソース１４、ドレイン１
５のパターン化を計つた後、ホトレジスト膜を除
去し、H2雰囲気中で4000℃、３分の熱処理を施
し、完全なオーミツク電極を得た。この時の熱処
理Mo金属２１のシヨツトキ特性は劣化する事は
なかつた。このようにして製作したヒ化ガリウム
の電界効果トランジスタはゲート幅300μｍであ
り、ソース１４、ゲート１３間の直列抵抗Rsを
従来の比較し約２Ω改善でき、これに伴ない性能
面に於いても、10GHzで雑音指数0.6dB、利得3dB
の改善があつた。
る。実施例ではヒ化ガリウム結晶を用いたシヨツ
トキ接合型電界効果トランジスタに応用した場合
について説明する。第４図はシヨツトキバリア接
合型電界効果トランジスタの製造工程断面図であ
る。第４図ａに示すようにヒ化ガリウム基板（半
絶縁性、比抵抗108Ωcm）１１に能動層１２を設
けた。能動層１２はGa／AsCl3／H2系の気相反
応を用い、濃度１×1017cm-3、厚さ0.2μｍであ
る。ホトレジストAZ1350J（ヘキスト社商品名）
を1.5μｍの厚さに塗布し、２μｍ幅に加工し、
第４図ａのイオン打込み用マスク１７とした。こ
のマスク１７を用いて、オーミツクｎ型高濃度層
１６をイオン打込みした。ドーパントはSiを用
い、ドース量１×1014cm-2、加速電圧40KeV，
100KeVで行なつた。その後、打込んだ層をアニ
ールするため、第４図ｂに示した第１層１８に電
子線によるSiO2膜を被着し、更に第２層１９に
レザーによるSi3N4膜を被着し、ホトレジ膜１７
を介して剥離法でもつてパターンを形成した。剥
離法には通常のホトレジスト膜除去剤Ｊ−100
（商品名）を用いた。第１層のSiO2の膜の厚さ１
８は4500Å、第２層のSi3N4膜１９は1500Åの厚
さとした。その後第４図ｃに示すように第３層の
保護膜２０としてSiO2膜を厚さ4000Åで全面に
被着した。その後、非酸化雰囲気で800℃、25分
間熱処理を施し、オーミツク電極用高濃度層１６
を得た。濃度は1.2×1018cm-3、厚さ0.25μｍであ
る。アニール後、第３保護膜であるSiO2膜２０
を除去し、更に第１保護膜であるSiO2膜１８も
約0.1μｍのサイドエツチングを起ない。第４図
ｄのような構造を得た。このときのエツチング液
はHF：NH4F＝１：10の組成を用い、このと
き、第２保護膜であるSi3N4膜１９はSiO2膜エツ
チングのマスクとして働く。第４図ｄの構造を得
た後、ゲート金属２１，２２を全面蒸着した。第
４図ｅに示すように半導体と接する第１金属に
Mo金属２１を4000Å、第２金属として、Au２２
を2000Å全面に被着した。前面に被着した金属は
Si3N4膜１８、SiO2膜１９のエツチングによつて
第４図ｅのようなゲート金属パターン２１，２２
を得た。このとき、SiO2膜１８がアンダーカツ
トされているため、金属パターンの形成が容易と
なつた。その後、MO金属２１をCF4ガスによる
プラズマエツチングによりサイドエツチングを選
択的に行なつた。サイドエツチング量は約0.7μ
ｍである。このMo金属２１のプラズマエツチン
グはAu２２、GaAs結晶を侵食する事はない。出
来上りのゲート長は約0.6μｍであつた。このよ
うにして、第４図ｆのようにAu金属２２がMo金
属２１より広い。Ｔ型のゲート電極構造を得た。
Ｔ型のゲート電極構造を用い、第４図ｇに示すよ
うにソース１４、ドレイン１５の電極を形成し
た。その方法はAu金属２２を用い、全面にオー
ミツク金属AuGe／Ni／Auの３層を厚さ3000Åで
全面に被着した。このとき、オーミツク金属１
４，１５はゲート金属であるAu２２、Mo２１と
もゲート金属構造Ｔ型により分離される。その
後、ソース１４、ドレイン１５電極のパターン化
を計るため、ソース、ホトレジ処理によつて、ホ
トレジスト膜AZ1350J（商品名）１μｍの厚さで
パターン化し、ホトレジスト膜をマスクに用い
て、AuGe／Ni／AuをArイオンによるイオンミ
リングを行なつた。このとき、GaAsの表面が十
分に出るまで行なつた。ソース１４、ドレイン１
５のパターン化を計つた後、ホトレジスト膜を除
去し、H2雰囲気中で4000℃、３分の熱処理を施
し、完全なオーミツク電極を得た。この時の熱処
理Mo金属２１のシヨツトキ特性は劣化する事は
なかつた。このようにして製作したヒ化ガリウム
の電界効果トランジスタはゲート幅300μｍであ
り、ソース１４、ゲート１３間の直列抵抗Rsを
従来の比較し約２Ω改善でき、これに伴ない性能
面に於いても、10GHzで雑音指数0.6dB、利得3dB
の改善があつた。
実施例 ２
実施例１で示したようにヒ化ガリウムの電界効
果トランジスタを第４図の工程図に示したような
方法で製作した。このとき第４図ａに示したイオ
ン打込み用マスク材１７にAl金属を用いた。Al
金属を全面に１μｍの厚さで形成し、ホトレジ処
理で２μｍ幅に形成した。このAl金属をイオン
打込みマスク材に用いると第１、第２保護膜１
８，１９を形成するとき、400℃程度の被着温度
でも安定していた。このときはSiH4ガス熱分解
法による400℃の被着温度で第１層のSiO2膜１８
を形成した。その後の第１保護膜１８、第２保護
膜１９のパターン化はAlを分した剥離法で行な
い、NaOH系のエツチング液を用いた。その後の
工程は実施例１と同一である。Al金属を用いた
効果は第１保護膜を比較的安定して被着できた事
である。特性面は実施例１と同一であつた。又、
本発明のような方法でオーミツク電極用高濃度層
を設けた電界効果トランジスタに於いても、第１
図に示すような従来の素子と同等以上に製作歩留
が良かつた。
果トランジスタを第４図の工程図に示したような
方法で製作した。このとき第４図ａに示したイオ
ン打込み用マスク材１７にAl金属を用いた。Al
金属を全面に１μｍの厚さで形成し、ホトレジ処
理で２μｍ幅に形成した。このAl金属をイオン
打込みマスク材に用いると第１、第２保護膜１
８，１９を形成するとき、400℃程度の被着温度
でも安定していた。このときはSiH4ガス熱分解
法による400℃の被着温度で第１層のSiO2膜１８
を形成した。その後の第１保護膜１８、第２保護
膜１９のパターン化はAlを分した剥離法で行な
い、NaOH系のエツチング液を用いた。その後の
工程は実施例１と同一である。Al金属を用いた
効果は第１保護膜を比較的安定して被着できた事
である。特性面は実施例１と同一であつた。又、
本発明のような方法でオーミツク電極用高濃度層
を設けた電界効果トランジスタに於いても、第１
図に示すような従来の素子と同等以上に製作歩留
が良かつた。
以上説明したごとく、本発明の電界効果トラン
ジスタの製法はホトレジマスクが１枚で主領域の
素子を形成でき、微細パターン形成にも適用で
き、工程を簡単にできる等の特徴を有する。本発
明は半導体材料としてSi、他の化合物半導体にも
応用でき、特にMOS型トランジスタにも応用で
きる。
ジスタの製法はホトレジマスクが１枚で主領域の
素子を形成でき、微細パターン形成にも適用で
き、工程を簡単にできる等の特徴を有する。本発
明は半導体材料としてSi、他の化合物半導体にも
応用でき、特にMOS型トランジスタにも応用で
きる。
第１図は従来のオーミツク電極用高濃度層の設
けない場合の電界効果トランジスタの断面構造を
示す図、第２図は従来のオーミツク電極用高濃度
層の設けた場合の電界効果トランジスタの断面構
造を示す図、第３図は従来の自己整合法による電
界効果トランジスタの製作工程の１例を示す図、
第４図は本発明の電界効果トランジスタの製作工
程図である。図において、 １１……高抵抗基板、又半絶縁性GaAs基板、
１２……能動層又ｎ型GaAs、１３……ゲート電
極、１４……ソース電極、１５……ドレイン電
極、１６，１７……ソース電極用高濃度層、１７
……イオン打込み用マスク材、１８……第１層保
護膜、１９……第２層保護膜、２０……第３保護
膜、２１……ゲート金属の第１層、２２……ゲー
ト金属の第２層である。
けない場合の電界効果トランジスタの断面構造を
示す図、第２図は従来のオーミツク電極用高濃度
層の設けた場合の電界効果トランジスタの断面構
造を示す図、第３図は従来の自己整合法による電
界効果トランジスタの製作工程の１例を示す図、
第４図は本発明の電界効果トランジスタの製作工
程図である。図において、 １１……高抵抗基板、又半絶縁性GaAs基板、
１２……能動層又ｎ型GaAs、１３……ゲート電
極、１４……ソース電極、１５……ドレイン電
極、１６，１７……ソース電極用高濃度層、１７
……イオン打込み用マスク材、１８……第１層保
護膜、１９……第２層保護膜、２０……第３保護
膜、２１……ゲート金属の第１層、２２……ゲー
ト金属の第２層である。
Claims (1)
- 【特許請求の範囲】 １ 基板に形成した所定の半導体領域上に、パタ
ーンを有する第１の膜材を形成し、該算１の膜材
をマスクとしてイオン打込みを行なう工程、続い
て第２の膜材を該半導体層の前記第１の膜材が形
成されていない領域に形成する工程、前記半導体
層の該第１の部材で覆われていた領域（能動層）
を露出せしめる工程、全面に２層以上の金属膜を
形成する工程、上記第２の膜材を除去することに
より、第２の膜材の上にある該金属膜を除去する
工程および、上記能動層に接する該金属膜の幅を
エツチングにより減少せしめる工程を少なくとも
含む電界効果トランジスタの製造方法。 ２ 上記金属膜が２層以上であることを特徴とす
る特許請求の範囲第１項記載の電界効果トランジ
スタ。 ３ 上記２層以上でなる金属膜について、上記能
動層に接する金属の幅が他の金属膜の幅より小さ
いことを特徴とする特許請求の範囲第１および２
項記載の電界効果トランジスタ。 ４ 上記第２の膜材を上記第１の膜材が形成され
ていない領域に形成し、さらに上記第１の膜材を
除去する工程がリストオフ法による単一の工程で
あることを特徴とする特許請求の範囲第１項記載
の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5772377A JPS53143177A (en) | 1977-05-20 | 1977-05-20 | Production of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5772377A JPS53143177A (en) | 1977-05-20 | 1977-05-20 | Production of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53143177A JPS53143177A (en) | 1978-12-13 |
| JPS6160591B2 true JPS6160591B2 (ja) | 1986-12-22 |
Family
ID=13063852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5772377A Granted JPS53143177A (en) | 1977-05-20 | 1977-05-20 | Production of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53143177A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834980A (ja) * | 1981-08-25 | 1983-03-01 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
| JPS57177572A (en) * | 1981-04-24 | 1982-11-01 | Sumitomo Electric Ind Ltd | Field effect transistor and manufacture thereof |
| JPS5827373A (ja) * | 1981-08-11 | 1983-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製法 |
| JPH0758714B2 (ja) * | 1985-06-25 | 1995-06-21 | 株式会社東芝 | ＧａＡｓ半導体装置の製造方法 |
| JPS6240781A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1977
- 1977-05-20 JP JP5772377A patent/JPS53143177A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53143177A (en) | 1978-12-13 |
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