JPH01119071A - 化合物半導体電界効果トランジスタ - Google Patents
化合物半導体電界効果トランジスタInfo
- Publication number
- JPH01119071A JPH01119071A JP27473187A JP27473187A JPH01119071A JP H01119071 A JPH01119071 A JP H01119071A JP 27473187 A JP27473187 A JP 27473187A JP 27473187 A JP27473187 A JP 27473187A JP H01119071 A JPH01119071 A JP H01119071A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semi
- layer
- area
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体電界効果トランジスタに関し、特
にサイドゲート効果の抑制されたトランジスタ構造に関
する。
にサイドゲート効果の抑制されたトランジスタ構造に関
する。
化合物半導体電界効果トランジスタ、特に砒化ガリウム
（ＧａＡｓ）を用いたショットキ障壁ゲート型電界効果
トランジスタ（ＭＥＳＦＥＴ）は高速動作が可能であり
、高周波増幅器また高速集積回路の基本素子として用い
られている。従来、この種の１ＭＥＳＦＥＴとして、例
えば第４図（ａ）及び（ｂ）の平面図及び断面図に示す
構造が知られている。
（ＧａＡｓ）を用いたショットキ障壁ゲート型電界効果
トランジスタ（ＭＥＳＦＥＴ）は高速動作が可能であり
、高周波増幅器また高速集積回路の基本素子として用い
られている。従来、この種の１ＭＥＳＦＥＴとして、例
えば第４図（ａ）及び（ｂ）の平面図及び断面図に示す
構造が知られている。
即ち、図において、１１はゲート電極、１２はソース電
極、１３はドレイン電極、１４はＧａＡｓ動作層、１５
は高濃度不純物層（ｎ ＋層）、１６は半絶縁性ＣａＡ
ｓ基板である。この構造では、ゲート電極１１は動作層
１４を横切って半絶縁性基板１６上にも形成される。
極、１３はドレイン電極、１４はＧａＡｓ動作層、１５
は高濃度不純物層（ｎ ＋層）、１６は半絶縁性ＣａＡ
ｓ基板である。この構造では、ゲート電極１１は動作層
１４を横切って半絶縁性基板１６上にも形成される。
ところで、一般にＧａＡｓでＭＥＳＦＥＴを用いた集積
回路を構成した場合、近接する他のＦＥＴの負電位によ
ってこのＭＥ Ｓ Ｆ ＥＴのドレイン電流が変動する
、いわゆるサイドゲート効果が生じ、回路の動作が不安
定になる問題がある。この問題は上述した従来のＭＥＳ
ＦＥＴでは、特に顕著なものとなる。即ち、従来のＭＥ
Ｓ Ｆ ＥＴではゲート電極１１は半絶縁性基板１６
上に形成した動作層１４の表面を横切っており、ゲート
電極１１は動作層１４をはみ出した領域において半絶縁
性基板１６の表面に接触している。このため、ＦＥＴに
隣接するサイドゲート電極に負電位が印加された場合、
半絶縁性基板１６とゲート電極１１との接触部に電界集
中が生じ、その結果サイドゲート電極からＦＥＴに電子
が注入され易くなり、サイドゲート効果が顕著になる。
回路を構成した場合、近接する他のＦＥＴの負電位によ
ってこのＭＥ Ｓ Ｆ ＥＴのドレイン電流が変動する
、いわゆるサイドゲート効果が生じ、回路の動作が不安
定になる問題がある。この問題は上述した従来のＭＥＳ
ＦＥＴでは、特に顕著なものとなる。即ち、従来のＭＥ
Ｓ Ｆ ＥＴではゲート電極１１は半絶縁性基板１６
上に形成した動作層１４の表面を横切っており、ゲート
電極１１は動作層１４をはみ出した領域において半絶縁
性基板１６の表面に接触している。このため、ＦＥＴに
隣接するサイドゲート電極に負電位が印加された場合、
半絶縁性基板１６とゲート電極１１との接触部に電界集
中が生じ、その結果サイドゲート電極からＦＥＴに電子
が注入され易くなり、サイドゲート効果が顕著になる。
本発明はサイドゲート効果を低減する化合物半導体電界
効果トランジスタを提供することを目的としている。
効果トランジスタを提供することを目的としている。
本発明の化合物半導体電界効果トランジスタは、半絶縁
性化合物半導体基板に形成した動作層及び高濃度不純物
層と、前記動作層上に形成したゲート電極と、前記高濃
度不純物層上に形成したソース電極及びドレイン電極と
で構成されており、かつ前記動作層及び高濃度不純物層
以外の領域の前記半導体基板の表面に絶縁膜を形成し、
前記ゲート電極は前記動作層以外の領域ではこの絶縁膜
上に延在されるように構成し、ゲート電極と半絶縁性基
板との直接接触を防止する構成としている。
性化合物半導体基板に形成した動作層及び高濃度不純物
層と、前記動作層上に形成したゲート電極と、前記高濃
度不純物層上に形成したソース電極及びドレイン電極と
で構成されており、かつ前記動作層及び高濃度不純物層
以外の領域の前記半導体基板の表面に絶縁膜を形成し、
前記ゲート電極は前記動作層以外の領域ではこの絶縁膜
上に延在されるように構成し、ゲート電極と半絶縁性基
板との直接接触を防止する構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ線に沿う断面図である。これらの図に示すように
、半絶縁性基板には動作層４を形成しかつこれを挟むよ
うに高濃度不純物層５を形成しているが、これら動作層
４及び高濃度不純物層５以外の領域の半絶縁性基板６の
表面には窒化シリコン等の絶縁膜７を形成している。そ
して、前記動作層５上にゲート電極１を形成し、高濃度
不純物５上にソース電極２．ドレイン電極３を形成して
いる。このとき、ゲート電極１は動作層５以外の領域で
は前記絶縁膜７上に延在され、半絶縁性基板６には接触
されない構成となっている。
Ａ−Ａ線に沿う断面図である。これらの図に示すように
、半絶縁性基板には動作層４を形成しかつこれを挟むよ
うに高濃度不純物層５を形成しているが、これら動作層
４及び高濃度不純物層５以外の領域の半絶縁性基板６の
表面には窒化シリコン等の絶縁膜７を形成している。そ
して、前記動作層５上にゲート電極１を形成し、高濃度
不純物５上にソース電極２．ドレイン電極３を形成して
いる。このとき、ゲート電極１は動作層５以外の領域で
は前記絶縁膜７上に延在され、半絶縁性基板６には接触
されない構成となっている。
この構成の製造方法を第３図（ａ）乃至（Ｃ）により、
工程順に説明する。
工程順に説明する。
先ず、第３図（ａ）に示すように、ＧａＡｓ半絶縁性基
板６の表面全面にプラズマＣＶＤ法で窒化シリコン膜７
を０．１μｍの膜厚で被着した後、フォトレジスト８を
マスクとしてドライエツチング法で選択的に前記窒化シ
リコン膜７を除去する。
板６の表面全面にプラズマＣＶＤ法で窒化シリコン膜７
を０．１μｍの膜厚で被着した後、フォトレジスト８を
マスクとしてドライエツチング法で選択的に前記窒化シ
リコン膜７を除去する。
引き続きフォトレジスト８及び窒化シリコン膜７をマス
クとして半絶縁性基板表面６にシリコンイオンを５０Ｋ
ｅ Ｖ、 ２ Ｘ １０ｃｍ−”の条件でイオン注
入を行ない動作層４を形成する。
クとして半絶縁性基板表面６にシリコンイオンを５０Ｋ
ｅ Ｖ、 ２ Ｘ １０ｃｍ−”の条件でイオン注
入を行ない動作層４を形成する。
次に、第３図（ｂ）に示すように、フォトレジスト８を
除去した後、スパッタ法でタングステンシリサイド（Ｗ
Ｓｉ）を基板表面全面に被着した後、ＣＦ４を用いたド
ライエツチング法でゲート領域以外のタングステンシリ
サイド膜を除去し、ゲート電極１を形成する。
除去した後、スパッタ法でタングステンシリサイド（Ｗ
Ｓｉ）を基板表面全面に被着した後、ＣＦ４を用いたド
ライエツチング法でゲート領域以外のタングステンシリ
サイド膜を除去し、ゲート電極１を形成する。
しかる上で、第３図（Ｃ）に示すように、新たに設けた
フォトレジスト９及びゲート電極１をマスクとしてシリ
コンイオンを１５０ＫｅＶ、５Ｘ１０ｃｍ−”の条件で
イオン注入した後、フォトレジスト９を除去し、ＡｓＨ
＝雰囲気中で８００°Ｃ９２０分の熱処理を行い、イオ
ン注入不純物の活性化を行って高濃度不純物層５を形成
する。そして、ＡｕＧｅ−Ｎｉの金属層からなるソース
電極２及びドレイン電極３をフォトリソグラフィ工程に
より所要パターンに形成し、ＭＥＳＦＥＴを完成する。
フォトレジスト９及びゲート電極１をマスクとしてシリ
コンイオンを１５０ＫｅＶ、５Ｘ１０ｃｍ−”の条件で
イオン注入した後、フォトレジスト９を除去し、ＡｓＨ
＝雰囲気中で８００°Ｃ９２０分の熱処理を行い、イオ
ン注入不純物の活性化を行って高濃度不純物層５を形成
する。そして、ＡｕＧｅ−Ｎｉの金属層からなるソース
電極２及びドレイン電極３をフォトリソグラフィ工程に
より所要パターンに形成し、ＭＥＳＦＥＴを完成する。
この構成によれば、動作Ｎ４以外の領域は窒化シリコン
膜からなる絶縁膜７が被着されているため、ゲート電極
１は半絶縁性基板６に接触しな（なり、この領域におい
て電界集中が生じることはなくサイドゲート効果を抑制
することが可能となる。因に、本実施例構造と第４図の
従来構造の各サイドゲート効果を測定した結果、本実施
例構造ではドレイン電流が減少し始めるサイドゲート電
圧が一１５Ｖとなり、従来構造の場合の一３ｖに比べて
大幅に増大し、サイドゲート効果が抑制されることが確
認できた。
膜からなる絶縁膜７が被着されているため、ゲート電極
１は半絶縁性基板６に接触しな（なり、この領域におい
て電界集中が生じることはなくサイドゲート効果を抑制
することが可能となる。因に、本実施例構造と第４図の
従来構造の各サイドゲート効果を測定した結果、本実施
例構造ではドレイン電流が減少し始めるサイドゲート電
圧が一１５Ｖとなり、従来構造の場合の一３ｖに比べて
大幅に増大し、サイドゲート効果が抑制されることが確
認できた。
なお、以上の実施例では耐熱性ゲート電極によるセルフ
ァラインＭＥＳＦＥＴを用いたが、本発明はこの構造の
ＭＥ Ｓ Ｆ ＥＴの他、例えばアルミニウムゲートを
用いたＭＥＳＦＥＴにも適用できる。
ァラインＭＥＳＦＥＴを用いたが、本発明はこの構造の
ＭＥ Ｓ Ｆ ＥＴの他、例えばアルミニウムゲートを
用いたＭＥＳＦＥＴにも適用できる。
以上説明したように本発明は、半絶縁性化合物半導体基
板に設けた動作層上に形成したゲート電極を、動作層以
外の領域では半導体基板の表面に形成した絶縁膜上に延
在させるように構成しているので、ゲート電極と半絶縁
性基板との直接接触を防止して電界集中を抑制し、これ
によりサイドゲート効果を低減して回路動作の不安定性
を抑制した化合物半導体電界効果トランジスタを得るこ
とができる。
板に設けた動作層上に形成したゲート電極を、動作層以
外の領域では半導体基板の表面に形成した絶縁膜上に延
在させるように構成しているので、ゲート電極と半絶縁
性基板との直接接触を防止して電界集中を抑制し、これ
によりサイドゲート効果を低減して回路動作の不安定性
を抑制した化合物半導体電界効果トランジスタを得るこ
とができる。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ線に沿う断面図、第３図（ａ）乃至第３図（Ｃ）
は第１図及び第２図の構造を製造する方法を工程順に示
す断面図、第４図（ａ）及び第４図（ｂ）は従来構造の
平面図及び断面図である。 １．１１・・・ゲート電極、２，１２・・・ソース電極
、３．１３・・・ドレイン電極、４，１４・・・動作層
、５゜１５・・・高濃度不純物層、６．１６・・・半絶
縁性ＧａＡｓ基板、７・・・絶縁膜（窒化シリコン膜）
、８゜９・・・フォトレジスト。 第１図 第２図 ’７’に’に’Ｊ−’Ｊ 第３図
Ａ−Ａ線に沿う断面図、第３図（ａ）乃至第３図（Ｃ）
は第１図及び第２図の構造を製造する方法を工程順に示
す断面図、第４図（ａ）及び第４図（ｂ）は従来構造の
平面図及び断面図である。 １．１１・・・ゲート電極、２，１２・・・ソース電極
、３．１３・・・ドレイン電極、４，１４・・・動作層
、５゜１５・・・高濃度不純物層、６．１６・・・半絶
縁性ＧａＡｓ基板、７・・・絶縁膜（窒化シリコン膜）
、８゜９・・・フォトレジスト。 第１図 第２図 ’７’に’に’Ｊ−’Ｊ 第３図
Claims (1)
- （１）半絶縁性化合物半導体基板に形成した動作層及び
高濃度不純物層と、前記動作層上に形成したゲート電極
と、前記高濃度不純物層上に形成したソース電極及びド
レイン電極とで構成される電界効果トランジスタにおい
て、前記動作層及び高濃度不純物層以外の領域の前記半
導体基板の表面に絶縁膜を形成し、前記ゲート電極は前
記動作層以外の領域ではこの絶縁膜上に延在されるよう
に構成したことを特徴とする化合物半導体電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27473187A JPH01119071A (ja) | 1987-10-31 | 1987-10-31 | 化合物半導体電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27473187A JPH01119071A (ja) | 1987-10-31 | 1987-10-31 | 化合物半導体電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119071A true JPH01119071A (ja) | 1989-05-11 |
Family
ID=17545792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27473187A Pending JPH01119071A (ja) | 1987-10-31 | 1987-10-31 | 化合物半導体電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482872A (en) * | 1994-01-31 | 1996-01-09 | Motorola, Inc. | Method of forming isolation region in a compound semiconductor substrate |
| US10854339B2 (en) | 2015-12-03 | 2020-12-01 | Heartflow, Inc. | Systems and methods for associating medical images with a patient |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112658A (ja) * | 1982-12-20 | 1984-06-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
-
1987
- 1987-10-31 JP JP27473187A patent/JPH01119071A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112658A (ja) * | 1982-12-20 | 1984-06-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482872A (en) * | 1994-01-31 | 1996-01-09 | Motorola, Inc. | Method of forming isolation region in a compound semiconductor substrate |
| US10854339B2 (en) | 2015-12-03 | 2020-12-01 | Heartflow, Inc. | Systems and methods for associating medical images with a patient |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| KR100311168B1 (ko) | N형헤테로구조절연게이트전계효과트랜지스터와그제조방법 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| JPH01119071A (ja) | 化合物半導体電界効果トランジスタ | |
| JPS6160591B2 (ja) | ||
| JPH04291732A (ja) | 電界効果トランジスタの製造方法 | |
| JPH022639A (ja) | 電界効果トランジスタの製造方法 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JP2735216B2 (ja) | 半導体装置の製造方法 | |
| JPH028454B2 (ja) | ||
| JPH0213929B2 (ja) | ||
| JP2939269B2 (ja) | 半導体装置の製造方法 | |
| JP2667840B2 (ja) | 化合物半導体装置の製造方法 | |
| KR940010561B1 (ko) | Mesfet 반도체 장치 제조방법 | |
| JP2682032B2 (ja) | 半導体装置の製造方法 | |
| JPS62291070A (ja) | 半導体装置の製造方法 | |
| JPH03289142A (ja) | 化合物半導体装置の製造方法 | |
| JPH0322696B2 (ja) | ||
| JPS6347982A (ja) | 半導体装置 | |
| JPH02119265A (ja) | 化合物半導体装置 | |
| JPS6139580A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6038882A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPH01260816A (ja) | 化合物半導体装置の製造方法 | |
| JPS6318678A (ja) | 半導体装置の製造方法 |