JPH03289142A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH03289142A JPH03289142A JP9159690A JP9159690A JPH03289142A JP H03289142 A JPH03289142 A JP H03289142A JP 9159690 A JP9159690 A JP 9159690A JP 9159690 A JP9159690 A JP 9159690A JP H03289142 A JPH03289142 A JP H03289142A
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- Japan
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- gate electrode
- layer
- substrate
- compound semiconductor
- semiconductor device
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、化合物半導体装置の製造方法に関する。より
詳細には、本発明は、セルファラインプロセスによるＭ
ＥＳＦＥＴの新規な作製方法に関する。
詳細には、本発明は、セルファラインプロセスによるＭ
ＥＳＦＥＴの新規な作製方法に関する。
従来の技術
特にデイジ−タル論理回路等で広く使用されるＭＥＳＦ
ＥＴは、動作の高速性と共に消費電力が少ないことが求
められる。そこで、ピンチオフ電圧ｖＰを小さくして小
さな論理振幅で動作するように、一般に活性層を薄く設
計されている。しかしながら、ＧａＡｓ等の化合物半導
体のように表面準位によって表面空乏層が生じる材料を
使用した場合、活性層が薄いために、活性層内で表面空
乏層が占める割合が大きくなって実質的なチャネルが狭
められてしまう。この結果、特にソースの寄生抵抗Ｒｓ
が大きくなり相互コンダクタンスｇいが低下してしまう
。
ＥＴは、動作の高速性と共に消費電力が少ないことが求
められる。そこで、ピンチオフ電圧ｖＰを小さくして小
さな論理振幅で動作するように、一般に活性層を薄く設
計されている。しかしながら、ＧａＡｓ等の化合物半導
体のように表面準位によって表面空乏層が生じる材料を
使用した場合、活性層が薄いために、活性層内で表面空
乏層が占める割合が大きくなって実質的なチャネルが狭
められてしまう。この結果、特にソースの寄生抵抗Ｒｓ
が大きくなり相互コンダクタンスｇいが低下してしまう
。
そこで、ＭＥＳＦＥＴの寄生抵抗Ｒ３を極力低下せしめ
るために、表面空乏層の影響が少ない種々の構造が提案
されている。第２図（ａ）〜（ｆ）は、このような構造
を実現する方法として代表的なセルファラインプロセス
によるＭＥＳＦＥＴの製造工程を示す図である。
るために、表面空乏層の影響が少ない種々の構造が提案
されている。第２図（ａ）〜（ｆ）は、このような構造
を実現する方法として代表的なセルファラインプロセス
によるＭＥＳＦＥＴの製造工程を示す図である。
まず、第２図（ａ）に示すように、イオン注入により活
性層２を表面に形成されたＧａＡｓ基板ｌ上に、所定の
厚さのレジスト層３を形成する。ここで、レジスト層３
は、その側方端面３ａが後述するゲート金属の位置に対
応するようにパターニングされている。
性層２を表面に形成されたＧａＡｓ基板ｌ上に、所定の
厚さのレジスト層３を形成する。ここで、レジスト層３
は、その側方端面３ａが後述するゲート金属の位置に対
応するようにパターニングされている。
続いて、第２図（ｂ）に示すように、基板１の表面（活
性層２上）とレジスト層３との表面に、スパッタリング
法により、ＷＳｌ（タングステンシリサイド）等の高融
点金属層４を均一に堆積させる。
性層２上）とレジスト層３との表面に、スパッタリング
法により、ＷＳｌ（タングステンシリサイド）等の高融
点金属層４を均一に堆積させる。
次に、第２図（Ｃ）に示すように、リアクティブイオン
エツチング法（以下、ＲＩＥ法と記載する）により、高
融点金属層４を上方から均一にエツチングした後、第２
図（ｄ）に示すようにレジスト層３を除去する。こうし
て、基板上には、高融点金属によるゲート電極４ａが形
成される。
エツチング法（以下、ＲＩＥ法と記載する）により、高
融点金属層４を上方から均一にエツチングした後、第２
図（ｄ）に示すようにレジスト層３を除去する。こうし
て、基板上には、高融点金属によるゲート電極４ａが形
成される。
次に、上述のようにして形成されたゲート電極４ａを搭
載した基板に対して上方からイオン注入を行い、第２図
（ｅ）に示すように、基板１中にｎ゛導電層５を形成す
る。このとき、ゲート電極４ａは、言わばマスクとして
作用するので、ゲート電極４ａの直下には活性層２が残
り、ゲート電極４ａに隣接する他の領域にｎ゛導電層５
が形成される。尚、図示していないが、ｎ゛導電層５を
含む基板１は、通常ここでアニール処理に付される。
載した基板に対して上方からイオン注入を行い、第２図
（ｅ）に示すように、基板１中にｎ゛導電層５を形成す
る。このとき、ゲート電極４ａは、言わばマスクとして
作用するので、ゲート電極４ａの直下には活性層２が残
り、ゲート電極４ａに隣接する他の領域にｎ゛導電層５
が形成される。尚、図示していないが、ｎ゛導電層５を
含む基板１は、通常ここでアニール処理に付される。
続いて、ＡｕＧｅ、 Ｎｉ、Ａｕ等を材料としてフォト
レジストを使用したリフトオフ法等により、第２図（ｆ
）に示すように、ｎ＋活性層５上にｌ対のオーミック電
極６が形成され、合金化のための熱処理に付される。
レジストを使用したリフトオフ法等により、第２図（ｆ
）に示すように、ｎ＋活性層５上にｌ対のオーミック電
極６が形成され、合金化のための熱処理に付される。
以上のようなセルファラインプロセスにより作製された
ＭＥＳＦＥＴでは、活性層２がゲート電極４ａの直下に
のみ形成されているので、表面空乏層の発生による寄生
抵抗Ｒ８の増加が防止される。
ＭＥＳＦＥＴでは、活性層２がゲート電極４ａの直下に
のみ形成されているので、表面空乏層の発生による寄生
抵抗Ｒ８の増加が防止される。
発明が解決しようとする課題
このように、セルファラインプロセスでは、高融点金属
のショットキーゲート電極をマスクとしてイオン注入を
行うことによりｎ゛層を形成するので、このプロセスで
作製されたＭＥＳＦＥＴでは、ゲート電極とｎ゛導電層
との間隔が非常に狭い。従って、活性層の表面空乏層に
よる寄生抵抗が大幅に減少している。
のショットキーゲート電極をマスクとしてイオン注入を
行うことによりｎ゛層を形成するので、このプロセスで
作製されたＭＥＳＦＥＴでは、ゲート電極とｎ゛導電層
との間隔が非常に狭い。従って、活性層の表面空乏層に
よる寄生抵抗が大幅に減少している。
しかしながら一方で、このような構成のＭＥＳＦＥＴは
、ソース電極およびドレイン電極を構成する１対のｎ゛
導電層の間の間隔が極めて狭いためにドレイン耐圧が低
いという欠点がある。
、ソース電極およびドレイン電極を構成する１対のｎ゛
導電層の間の間隔が極めて狭いためにドレイン耐圧が低
いという欠点がある。
そこで、本発明は、上記従来技術の問題点を解決し、セ
ルファラインプロセスの利点を活かしながら、ドレイン
耐圧の高いＭＥＳＦＥＴを作製することができる新規な
製造方法を提供することをその目的としている。
ルファラインプロセスの利点を活かしながら、ドレイン
耐圧の高いＭＥＳＦＥＴを作製することができる新規な
製造方法を提供することをその目的としている。
課題を解決するための手段
即ち、本発明に従うと、表面に活性層を有する化合物半
導体基板上にレジスト層を形成し、該基板並びにレジス
ト層の表面に高融点金属層を堆積した後、該高融点金属
層をエツチングすることによりゲート電極を形成し、更
に、該レジスト層を除去した後に該ゲート電極をマスク
としてイオン注入を行うことによってｎ”−導電層を形
成する工程を含む化合物半導体装置の製造方法において
、該ゲート電極の該基板に対する垂直投影長が該ゲート
電極のゲート長よりも長くなるように、該レジスト層の
側方端面を該基板に対して傾斜させて形成する工程を含
むことを特徴とする化合物半導体装置の製造方法が提供
される。
導体基板上にレジスト層を形成し、該基板並びにレジス
ト層の表面に高融点金属層を堆積した後、該高融点金属
層をエツチングすることによりゲート電極を形成し、更
に、該レジスト層を除去した後に該ゲート電極をマスク
としてイオン注入を行うことによってｎ”−導電層を形
成する工程を含む化合物半導体装置の製造方法において
、該ゲート電極の該基板に対する垂直投影長が該ゲート
電極のゲート長よりも長くなるように、該レジスト層の
側方端面を該基板に対して傾斜させて形成する工程を含
むことを特徴とする化合物半導体装置の製造方法が提供
される。
作用
本発明に係る化合物半導体装置の製造方法は、ゲート電
極を形成するためのレジスト層の側法端面を傾斜させる
ことによりゲート電極にオーバハングを形成させる工程
を含むことをその主要な特黴としている。
極を形成するためのレジスト層の側法端面を傾斜させる
ことによりゲート電極にオーバハングを形成させる工程
を含むことをその主要な特黴としている。
即ち、従来のセルファラインプロセスでは、導電層を形
成するためのイオン注入工程において、基板上に形成さ
れたゲート電極をマスクとして使用する際に、ゲート電
極が直立しているので、ゲート電極の電極長く第２図中
では幅〉がそのままマスク幅として作用していた。この
ために、電極の両側に形成される１対の導電層の間隔は
非常に狭く、最終的に得られるＭＥＳＦＥＴのドレイン
耐圧が低くならざるを得なかった。
成するためのイオン注入工程において、基板上に形成さ
れたゲート電極をマスクとして使用する際に、ゲート電
極が直立しているので、ゲート電極の電極長く第２図中
では幅〉がそのままマスク幅として作用していた。この
ために、電極の両側に形成される１対の導電層の間隔は
非常に狭く、最終的に得られるＭＥＳＦＥＴのドレイン
耐圧が低くならざるを得なかった。
これに対して、本発明に係る製造方法においては、具体
的に後述するように、ゲート電極を傾斜させて形成する
ので、ゲート電極をイオン注入時のマスクとして使用す
る際に、実際のゲート電極長（幅）よりも、マスクとし
ての有効幅が広くなる。従って、最終的に完成したＭＥ
ＳＦＥＴにおいては、１対の導電層の間隔が広くなり、
ゲート電極は活性層上でオフセットされることになり、
ドレイン耐圧が向上される。尚、ゲート電極の傾斜が予
め判っていれば、オフセット量はゲート電極を形成する
際の堆積量並びにエツチング後の電極高によって制御す
ることができる。
的に後述するように、ゲート電極を傾斜させて形成する
ので、ゲート電極をイオン注入時のマスクとして使用す
る際に、実際のゲート電極長（幅）よりも、マスクとし
ての有効幅が広くなる。従って、最終的に完成したＭＥ
ＳＦＥＴにおいては、１対の導電層の間隔が広くなり、
ゲート電極は活性層上でオフセットされることになり、
ドレイン耐圧が向上される。尚、ゲート電極の傾斜が予
め判っていれば、オフセット量はゲート電極を形成する
際の堆積量並びにエツチング後の電極高によって制御す
ることができる。
ゲート電極を傾斜させて形成するためには、例えば、ゲ
ート電極を形成するためのレジストマスクをパターニン
グする際に、マスクを装荷したレジスト層を斜め上方か
ら露光する方法が挙げられる。
ート電極を形成するためのレジストマスクをパターニン
グする際に、マスクを装荷したレジスト層を斜め上方か
ら露光する方法が挙げられる。
以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図（ａ）〜（ｆ）は、本発明に係る化合物半導体装
置の製造方法を、その工程毎に示す図である。
置の製造方法を、その工程毎に示す図である。
まず、第１図（ａ）に示すように、イオン注入（加速エ
ネルギー３０ｋｅＶ、ドーズ量２ ＸＬＯ”ｃｍ−”、
イオン種２９Ｓｌ＋ ）により活性層２を表面に形成さ
れたＧａＡｓ基板１上に、所定の厚さのレジスト層３を
形成する。ここで、レジスト層３は、その側方端面３ｂ
が後述するゲート金属の位置に対応するようにパターニ
ングされていると共に、パターニング時に斜めから露光
することによって側方端面３ｂが基板ｌに対して所定の
角度をもつようにテーパ状に形成されている。
ネルギー３０ｋｅＶ、ドーズ量２ ＸＬＯ”ｃｍ−”、
イオン種２９Ｓｌ＋ ）により活性層２を表面に形成さ
れたＧａＡｓ基板１上に、所定の厚さのレジスト層３を
形成する。ここで、レジスト層３は、その側方端面３ｂ
が後述するゲート金属の位置に対応するようにパターニ
ングされていると共に、パターニング時に斜めから露光
することによって側方端面３ｂが基板ｌに対して所定の
角度をもつようにテーパ状に形成されている。
続いて、第１図（ｂ）に示すように、基板ｌの表面（活
性層２上）とレジスト層３との表面に、スパッタリング
法（ｒｆパワー２００ＷＳＡｒガス圧力４ｍｔｏｒｒ
）により、厚さ２０００人のＷＳｉの高融点金属層４を
均一に堆積させる。
性層２上）とレジスト層３との表面に、スパッタリング
法（ｒｆパワー２００ＷＳＡｒガス圧力４ｍｔｏｒｒ
）により、厚さ２０００人のＷＳｉの高融点金属層４を
均一に堆積させる。
次に、第１図（Ｃ）に示すように、エツチングガスとし
てＣＦ、を用いたＲＩＥ法により高融点金属層４を上方
から均一にエツチングした後、第１図（ｄ）に示すよう
にレジスト層３を除去する。こうして、基板上には、高
融点金属によるゲート電極４ｂが形成される。ここで、
基板１上に形成されたゲート電極４ｂは、基板１上に傾
斜して形成されていることに留意されたい。
てＣＦ、を用いたＲＩＥ法により高融点金属層４を上方
から均一にエツチングした後、第１図（ｄ）に示すよう
にレジスト層３を除去する。こうして、基板上には、高
融点金属によるゲート電極４ｂが形成される。ここで、
基板１上に形成されたゲート電極４ｂは、基板１上に傾
斜して形成されていることに留意されたい。
次に、上述のようにして形成されたゲート電極４ｂを搭
載した基板に対して上方からイオン注入（加速エネルギ
ー５０ｋｅＶ、ドーズ量２ Ｘ１０１３ｃｍ。
載した基板に対して上方からイオン注入（加速エネルギ
ー５０ｋｅＶ、ドーズ量２ Ｘ１０１３ｃｍ。
イオン２ａＳｉ−）を行い、第１図（ｅ）に示すように
、基板１中にｎ゛導電層５を形成する。このとき、ゲー
ト電１ｂはマスクとして作用するが、ゲート電極４ｂは
傾斜しているので、実際のゲート電極４ｂの幅よりも広
い領域がイオン注入に対してマスクされ、活性層２とし
て残る。ここで、図中に見られるように、ゲート電極４
ｂは、幅の広い活性層２の側方にオフセットして搭載さ
れている。
、基板１中にｎ゛導電層５を形成する。このとき、ゲー
ト電１ｂはマスクとして作用するが、ゲート電極４ｂは
傾斜しているので、実際のゲート電極４ｂの幅よりも広
い領域がイオン注入に対してマスクされ、活性層２とし
て残る。ここで、図中に見られるように、ゲート電極４
ｂは、幅の広い活性層２の側方にオフセットして搭載さ
れている。
以上のようにしてｎ゛導電層５を形成された基板に対し
て、アルシン（ＡＳＨ３）十水素（Ｈ２）雰囲気中にて
アニール処理（８００℃、１０分）を行った後、ＡｕＧ
ｅ／Ｎｉ／Ａｕ等を材料としてフォトレジストを使用し
たりフトオフ法等により、第１図（ｆ）に示すように、
ｎ゛活性層５上に１対のオーミック電極６が形成され、
合金化のための熱処理（４５０℃、１分）に付してＭＥ
ＳＦＥＴが完成する。
て、アルシン（ＡＳＨ３）十水素（Ｈ２）雰囲気中にて
アニール処理（８００℃、１０分）を行った後、ＡｕＧ
ｅ／Ｎｉ／Ａｕ等を材料としてフォトレジストを使用し
たりフトオフ法等により、第１図（ｆ）に示すように、
ｎ゛活性層５上に１対のオーミック電極６が形成され、
合金化のための熱処理（４５０℃、１分）に付してＭＥ
ＳＦＥＴが完成する。
以上のような工程により作製されたＭＥＳＦＥＴでは、
活性層２の幅がゲート電極４ｂよりも長く、ゲート電極
４ａは活性層２内で側方にオフセブトして搭載される。
活性層２の幅がゲート電極４ｂよりも長く、ゲート電極
４ａは活性層２内で側方にオフセブトして搭載される。
従って、表面空乏層の発生による寄生抵抗Ｒｓの増加は
最小限に止められる一方で、ドレイン耐圧も向上されて
いる。
最小限に止められる一方で、ドレイン耐圧も向上されて
いる。
発明の詳細
な説明したように、本発明に係る方法によれば、セルフ
ァラインプロセスによって、表面空乏層の影響が極めて
少ないＭＥＳＦＥＴを容易に作製することができる一方
で、ゲート電極に傾斜をもたせることにより、セルファ
ラインにより懲戒される活性層に適切なオフセットを形
成することができ、ドレイン耐圧の極端な低下を防止す
ることもできる。
ァラインプロセスによって、表面空乏層の影響が極めて
少ないＭＥＳＦＥＴを容易に作製することができる一方
で、ゲート電極に傾斜をもたせることにより、セルファ
ラインにより懲戒される活性層に適切なオフセットを形
成することができ、ドレイン耐圧の極端な低下を防止す
ることもできる。
第１図（ａ）〜（ｆ）は、本発明に係る化合物半導体装
置の製造方法で工程毎に示す図であり、第２図（ａ）〜
（ｆ）は、従来の化合物半導体装置の製造方法で工程毎
に示す図である。 〔主な参照番号〕 １・・・ＧａＡｓ基板、 ２・・・活性層、 ３・・・レジスト層、 ４・・・高融点゛金属膜、 ４ａＳ４ｂ・・・ゲート電極、 ５・・・ｎ゛導電層、 ６・・・オーミック電極
置の製造方法で工程毎に示す図であり、第２図（ａ）〜
（ｆ）は、従来の化合物半導体装置の製造方法で工程毎
に示す図である。 〔主な参照番号〕 １・・・ＧａＡｓ基板、 ２・・・活性層、 ３・・・レジスト層、 ４・・・高融点゛金属膜、 ４ａＳ４ｂ・・・ゲート電極、 ５・・・ｎ゛導電層、 ６・・・オーミック電極
Claims (1)
- 【特許請求の範囲】 表面に活性層を有する化合物半導体基板上にレジスト
層を形成し、該基板並びにレジスト層の表面に高融点金
属層を堆積した後、該高融点金属層をエッチングするこ
とによりゲート電極を形成し、更に、該レジスト層を除
去した後に該ゲート電極をマスクとしてイオン注入を行
うことによってｎ＾＋導電層を形成する工程を含む化合
物半導体装置の製造方法において、 該ゲート電極の該基板に対する垂直投影長が該ゲート電
極のゲート長よりも長くなるように、該レジスト層の側
方端面を該基板に対して傾斜させて形成する工程を含む
ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159690A JPH03289142A (ja) | 1990-04-06 | 1990-04-06 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159690A JPH03289142A (ja) | 1990-04-06 | 1990-04-06 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03289142A true JPH03289142A (ja) | 1991-12-19 |
Family
ID=14030938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159690A Pending JPH03289142A (ja) | 1990-04-06 | 1990-04-06 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03289142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304511A (en) * | 1992-09-29 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Production method of T-shaped gate electrode in semiconductor device |
| US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
-
1990
- 1990-04-06 JP JP9159690A patent/JPH03289142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304511A (en) * | 1992-09-29 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Production method of T-shaped gate electrode in semiconductor device |
| US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
| US5538910A (en) * | 1992-09-29 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making a narrow gate electrode for a field effect transistor |
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