JPH0758131A - 電界効果トランジスタの製造方法及びその集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高出力でかつ高効率な複数種類のＭＥＳＦＥ
Ｔを効率良く生産するための製造方法を提供する。 【構成】 半導体基板１表面に形成されたチャネル層８
上に、複数のレジストパターン１１を所定の間隔で形成
し、エッチングにより縮小してドレイン領域Ｃとなる側
の１１を消失させるので、この縮小されて残されたソー
ス領域Ａとなる側の１１の反転跡に形成されるゲート電
極３とＡ側低抵抗領域間の距離は短く、電極３とＣ側の
それの距離は長く形成され、非対称構造を実現できる。
又２方向からＡ及びＣ領域の夫々にイオン注入する際、
１１より部分的に不純物イオンの注入を遮断するので、
夫々に形成される低抵抗領域に濃度の低い領域と濃度の
高い領域がＡ・Ｃ方向に対して対称に形成でき、ＬＤＤ
構造となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ（ＦＥＴ：Field Effect Transistor ）の製造方法に
関し、特に集積化に適し、かつ高出力で高利得な電界効
果トランジスタ及びその集積回路の製造方法に関するも
のである。

【０００２】

【従来の技術】近年、情報ネットワークシステムの急速
な進展に伴って半導体デバイスも超高速動作、高周波動
作、低消費電力、高効率等の特性を実現するのものが要
求されるに至り、例えばＧａＡｓからなるショットバリ
ア型ＦＥＴ（ＭＥＳＦＥＴ）は、上記要求に合致した特
性が期待されることから、超高速、高周波回路等への応
用研究が勢力的に行われている。

【０００３】具体的に上記ＧａＡｓ系ＭＥＳＦＥＴの高
出力、高効率化を図るためには、ソース電極とゲート電
極間の抵抗、すなわちソース抵抗Ｒｓを低減させて、相
互コンダクタンス（ｇ_m ）を向上させるとともに、ドレ
イン電極とゲート電極間におけるドレイン耐圧を増大さ
せることが重要である。

【０００４】一方、このＧａＡｓ系ＭＥＳＦＥＴの製造
歩留りを向上させる方法として、例えば図３に示す特開
昭５８−６０５７４号公報に開示された技術があるが
（第１の従来例）、この第１の従来例によると、基板１
表面に不純物を高濃度にイオン注入した低抵抗領域２
ａ、２ｂがゲート電極３に対して自己整合的に形成され
ており、さらにこの低抵抗領域２ａ、２ｂ上にソース電
極４及びドレイン電極５が形成されている。

【０００５】しかし、この第１の従来例では、ソース側
低抵抗領域２ａとゲート電極３との間隔Ｌ_SGと、ドレイ
ン側低抵抗領域２ｂとゲート電極３との間隔Ｌ_DGとが等
しいので、ソース抵抗Ｒｓを低減させるために上記間隔
Ｌ_SGを小さくすると、Ｌ_DGも同様に小さくなり、ドレイ
ン耐圧が低下してしまう。また、逆にドレイン耐圧を向
上させるため、上記間隔Ｌ_DGを大きくすると、Ｌ_SGも大
きくなり、ソース抵抗Ｒｓが増大し、相互コンダクタン
スｇ_m の値が低下してしまうという問題があった。

【０００６】したがって、以上のような問題を解決する
方法として、例えば特開昭５８−２２３３７２号公報
（第２の従来例）、特開平４−２６４７３７号公報（第
３の従来例）等に、上記間隔がＬ_DG＞Ｌ_SGとなるように
ゲート電極を非対称に形成する構造が開示されている。

【０００７】すなわち、上記第２の従来例では、遮断用
のマスクパターンを形成した後、ソース側に傾いた方向
から不純物イオンを注入することにより（フォトレジス
トで遮られている領域にはイオン注入されない）、各ソ
ース側及びドレイン側の各低抵抗領域とゲート電極との
非対称構造を実現している。

【０００８】一方、第３の従来例では、イオン注入領域
を限定するレジストパターンを対称に形成し、ソース側
をフォトレジストで被覆してドレイン側のレジストパタ
ーン（イオン注入領域限定用）のみをエッチングした
後、イオン注入することで非対称構造を実現している。

【０００９】また、例えば特開昭６１−１６３６６６号
公報（第４の従来例）等には、大電流でかつ負荷を高速
に駆動しうるＭＥＳＦＥＴとしてＬＤＤ（Lightly Dope
d Drain ）構造を得る技術が開示されており、図４
（ａ）に示すように半導体基板１上に設けた不純物導入
層６ａ、６ｂ上に特定形状のマスクパターン７を形成
し、図４（ｂ）に示すように半導体基板１表面に対して
垂直に不純物イオンを注入して低抵抗領域を形成した
後、さらに図４（ｃ）に示すようにソース側及びドレイ
ン側の両方向からイオン注入を行って各低抵抗領域とゲ
ート電極間に濃度の低い注入層を形成することでＬＤＤ
構造を実現している。

【００１０】

【発明が解決しようとする課題】以上のように従来の電
界効果トランジスタの製造方法は、例えば第１の従来例
のように斜め方向からイオン注入して非対称構造を実現
する技術を用いて、ＭＥＳＦＥＴアレイを製造する場
合、不純物イオンを注入する方向を決めた時点でソー
ス、ゲート、ドレインの各電極の位置関係が固定されて
しまうので、各電極は図５（ａ）に示すように順に配置
しなければならず、一般的なＭＥＳＦＥＴアレイ（図５
（ｂ））のようにソース電極とドレイン電極の各電極を
共有化することができないため、ＭＥＳＦＥＴアレイチ
ップの面積効率を低下させてしまうという課題があった
（なお、図５において配線は省略してあるが、ソース電
極、ゲート電極及びドレイン電極の各電極は配線で接続
される）。

【００１１】また、第３の従来例によると、その製造工
程において非対称構造を実現するために、ソース電極側
をフォトレジストで被覆し、ドレイン電極側をエッチン
グする工程が別途必要になるので、製造コストがかかる
とともに、製造効率を向上させることができず、したが
って製造歩留まりを向上させることができないという課
題があった。

【００１２】さらに、第４の従来例によると、ＬＤＤ構
造を持つＭＥＳＦＥＴを製造するために、ソース領域及
びドレイン領域の低抵抗層を形成する工程と、この低抵
抗層とゲート電極間の濃度の低いイオン注入層を２回の
斜め方向からのイオン注入により形成する工程が別途必
要になるため、上述した第３の従来例と同様に、製造コ
ストがかかるとともに、製造効率を向上させることがで
きず、したがって製造歩留まりを向上させることができ
ないという課題があった。

【００１３】この発明は上記のような課題を解決するた
めになされたもので、高出力でかつ高効率な複数種類の
ＭＥＳＦＥＴを効率良く生産するための電界効果トラン
ジスタの製造方法及びその集積回路を提供することを目
的とする。

【００１４】

【課題を解決するための手段】この発明に係る電界効果
トランジスタの製造方法は、半導体基板表面に形成され
たチャネル層上に、厚さａのレジスト単層からなり、パ
ターン幅の異なるレジストパターン（それぞれのパター
ン幅Ｌ₁ 、Ｌ₂ はＬ₁ ＞Ｌ₂ であって、ドレイン領域と
なる側のパターン幅をＬ₂ とする）を間隔ｂだけ離して
少なくとも２つ形成し（第１の工程）、このレジストパ
ターンをマスクとしてソース領域及びドレイン領域以外
の領域であってレジストパターン間の半導体基板中に不
純物イオンが注入されない角度（すなわち、基板法線に
対してｔａｎθ≧ｂ／ａとなる角度θ）で、かつチャネ
ル層と同一導電型となる不純物イオンをソース領域とな
る側に傾斜した方向及びドレイン領域となる側に傾斜し
た方向から、それぞれ注入し（第２の工程）、さらにレ
ジストパターンをエッチングにより縮小して、その結果
２つあるレジストパターンのうちドレイン領域となる側
のレジストパターン（パターン幅の小さい方のレジスト
パターン）を消失させた後、絶縁膜を堆積してパターン
反転を行い（第３の工程）、パターン反転領域上にソー
ス電極及びドレイン電極を形成するとともに、ソース領
域となる側に残されたレジストパターンの反転跡にゲー
ト電極を形成することで非対称構造のＭＥＳＦＥＴを製
造する（第４の工程）ことを特徴としている。

【００１５】また、上述した第１の工程において、半導
体基板表面に形成されたチャネル層上に形成するレジス
トパターンを１つだけ形成し、上述したように斜め方向
から２回イオン注入することにより、ソース側及びドレ
イン側の各低抵抗領域とゲート電極間に濃度の低い領域
を持つＬＤＤ構造（ソース・ドレイン方向に対して対称
となっている）のＭＥＳＦＥＴを製造することも可能で
ある。

【００１６】さらに、この発明に係る集積回路は、上述
した方法により製造されたＭＥＳＦＥＴを任意に組み合
わせて集積化して製造する。

【００１７】

【作用】この発明における電界効果トランジスタの製造
方法は、第１の工程において、半導体基板表面に形成さ
れたチャネル層上に、複数のレジストパターンを所定の
間隔でかつ任意の位置に形成し（この際、ドレイン領域
となる側に形成するレジストパターンのパターン幅を小
さくしておく）、さらに第３の工程において、レジスト
パターンをエッチングにより縮小するので、ドレイン領
域となる側のレジストパターンは消失し、ソース領域と
なる側に残されたレジストパターンの反転跡に形成され
るゲート電極とソース側低抵抗領域間の距離は短く、ゲ
ート電極とドレイン側低抵抗領域間の距離は長く形成す
るよう制御できるので、任意の非対称構造を実現するこ
とを可能にする。

【００１８】また、第２の工程において、２方向からソ
ース及びドレイン領域のそれぞれにイオン注入する際、
上記レジストパターンより部分的に不純物イオンの注入
を遮断するので、ソース側、ドレイン側のそれぞれに形
成される低抵抗領域に濃度の低い領域と濃度の高い領域
（ＬＤＤ構造）がソース・ドレイン方向に対して対称に
形成される。

【００１９】以上のように複数種類のＭＥＳＦＥＴを製
造する工程を共有化することにより、同一基板上に集積
化する際の製造効率が向上する。

【００２０】

【実施例】以下、この発明の一実施例を図１及び図２を
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。

【００２１】図１は、この発明に係る電界効果トランジ
スタの製造方法を説明するための図であり、以下、その
製造方法を各工程ごとに説明する。

【００２２】第１の工程では、まず、半絶縁性の化合物
半導体であるＧａＡｓ基板１の主表面に厚さａのレジス
ト９をパターニングし、さらにこのＧａＡｓ基板１中に
加速電圧４０ｋｅｖ、ドーズ量８×１０¹²ｃｍ^-2の条件
のもと、ｎ型不純物となるＳｉ，Ｓｅ等のイオンをイオ
ン注入し、ＧａＡｓ系ＭＥＳＦＥＴのチャネル層８を形
成する（図１（ａ））。

【００２３】次に、上記レジスト９を除去し、ＥＣＲプ
ラズマＣＶＤ、プラズマＣＶＤ法等により、表面保護膜
としてＳｉＮ膜１０をＧａＡｓ基板１上に８００Å堆積
させる。そして、厚さａ（＝２．２μｍ）のレジストパ
ターン１１をＧａＡｓ基板１全面に塗布後、露光、現像
を行い、ソース領域Ａ及びドレイン領域Ｃ（ただし、こ
れらの領域は逆であっても良い）の低抵抗イオン注入層
形成予定領域の部分を除去するとともに、ゲート領域Ｂ
にパターン幅が、Ｌ₁ ＝１．１μｍ、Ｌ₂ ＝０．４μｍ
である２つのレジストパターン１１をチャネル層８を横
切るように間隔ｂ（＝０．６μｍ）だけ開けて形成する
（図１（ｂ））。

【００２４】引き続き、第２の工程では、上記ＧａＡｓ
基板１に対向して、ソース領域Ａ側にθ＝１７°傾けた
方向及びドレイン領域Ｃ側にθ＝１７°傾けた方向のそ
れぞれから、ｎ型不純物（Ｓｉ，Ｓｅ等）イオンを加速
電圧９０ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件のも
と、ＧａＡｓ基板１中に２回イオン注入する。この時、
２回ともイオン注入された領域では低抵抗イオン注入層
（低抵抗領域１２ａ）が形成され、レジストパターン１
１の陰になり１回しか注入されなかった領域１２ｂは濃
度の低い注入（Lightly Doped ）層となる（図１
（ｃ））。

【００２５】なお、イオン注入する角度はｔａｎθ＝
０．３０５（θは基板表面の法線にたいしてとられる角
度）であり、ｂ／ａ＝０．２７３であるので、ｔａｎθ
＞ｂ／ａであり、ｎ型不純物はレジストパターン１１が
壁となり、図１（ｃ）において２つのレジストパターン
１１間のＧａＡｓ基板１中にはイオン注入されない。ま
た、２回のイオン注入の加速エネルギー及びドーズ量
は、この実施例では同一条件としたが、前述した図５
（ｂ）に示すようなＭＥＳＦＥＴアレイを作成する必要
がない場合は、必ずしも同一条件となることはない。

【００２６】以上のように、ＧａＡｓ基板１中にソース
側とドレイン側のそれぞれに低抵抗領域１２ａ、１２ｂ
（ソース・ドレイン方向に対して対称となっている）を
形成すると、この第３の工程において、酸素イオンを用
いたＲＩＥ（Reactive Ion Etching）法により、等方的
なエッチングを行い各レジストパターン１１の表面を
０．２μｍエッチングして縮小させる。

【００２７】したがって、このエッチング工程後、各レ
ジストパターン１１の厚さａは２．０μｍ、パターン幅
は、Ｌ１＝０．７μｍ、Ｌ２＝０μｍとなり（図１
（ｄ））、ドレイン領域Ｃ側のレジストパターン１１は
消失する。

【００２８】続いて、スパッタリングにより以上の工程
を経たＧａＡｓ基板１表面に絶縁膜であるＳｉＯ₂ １３
を３０００Å堆積した後、残されたソース領域Ａ側のレ
ジストパターン１１の表面に滞積しているＳｉＯ₂ １３
を薄いフッ酸水溶液で除去し、さらにこのレジストパタ
ーン１１を有機溶媒を用いてリフトオフすることにより
パターン反転を行う（図１（ｅ））。

【００２９】最後に、第４の工程において、イオン注入
したｎ型の不純物イオンを活性化させるために、８００
℃、２０分間アニールを行い、レジストによりオーミッ
クパターンを形成してソース領域Ａ及びドレイン領域Ｃ
のＳｉＯ₂ １３及びＳｉＮ膜１０を、ＣＦ₄ とＨ₂ を用
いたＲＩＥにより除去し、ソース電極４及びドレイン電
極５としてオーミック金属形成、合金化を行う。

【００３０】同様に、レジストによりゲートパターンを
ソース側のＳｉＯ₂ パターン反転上（ソース電極４とド
レイン電極５間にあるレジストパターン１１の反転跡）
に形成し、ゲート電極３をＳｉＮ膜１０を除去して形成
する（図１（ｆ））。

【００３１】なお、この実施例ではソース電極側の低抵
抗領域とゲート電極との間隔（Ｌ_SG）は０．２μｍであ
り、ドレイン電極側の低抵抗領域とゲート電極との間隔
（Ｌ_DG）は０．５μｍであって、Ｌ_DG＞Ｌ_SGとなる非対
称構造ＭＥＳＦＥＴ（ソース・ドレイン方向に対して対
称なＬＤＤ構造を持つ）を自己整合的に作製することが
できる。そして、ソース電極とドレイン電極の位置関係
は、ゲート電極を形成する位置により任意に変更するこ
とができるので、集積化に際して各電極の共有化が計れ
るため、ＭＥＳＦＥＴアレイを製造する場合にも、チッ
プ上での面積効率を低下させることがない。

【００３２】ここで、上記Ｌ_DGはレジストパターン１１
の幅Ｌ₁ ，Ｌ₂ と間隔ｂ及びイオン注入角度θをそれぞ
れ変化させることにより、簡単に所望の長さに変化させ
ることができ、特にこの実施例により規定されるもので
はない。

【００３３】また、図２に示すように、イオン注入する
ことで自己整合的に低抵抗領域１２ａ、１２ｂを形成す
る工程において、同図（ａ）に示すように、１つのレジ
ストパターンを用いて、ソース側及びドレイン側のそれ
ぞれの方向から斜めイオン注入を行うことにより、同図
（ｂ）に示すように、ソース・ドレイン方向に対称なＬ
ＤＤ構造をもつＭＥＳＦＥＴを実現することができる。

【００３４】さらに、上述した非対称ＭＥＳＦＥＴ、Ｌ
ＤＤ構造をもつＭＥＳＦＥＴのそれぞれは、各製造工程
を共有化することにより同時に、かつ工程を増やすこと
なく、簡単に集積化させることができ、請求項２に係る
発明による集積回路（ＩＣ）を実現することができる。

【００３５】なお、この実施例ではＭＥＳＦＥＴのチャ
ネル層８を、イオン注入法により形成したしたが、特に
この方法に限定するものではなくＭＢＥ法、ＣＢＥ法、
ＯＭＶＰＥ（ＭＯＣＶＤ）法、クロライドＶＰＥ法等の
結晶成長法により成長させたエピタキシャル結晶層を用
いてもよい。

【００３６】また、他の化合物半導体基板（例えばＩｎ
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル層をチャネル層としてもよい。

【００３７】

【発明の効果】以上説明したように、この発明における
電界効果トランジスタの製造方法は、第１の工程におい
て、半導体基板表面に形成されたチャネル層上に、複数
のレジストパターンを所定の間隔でかつ任意の位置に形
成し、さらに第３の工程において、レジストパターンを
エッチングにより縮小してドレイン領域となる側のレジ
ストパターンを消失させるので、この縮小されて残され
たソース領域となる側のレジストパターンの反転跡に形
成されるゲート電極とソース側低抵抗領域間の距離は短
く、ゲート電極とドレイン側低抵抗領域間の距離は長く
形成され、任意の非対称構造を実現できるという効果が
ある。

【００３８】そして、各ソース領域及びドレイン領域に
おいてソース・ドレイン方向に対して対称なＬＤＤ構造
が形成できるとともに、上記各電極の位置関係は任意に
設定することができるので、ＭＥＳＦＥＴアレイを製造
する場合、各電極を共有化することができ、アレイチッ
プの面積効率を低下させることがない。

【００３９】また、第２の工程において、２方向からソ
ース及びドレイン領域のそれぞれにイオン注入する際、
上記レジストパターンより部分的に不純物イオンの注入
を遮断するので、ソース側、ドレイン側のそれぞれに形
成される低抵抗領域に濃度の低い領域と濃度の高い領域
がソース・ドレイン方向に対して対称に形成でき、上記
製造工程を増やすことなく、ＬＤＤ構造を持つＭＥＳＦ
ＥＴを製造することができるという効果がある。

【００４０】さらに、以上のように複数種類のＭＥＳＦ
ＥＴを製造する工程を共有化することにより、同一基板
上に集積化する際の製造効率を向上させることができる
という効果がある。

【図面の簡単な説明】

【図１】この発明に係る電界効果トランジスタの製造方
法により非対称ＭＥＳＦＥＴを製造する各工程を説明す
るための図である。

【図２】この発明に係る電界効果トランジスタの製造方
法によりＬＤＤ構造を持つＭＥＳＦＥＴを製造する各工
程を説明するための図である。

【図３】第１の従来例に係る電界効果トランジスタの構
造を示す図である。

【図４】第４の従来例に係る電界効果トランジスタの製
造工程を示す図である。

【図５】第２の従来例と第３の従来例の電極配置パター
ンを示す図である。

【符号の説明】

１…半導体基板（ＧａＡｓ）、３…ゲート電極４…ソー
ス電極、５…ドレイン電極、８…チャネル層、１１…レ
ジストパターン、１２ａ、１２ｂ…低抵抗領域。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に形成された能動層上
   に、少なくとも２つのレジスト単層からなるレジストパ
   ターンを形成する工程であって、該レジストパターンの
   うち、ドレイン領域となる側のパターン幅を小さく形成
   する第１の工程と、 前記レジストパターンをマスクとし、ソース領域及びド
   レイン領域以外の領域であって該レジストパターン間の
   半導体基板中に不純物イオンが注入されない角度で、か
   つ該能動層と同一導電型となる不純物イオンをソース領
   域となる側に傾斜した方向及びドレイン領域となる側に
   傾斜した方向から、それぞれ注入する第２の工程と、 前記レジストパターンをエッチングにより縮小し、該レ
   ジストパターンのうちドレイン領域となる側のレジスト
   パターンを消失させた後、絶縁膜を堆積してパターン反
   転を行う第３の工程と、 前記パターン反転領域上にソース電極及びドレイン電極
   を形成した後、さらにソース領域となる側に残されたレ
   ジストパターンの反転跡にゲート電極を形成する第４の
   工程を備えた電界効果トランジスタの製造方法。
2. 【請求項２】 前記請求項１記載の製造方法により製造
   した電界効果トランジスタを含む各種電界効果トランジ
   スタを任意に組み合わせて集積化した集積回路。