KR100906051B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, MOFET의 소오스/드레인 접합층을 비대칭으로 형성함으로써, DIBL이 감소하게 되어 결국 캐리어 이동을 감소시켜 성능을 개선시킬 수 있다. 또한, DIBL이 감소할 경우, 누설 전류의 증가가 차단되어 고집적 회로에서 발생되는 파워 증가가 억제되어 집적도 개선 및 공정 여유를 확보할 수 있다.
비대칭, MOSFET, 소오스/드레이
Description
본 발명은 비대칭 소오스/드레인 구조를 갖는 MOSFET 반도체 소자를 제조하는 방법에 관한 것이다.
주지된 바와 같이, MOSFET(Metal Oxide Silicon Field Effect Transistor, 이하, MOSFET라 함)는 게이트(gate) 전극, 소오스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 대칭적 구조를 갖는다.
이러한 대칭적 소오스/드레인 구조는 디자인 룰(design rule)의 감소와 함께 게이트전극의 유효 채널 길이(channel length)를 감소시켜 DIBL(drain induced barrier lowing) 증가를 효과적으로 개선하지 못하게 된다.
도 1은 일반적인 반도체 소자의 MOSFET 구조를 나타낸 단면도로서, 이를 참조하여 종래의 MOSFET 제조 방법을 설명하면 다음과 같다.
즉, 반도체 기판으로서 실리콘 기판(10)에 소자분리 및 웰 공정을 진행한 후 에 기판 전면에 게이트 절연막(12)을 형성한다. 게이트 절연막(12) 위에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 게이트 전극(14)을 형성한다. 그리고 게이트 절연막(12) 및 게이트 전극(14) 전면에 버퍼 절연막(buffer dielectric layer)(16)으로서 실리콘 산화막(SiO2)을 얇게 형성한다. 그 다음 LDD(Lightly Doped Drain) 임플란트 공정을 진행하여 게이트 전극(14) 양쪽 기판내에 저농도의 불순물(n-/p-)이 주입된 얕은 LDD 접합층(18)을 형성한다. 그리고 게이트 전극(14)의 버퍼 절연막(16) 측벽에 절연물질, 예컨대 실리콘 질화막(Si3N4)으로 스페이서(spacer)(20)를 형성한 후에, 소오스/드레인 임플란트 공정을 진행하여 스페이서(20) 양쪽 기판내 에 고농도의 불순물(n+/p+)이 주입된 소오스/드레인 접합층(22)을 형성한다. 이와 같이 제조된 MOSFET는 기판 표면의 채널 사이에 LDD(18) 구조의 소오스/드레인 접합층(22)을 갖으며 LDD 접합층(18) 상부에 게이트 절연막(12)을 사이에 두고 도전성을 갖는 게이트 전극(14)이 형성되어 있으며 게이트 전극(14)의 측벽에 절연물질로 이루어진 스페이서(20)가 형성되어 있다.
그러나, 상기한 바와 같이 동작되는 배경 기술에서 90㎚ 이하의 고집적화가 진행되면서 종래 MOSFET에서와 같이 제조된 대칭적 소오스/드레인 구조로 인하여 결국 누설 전류(leakage current; Ioff)를 증가시키는 요인으로 작용한다. 이를 개선하기 위한 공정으로 게이트 산화막 두께를 감소시켜 다소 해결할 수는 있었지만 역시 누설 전류의 증가 요인을 완벽하게 차단할 수는 없다. 또한 채널 길이(channel length)가 감소하여 DIBL이 증가하는 요인으로 인하여 캐리어 이동(carrier mobility)이 감소하게 됨으로써, 결국 성능(performance)이 감소하게 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, MOFET의 소오스/드레인 접합층을 비대칭으로 형성함으로써, DIBL이 감소하게 되어 결국 캐리어 이동을 감소시켜 성능을 개선시킬 수 있으며, 누설 전류의 증가를 차단시켜 고집적 회로에서 발생되는 파워 증가를 억제할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 웰 임플란트 공정이 실시된 기판에 형성된 산화막 패턴 상부에 절연물질을 형성하는 단계와, 절연물질 상부에 형성된 PR 패턴을 마스크로 식각 공정을 실시하여 비대칭의 폴리 게이트 영 역을 형성하는 단계와, 폴리 게이트 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하고, 절연물질을 선택적으로 제거하는 단계와, 산화막 패턴과 폴리 게이트가 형성된 기판에 대하여 LDD(lightly doped drain) 임플란트 공정을 진행하여 폴리 게이트 양쪽 기판내에 비대칭의 얕은 소오스/드레인 LDD 접합층을 형성하는 단계와, 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함한다.
상기 절연물질은, 실리콘 질화막(Si3N4)인 것을 특징으로 한다.
상기 실리콘 질화막(Si3N4)은, 140㎚∼160㎚ 범위의 두께인 것을 특징으로 한다.
상기 실리콘 질화막(Si3N4)은, 저압력 화학기상증착법(LPCVD)에 의해 형성되는 것을 특징으로 한다.
상기 소오스 LDD 접합층의 깊이는, 상기 드레인 LDD 접합층에 비하여 25%∼35% 범위 이내로 낮게 진행하는 것을 특징으로 한다.
상기 산화막 패턴은, 30㎚∼50㎚ 범위의 길이인 것을 특징으로 한다.
상기 폴리 게이트는, 화학기상증착법(CVD)에 의해 형성되는 것을 특징으로 한다.
상기 식각 공정은, 건식 방식인 것을 특징으로 한다.
본 발명은 MOFET의 소오스/드레인 접합층을 비대칭으로 형성함으로써, DIBL이 감소하게 되어 결국 캐리어 이동을 감소시켜 성능을 개선시킬 수 있다.
또한, DIBL이 감소할 경우, 누설 전류의 증가가 차단되어 고집적 회로에서 발생되는 파워 증가가 억제됨으로써, 집적도 개선 및 공정 여유를 확보할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 도 2a에 도시된 바와 같이, 반도체 기판(P-Substrate)(예컨대, 실리콘 기판)(201)에 서멀 산화막(thermal oxide)(203)을 형성한 다음에, 형성된 서멀 산 화막(203) 상부 전면에 웰 임플란트 공정(205)을 실시한다. 이때, 서멀 산화막(203)은 90㎚∼110㎚ 범위의 두께로 형성하는 것이 바람직하다.
다음으로, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 서멀 산화막(203) 상부에 서멀 산화막 패턴 영역을 정의하기 위한 PR 패턴(207)을 형성한다.
이후, 상술한 바와 같이 형성된 PR 패턴(207)을 마스크로 식각 공정(예컨대, 건식 방식)을 실시하여 서멀 산화막(203)을 선택적으로 제거하여 서멀 산화막 패턴을 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(207)을 제거한 다음에, 일 예로, 도 2c에 도시된 바와 같이 서멀 산화막(203) 상부에 저압력 화학기상증착법(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라 함)을 이용하여 실리콘 질화막(Si3N4)(209)을 전면 형성한다. 여기서, 서멀 산화막 패턴은 30㎚∼50㎚ 범위의 길이로 형성하고, 실리콘 질화막(Si3N4)(209)은 140㎚∼160㎚ 범위의 두께로 형성하는 것이 바람직하다.
다음에, 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 실리콘 질화막(Si3N4)(209) 상부에 폴리 게이트 영역을 정의하기 위한 PR 패턴(211)을 형성한다.
이어서, 상술한 바와 같이 형성된 PR 패턴(211)을 마스크로 식각 공정(예컨 대, 건식 방식)을 실시하여 일 예로 도 2e에 도시된 바와 같이 실리콘 질화막(Si3N4)(209)을 선택적으로 제거하여 폴리 게이트 영역을 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(211)을 제거한다.
다음으로, 폴리 게이트 영역이 형성된 실리콘 질화막(Si3N4)(209)에 대하여 게이트 산화막(213)을 성장시킨 후, 화학기상증착법(Chemical Vapor Deposition, 이하, CVD라 함)을 이용하여 폴리 실리콘을 도포한 다음에, 일 예로, 도 2f에 도시된 바와 같이 평탄화 공정인 CMP(Chemical Mechanical Polishing)를 실시하여 폴리 게이트(215)를 형성한다.
이후, 폴리 게이트(215)가 형성된 실리콘 질화막(Si3N4)(209)에 대하여 식각 공정(예컨대, 습식 방식)을 실시하여 일 예로, 도 2g에 도시된 바와 같이 실리콘 질화막(Si3N4)(209)을 선택적으로 제거한다.
다음에, 잔류하는 서멀 산화막(203)과 폴리 게이트(215)가 형성된 기판에 대하여 LDD 임플란트 공정(217)을 진행하여 일 예로, 도 2h에 도시된 바와 같이 폴리 게이트(215) 양쪽 기판내에 비대칭이 되도록 저농도의 불순물(n-/p-)이 주입된 얕은 소오스/드레인 LDD 접합층(219a, 219b)을 형성한 다음에, 잔류하는 서멀 산화막(203)을 식각공정(예컨대, 습식 방식)을 이용하여 제거한다. 이때, DIBL을 감소시키기 위하여 소오스 LDD 접합층(219a)의 깊이를 기준으로 드레인 LDD 접합층(219b)에 비하여 25%∼35% 범위 이내로 낮게 진행하는 것이 바람직하다.
마지막으로, 절연물질, 예컨대 CVD를 이용하는 산화막 및 실리콘 질화 막(Si3N4)을 도포한 다음에, 식각 공정(예컨대, 건식 방식)을 이용하여 폴리 게이트(215)의 측벽에 스페이서(219)를 형성시킨 다음에, 소오스/드레인 임플란트 공정(221)을 진행하여 일 예로, 도 2i에 도시된 바와 같이 스페이서(219) 양쪽 기판내에 고농도의 불순물(n+/p+)이 주입된 소오스/드레인 접합층(223)을 형성한다.
이상 설명한 바와 같이, 본 발명은 MOFET의 소오스/드레인 접합층을 비대칭으로 형성함으로써, DIBL이 감소하게 되어 결국 캐리어 이동을 감소시켜 성능을 개선시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 반도체 소자의 MOSFET 구조를 나타낸 단면도,
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
201 : 반도체 기판 203 : 서멀 산화막
205 : 웰 임플란트 공정 207, 211 : PR 패턴
209 : 실리콘 질화막 213 : 게이트 산화막
215 : 폴리 게이트 217 : LDD 임플란트 공정
219a : 소오스 LDD 접합층 219b : 드레인 LDD 접합층
221 : 소오스/드레인 임플란트 공정
223 : 소오스/드레인 접합층
Claims (8)
- 웰 임플란트 공정이 실시된 기판에 형성된 산화막 패턴 상부에 절연물질을 형성하는 단계와,상기 절연물질 상부에 형성된 PR 패턴을 마스크로 식각 공정을 실시하여 비대칭의 폴리 게이트 영역을 형성하는 단계와,상기 폴리 게이트 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하고, 상기 절연물질을 선택적으로 제거하는 단계와,상기 산화막 패턴과 폴리 게이트가 형성된 기판에 대하여 LDD(lightly doped drain) 임플란트 공정을 진행하여 상기 폴리 게이트 양쪽 기판내에 비대칭의 얕은 소오스/드레인 LDD 접합층을 형성하는 단계와,상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연물질은, 실리콘 질화막(Si3N4)인 것을 특징으로 하는 반도체 소자 의 제조 방법.
- 제 2 항에 있어서,상기 실리콘 질화막(Si3N4)은, 140㎚∼160㎚ 범위의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 실리콘 질화막(Si3N4)은, 저압력 화학기상증착법(LPCVD)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소오스 LDD 접합층의 깊이는, 상기 드레인 LDD 접합층에 비하여 25%∼35% 범위 이내로 낮게 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막 패턴은, 30㎚∼50㎚ 범위의 길이인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리 게이트는, 화학기상증착법(CVD)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 공정은, 건식 방식인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR0154306B1 (ko) * | 1995-10-31 | 1998-12-01 | 김광호 | 모스 트랜지스터의 제조방법 |
-
2007
- 2007-11-16 KR KR1020070117563A patent/KR100906051B1/ko not_active Expired - Fee Related
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