JPS6142046A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は行方向からのデータも列方向からのデータも高
速に書込み絖出しが出来、また縮小したデータの読出し
を行方向からも列方向からも高速に行い得るデータ記憶
装置に関する。

従来例の構成とその問題点 独立に動作出来るＮ＝Ｎ１×Ｎ２（Ｎ１＝２ｎ１）個の
メモリに対して列方向及び行方向からのデータをＮビッ
ト並列に書込み読出し及び縮小率が２の指数乗における
場合に縮小したデータを列方向及び行方向からもＮビッ
ト並列に読出しが出来る方法として、縮小率が最大Ｎ５
＝２ｎ３０時全データを行方向、列方向にそれぞれＭ＝
ＮｘＮ３ビットごとに分割し、ＭｘＭビットで構成され
たブロックを処理単位とし、ブロック内の同−行内及び
同一列内のデータを２ｈ（０≦ｈ≦ｎ３）ビットごとに
サンプリングした結果をＮビットごとにグループ分けし
た場合に各グループ内のデータが同一メモリに割り振ら
れないようにＮ個のメモリに割り振り記憶すればよい。

ブロック内の同−行内及び同一列内のデータを２ｈ（Ｏ
≦ｈ≦ｒ１３）ビットごとくサンプリングした結果をＮ
ビットごとにグループ分けした場合に各グループ内のデ
ータを総て異なったメモリに割り振り記憶する方法とし
て、例えばＮ＝１２゜ｎ３＝１の場合を考える。ブロッ
ク内のｉ行目（ｉ＝１〜１２）の最初の１２ビツトのデ
ータはｉ−１ビット巡回シフトして、ｉ行目のデータを
各メモリの４８ｋｏ＋ｉ−１番地に、ｉ行目（ｉ＝１〜
１２）の後の１２ビツトのデータはｉビット巡回シフト
して、ｉ行目のデータを各メモリの４８に０＋１＋１１
番地に、ｉ行目（ｉ＝１３〜２４）の最初の１２ビツト
のデータは１−１２ビツト巡回シフトして、ｉ行目のデ
ータを各メモリの４８に０＋ｉ＋１１番地に、ｉ行目で
蓋＝１３〜２４）の後の１２ビツトのデータは１−１１
ビツト巡回シフトして、ｉ行目のデータを各メモリの４
８に０＋１＋２３番地に、割り振！２記憶する。

第１図は番号付けを行った２４Ｘ２４ビツトのデータを
示す図、第２図は第１図のデータを上記の方法で割り振
った場合にメモリｍ１〜−１２に記憶されるデータを示
す図である。

第３図は第２図のように各メモリにデータを割り振る場
合に１列方向での書込み読出しの時メモリに与える下位
のアドレス値を示す図で、第３図から明らかなように１
列方向での書込み読出しではメモリに与える下位のアド
レス値は１ずっ順に異なった値が与えられることになる
。データをＳに縮小して読出す時においても同様となる
。このために、各メモリに対してアドレス変換処理した
アドレスを与える必要があり、Ｎに比例してメモリのア
ドレス変換処理に要する回路規模が増大する欠点がある
。

発明の目的 本発明の目的は独立に動作出来るＮ　＝Ｎ、ＸＮ２（Ｎ
１＝＝２ｌ）個のメモリを有する場合、行方向から及び
列方向からのデータもＮビットずつ並列に書込み読出し
を、更に１行方向から及び列方向からのデータを２の指
数乗の縮小率で縮小したデータをもＮビットずつ並列に
読出しを行い得るデータ記憶装置にあって、メモリに対
するアドレス変換処理が簡易であるデータ記憶装置を提
供することである。

発明の構成 上記目的を達成するために本発明では並列に扱つ７”−
夕７５ＥＮ＝Ｎ、ｘＮ２（Ｎ、　＝２ｎ１）”ｃ’読出
し時の最大の縮小率がＮ５＝２３の場合に、メモリｍｍ
　　　・・・　ｒｎＮのアドレス人力＠ｏ、　−ｍｌ　
ｒ　　２？ ”Ｐ”ｎｌ−１のｎ１本に関しては、メモリｍ（２１十
、。

ｌ−２１−ｊ）・ｅ（０≦ｌ≦ｎ、−１，１≦ｌ≦２１
−〇 、０≦１≦２　−１．１≦ｅ≦Ｎ２）のアドレス入力・
が共通、メモリー（２１＋１．ｉ　Ｉ）、。のアドレス
入力ａｌが共通になるように配線、アドレス人力ｂＯ’
　”　”　”　ｂｎ３−１及び’Ｏ＃””＃Ｃｎ−１の
各ｎ３本に関しては、メモリｍ（２ｔ　＋　１　。

Ｐ−２−（Ｚン、。（０≦８≦ｎ３　１　．１≦ｐ≦　
ｎ２１　　ｔＯ≦ｑ≦２　−１．ｔは８をｎ、で割った
余り）のアドレス入力ｂ８及びＣ８を共通、メモリ”　
（２ｔ　＋１　。

るように配線、残シのアドレス人力ｄ０〜ｄｎに関して
は、メモリｍＮ１（。−１）＋、〜ｍＮ１０．のみ共通
を配線し、メモリに与えるアドレス値は書込み読出し時
のデータの位置に対応させる。

データのメモリへの記憶に関してはＭｘＭ（Ｍ＝ＮｘＮ
３）ビットのデータで構成されたブロック内を行方向、
列方向にそれぞれＮビットごとに区切ｐ、ＮｘＮビット
のデータで一つのサブブロックとしＮ３×Ｎ３個のサブ
ブロックを構成、サブブロック内におけるデータを行方
向、列方向にそれぞれＮ１ビットごとに区切り、Ｎ、ｘ
Ｎ、ビットのデータで一つのユニットとしてＮ２ＸＮ２
個のユニットを構成し、サブブロック内の行方向（或い
は列方向）のＮビットの入力データに対して、入力デー
タが属する各ユニット内で′Ｐ４１ピットのデータが占
める位置とブロック内で入力データが属するサブブロッ
クが占める位置に対応させてデータの並び換えを行うこ
とと、サブブロック内で入力データが属するユーットが
占める位置に対応させて所定量をＮ２ビット単位で巡回
シフトすることＫよシ入カデータの並び換えを行ってメ
モリ〈割り振り記憶する。

実施例の説明 以下本発明の実施例について説明する。並列に取扱うデ
ータが従来例と同様ＫＮ＝１２、縮小は％までとする。

２４Ｘ２４ビツトのデータで構成されたブロックを１２
Ｘ１２ピツトのデータで構成されるサブブロックに分割
し、更に、１２Ｘ１２ビツトで構成されたサブブロック
を４×４ピツトで構成されるユニットに分割する。第４
図は分割したサブブロックに番号付けを行った図、第６
図はサブブロック内のユニットに番号付けを行った図、
第６図はユニ７）内のデータに番号付けを行った図であ
る。

第９図は本発明の〜実施例におけるデータ記憶装置のブ
ロック図である。

１は１２個の独立に動作出来るメモリｍ１〜ｍ１２で構
成するメモリ回路であり、メモリ回路１はアドレス入力
と。、ａｌに関して、メモリｍ１．ｍ３゜０１１５　ｐ
　ｎ１７　Ｐ　ｆＥｌ　ｇ　、　ｍｌ　１のａｏを共通
（ｕｏはそのアドレス値）　、　Ｉｎ２　ｙ　ｎ１４　
ｙ　ｍＢ　ｔ　ｍＢ　ｐ　ｆｎｌ□　、　ｍｌ　２のａ
Ｏを共通（’Ｖｏはそのアドレス値）　、ｍｌ、ｍ２．
ｍＢ。

ｍＢ、ｍ９．ｍｌ。のａｌを共通（ｕｌ　　はそのアド
レス値）　、ｎ１３　ｔ　ｎ１４　Ｆ　１ｎ７　ｔ　ｍ
Ｂ　＃　ｍ１１　ｐ　ｎ１１２のａｌを共通（ｖｌ　　
はそのアドレス値）Ｋ配線する。アドレス人力ｂ０及び
Ｃ０に関しては、メモリｍ１．ｍ３゜ｍ５　、　ｒｎ７
　、　ｆｎｇ　ｒ　ｒｎ　１１　　のｂＯ及びＣ＋０を
共通（ｘ。

及びＶｒ□はそのアドレス値）、ｍ２２ｍ４．ｍＢ、ｍ
Ｂ。

！ｎ　１０　＃　ｒ！１１２のｂｏ及びＣ０を共通（ｙ
□及びｚｏはそのアドレス値）を共通に配線、また残り
のアドレス人力ｄ０〜ｄｎに関して、メモリｍ１〜ｍ４
を共通（ｒｌ　はそのアドレス値）、メモリｍ５〜ｍ８
を共通（Ｃ２はそのアドレス値）、メモリｍ９〜”１２
　を共通（ｒｓはそのアドレス値）に配線する。

第８図はメモリ回路１をアドレス入力の配線を詳細に示
した図である。

２〜７はデータの並び換えを行なうデータ置換回路であ
り、順番に並んだ４個のデータの１と２゜３と４のデー
タを入れ換える置換をＰｌ、１と３゜２と４番目のデー
タを入れ換える置換をＰ２、置換Ｐ、を行った後置換Ｐ
２を行う合成の置換をＰ３、データの入れ換えを行わな
い恒等置換をＰｏで表わした時、データ置換回路２〜７
は制御信号によりこのＰ０〜Ｐ３までのいずれかの置換
を行う。第９図は置換ｐｋ（ｏ≦に≦３）を施して並び
換えを行ったデータを示す図である。

８〜１０は入力データを取込むラッチ、１１〜１３は２
４の共通バスを介してラッチ８〜１ｏのデータをそれぞ
れ取込むラッチ、１４はデータ置換回路２〜４で行う置
換Ｐ、ラッチ８〜１０が共通バス２４上にデータを出力
するタイミング及びラッチ１１〜１３が共通バス２４上
のデータを取込むタイミングを制御する入力データ制御
回路、１６〜１７はデータを取込むラッチ、１８〜２゜
は共通バス２６を介してラッチ１６〜１７のデータをそ
れぞれ取込むラッチ、２１はデータ置換回路５〜７で行
う置換Ｐ１ラッチ１５〜１７が２５の共通バス上にデー
タを出力するタイミング、ラッチ１８〜２ｏが共通バス
２６上のデータを取込むタイミング及び２２の逆シャフ
ル回路を制御する出力データ制御回路である。

逆シャフル回路２２は縮小して読出した場合に１２個の
データがシャフルされた並びになっており、この並びを
元の並びに変換するだめの回路であり、縮小して読出す
時は第１０図に示すようにデータを並び換えて出力し、
縮小無しで読出す時はそのままの並びでデータを出力す
る。

２３はアドレス作成回路であり、扱うデータのブロック
の位置（座標）とブロック内での位置（座標）から、縮
小しての取扱か否かと、行方向か或いは列力向刀）ら刀
）のデークＶ取扱によシ、メモリ回路１に与えるアドレ
ス値ｕＯ１ｕ１１ｖｏｌｖ１　？！　　Ｗ　　、３Ｆ　
　Ｚ　　ｒ　　”−Ｃ３を作成する。

０ＦＯＯ’Ｏ＃１ １２Ｘ１２ピントで構成されたサブブロックの行方向の
１２ピツトのデータは１列目から順に列ｌ〕へ向の１２
ビツトのデータは１行目から順にデータが並んでいると
し、まず行方向からのデータの書込みの場合を説明する
。

入力されてくるデータを４ビツトずつ順に３つの単位に
分解し、ラッチ８〜１ｏに４ビツトずつ取込む。入力デ
ータ制御回路１４はラッチ８〜１０に対して共通バス２
４にデータ出力するタイミング信号を、ラッチ１１〜１
３に対して共通バス２４上のデータを取込むタイミング
信号を与える。第１１図は入力データ制御回路１４がラ
ッチ８〜１゜に与えるタイミング信号とラッチ１１〜１
３に与えるタイミング信号を示す図で、第１１図Ａ−Ｃ
はそれぞれラッチ８〜１０に与えるタイミング信号、Ｄ
−Ｆは入力データのサブブロック内での行番号に対応し
てラッチ１１〜１３にそれぞれ与えられるタイミング信
号である。

第１２図は行番号に対応してランチ１１〜１３に与える
タイミング信号を示す図である。これによりデータが４
ピット単位で巡回シフトされ、ラッチ１１には第５図に
示す番号付けされたユニット（１ｐ’）Ｐ　　Ｃ２＋３
）ｔ　（ｊｒ２）が、ラッチ１２には（１＃２）ｌ　（
２＃１）＃　（３ｒｓ）が、ラッチ１３には（１ｔ３）
ｔ　（２，２）ｔ〔３，１〕が取込まれる。

データ置換回路２〜４では、ラッチ１１〜１３からのデ
ータを入力データ制御回路１４かもの制御により、サブ
ブロック＜１．１＞及び＜２，２〉におけるユニット内
のデータに対しては、前述の置換Ｐ０．Ｐ１．Ｐ２．Ｐ
３と入力データのユニット内での行番号とを順に対応さ
せて入力データを並び換える。サブブロックく１，２〉
及びく２，１〉Ｋおけるユニット内のデータに対しては
、前述の置換Ｐ１．Ｐ０．Ｐ３．Ｐ２　と入力データの
ユニット内での行番号とを順に対項させて入力データを
並び換える。

上記の方法で並び換えを行ったデータをメモリｍ１〜ｍ
１２に書込む。

与えるアドレスに関して、アドレス入力と。。

と、に対するアドレス値Ｕ。ｔｕｌは各ユニット内の１
行目に対しては０”、２行目にはｗ１＃。

３行目には”２ｌ　、４行目には１３″（ｕｌｕ。

を十進表示）を与え、アドレス値ｖ０．ｖ１　はｖ０＝
ｕ０．ｖ１＝ｕ１　　としてメモリ回路１へ入力する。

アドレス人力ｂ０に対するアドレス値ｘ０、アドレス人
力Ｃに対するアドレス値ｙ０はサブブロック（１，１）
ではｘｏ＝ｙｏ＝０、サブブロック＜１，２＞では”Ｏ
＝’　ｔ　ｙＱ　＝ｏ、サブブロック＜２．１＞ではｘ
Ｏ＝ｏ、ｙｏ＝１、サブブロック＜２．２＞ではＸ　ｏ
　”　７ｏ　”　１を与え、アドレス値ＷＯ、ｚＯはＷ
Ｏ＝”Ｏｌ　ｚＯ＝”０をメモリ回路１へ入力する。

残りのアドレス人力ｄ０〜ｄに対するアドレス値ｒ１〜
ｒ３を同じ値ＫＬ、サブブロック内の１行目のユニット
には″３１″、２行目のユニットには”３ｊ−１−１″
、３行目のユニットには＠３ｊ＋２″（ｊはブロックの
位置）を与える。

第１３図は第４図〜第６図に示す番号付けされたブロッ
ク内のデータが上記の方法でメモＩＪ　Ｋ記憶された状
態を示す図で、同（ａｌはサブブロック内のユニットを
上記の方法でメモリに記憶する状態を示す図、同（ｂ）
は各ユニット内のデータをサブブロックの位置に対応し
てメモリに記憶する状態を示す図である。第１３図にお
いてアドレス入力のうちＣ０１ｂＯ”１ｊ”ｏを下位４
ビツト、ｄ０〜ｄｎを上位ビットとして記憶する場合の
番地を記載している。

次に、列方向からの書込みの場合を説明する。

入力されてくるデータを並び換えて、メモリｍ１〜ｍ１
２　に書込む動作に関しては、行番号を列番号に変更す
る以外は、行方向からの書込みの場合と同様である。

与えるアドレスに関して、アドレス入力”ｏ　ｔａｌに
対するアドレス値ｕ０．ｕ１　はサブブロック＜１．１
）及び＜２　、２＞の各ユニット内の１列目に対しては
′０”、２列目には”１’、３列目には”２ｌ、４タリ
目には＠３″（ｕｌ　ｕｏを十進表示）を、サブブロッ
ク＜１．２）及びサブブロック＜２．１）の各ユニット
内の１列目には″１″、２タリ目には＠０″、３タ１１
目には３″。

４列目には＠２”を与え、アドレス値Ｖ。、ｖ１入力す
る。

アドレス入力ｂ０に対するアドレス値Ｉ。、ｗｏ、アド
レス人力ｃ０に対するアドレス値ｙｏｔ”。

は、行方向からの書込みの場合と同様である。

残りのアドレス人力ｄ０〜ｄに対するアドレス値ｒ１〜
ｒ３は、サブブロック内の１列目のユニットには、ｒ、
＝３ｊ、ｒ２＝３５＋１　、ｒ３＝３１＋２．２列目の
ユニットには、ｒ１＝３ｊ−１−２、ｒ２＝３ｊ、ｒ３
＝３＋＋１．３タリ目のユニットには、ｒ１＝３　ｊ＋
１　　、　　ｒ２＝３１＋２　。

ｒ３＝３　ｉ　（ｊはブロックの位置）を与える。

第１４図はサブブロック内の列番号とそれに対応して各
メモリに与えるアドレス値を示す図である。

上記の方法ごメモリにデータを記憶すると、行方向から
書込んだ場合を示す第１３図と全く同じように、データ
のメモリへの割り振り記憶を行なうことが出来る。

次Ｋ、データの読出しの場合について説明する。

まず行方向の１２ビツトのデータを縮小無しく標準）で
読出す場合、第４図〜第６図に示すプロブ　。

り内のデータは第１３図に示すように記憶されているか
ら、メモリに与えるアドレスに関して、行方向からの書
込みの場合と同じ方法で与え、メモリｍ１〜”１２から
データを読出す。

データの並び換えに関しては、書込み時と逆の動作を行
う。前述の置換ｐｋの逆置換がｐｋであるので、データ
置換回路６〜７では出力データ制御回路２１からの制御
により、サブブロック及びユニット内のデータ位置に応
じて、入力時にデータ置換回路２〜４が行った動作と同
じ動作を行う。

ラッチ１５〜１７に取込まれた４ビツトずつの１２ビツ
トのデータはサブブロック内の行番号（ユニットの行番
号）に対応して４ピット単位で巡回シフトされているか
ら、もとの状態に戻すために出力データ制御回路２１は
ラッチ１５〜１７に対して共通パス２６にデータ出力す
るタイミング信号、ラッチ１８〜２ｏに対して共通バス
２６上のデータを取込むタイミング信号を与える。出力
データ制御回路２１がラッチ１６〜１７に対して与える
タイミング信号は第１１図Ａ−Ｃで、ラッチ１８〜２ｏ
に与えるタイミング信号は読出されるデータのサブブロ
ック内での行番号に対応して第１１図Ｄ−Ｆをそれぞれ
与える。第１５図は行番号に対応してラッチ１８〜２ｏ
に与えられるタイミング信号の対応図である。

逆シャフル回路２２はラッチ１８〜２０から１２ビツト
のデータをそのまま出力することにより、行方向のデー
タを並列に読出さる。

列方向の１２ビツトのデータを縮小無しく標準）で読出
す場合、メモリに与えるアドレスに関して、メモリに与
えるアドレスに関して、列方向からの書込みの場合と同
じ方法で与え、メモリｍ１〜ｍ１２からデータを読出す
。

読出したデータを並び換える動作に関しては、行番号を
列番号に変更する以外は、行方向からの読出しの場合と
同様であり、列方向のデータを１２ビット並列に読出せ
る。

次に、５Ａに縮小したブロック内の１２ビツトの行方向
のデータを読出す場合について述べる。この場合、各行
の奇数番目のデータを取出すとする。

与えるアドレスに関して、アドレス入力”ｏ　ｐａｌに
対するアドレス値ｕｏ　ｐ　ｕｌはブロック内の１行目
（１≦１≦２４）のデータに対して、ｕｌｕｏ　”　ｌ
ｏ　（ｕｌｕｏを十進表示、１０は１−１を４で割った
余り）を与え、アドレス値ｖＯｔｖ１はｖＯ＝ｕＯ、ｖ
１＝ｕ１　としてメモリ回路１へ入力する。

アドレス人力す。Ｋ対するアドレス値Ｉ０、アドレス人
力ｃ０に対するアドレス値ｙ０はブロック内の１〜１２
行目までの奇数行のデータを読出す時はｘ０＝ｙ０＝０
、ブロック内の１〜１２行目までの偶数行のデータを読
出す時はｘ０＝１゜ｙ０＝０、ブロック内の１３〜２４
行目までの奇数行のデータを読出す時はｌ０＝７０＝１
、ブロック内の１３〜２４行目までの偶数行のデータを
読出す時はｘ＝ｏ、ｙ０＝１を与え、アドレス値”ｏ＊
”ｏはＷ○＝ｘｏ　、ｚｏ＝ｙｏをメモリ回路１へ入力
する。

残りのアドレス人力ｄ０〜ｄユに対するアドレス値ｒ１
〜ｒ３を同じ値にし、ブロック内の１〜４行目と１３〜
１６行目に対しては１３ｊ″、６〜８行目と１７〜２０
行目に対しては＠３ｊ＋１″。

９〜１２行目と２１〜２４行目には”３３＋２″（ｊは
ブロックの位置）を与える。

第１６図は月に縮小して行方向に読出す場合に、ブロッ
ク内の行番号とそれに対応するアドレスを示す図である
。

読出したデータを並び換える動作に関しては、データ置
換回路６〜７では出力データ制御回路２１からの制御に
より、ブロック内の１．５，９゜１４．１８，２２行目
に対してはＰｏの置換、２゜６．１０，１３，１７，２
１行目に対してはＰｌの置換、３，７，１１．１６，２
０，２４行目に対してはＰ２ノ置換、４，８，１２．ｉ
６．−＋９．２．ｑ行目に対してはＰ３の置換を行う。

ラッチ１６〜１７に取込まれた４ビツトずつの１２ビツ
トのデータはブロック内の行番号に対応して４ビット単
位で巡回シフトする。出力データ制御回路２１がラッ１
１図Ａ−Ｃで、ラッチ１８〜２０に与えるタイミング信
号は読出されるデータのブロック内での行番号に対応し
て第１１図Ｄ−Ｆをそれぞれ与える。第１７図は行番号
に対応してラッチ１８〜２０に与えられるタイミング信
号の対応図である。

逆シャフル回路２２はラッチ１８〜２０から１２ビツト
のデータを、第１０図に示すように並び換えて出力する
ととＫよシ、行方向のデータの奇数番目を１２ビット並
列に読出せる。

第１８図は３ＡＫ縮小して行方向に読出す場合において
、メモリ回路１から読出されたデータと順に並び換えた
後、逆シャフル回路２２から出力するデータを示す図で
ある。

次に、％に縮小したブロック内の１２ビツトの列方向の
データを読出す場合について述べる。この場合、各列の
奇数番目のデータを取出すとする。

与えるアドレスに関して、アドレス入力”０９ａ１に対
するアドレス値ｕＯ２ｕ１はｕ０＝ｏ、ブロック内の１
．２，５，６．・・・、２１，２２８、・・・、２３．
２４列目のデータに対してはｕ１＝１を与え、アドレス
値ｖｏ、ｖ１　はｖｏ＝ｕｏ、ｖ１＝ｕ１　としてメモ
リ回路１へ入力する。

アドレス入力す。Ｋ対するアドレス値Ｉ０、アドレス人
力ｃ０に対するアドレス値ｙ０はブロック内の１〜１２
列目までの奇数列のデータを読出す時はｘｏ＝７０＝０
１ブロック内の１〜１２行目までの偶数行のデータを読
出す時はｌ０＝１゜ｙ０＝０、ブロック内の１３〜２４
行目までの奇数行のデータを読出す時はｘ０＝７０＝１
、ブロック内の１３〜２４行目までの偶数行のデータを
読出す時はｌ０＝０．ｙ０＝１を与え、アドレス値）、
ｚｏは一＝”ｏ　ｐ　ｚｏ　＝７０をメモリ回路１へ入
力する。

残りのアドレス人力ｄ０〜ｄｎに対するアドレス値ｒ１
〜ｒ３は、ブロック内の１〜４列目と１３〜１６タリ目
に対してはｒｌ　　””　３　ｊ　ｐ　ｒ２　＝　３　
ｊ　十１　ｔ　ｒ３　＝＝３　］　＋２、フ゛ロック内
の１〜４タリ目と目に対してはｒ３”３ｊ＋１、ｒ１＝
３　ｊ　＋１　ｐｒ２　”　３１　＋　２　＋　’３　
＝　３１　（＋はブロックの位置）を与える。

第１９図は３４に縮小して列方向に読出す場合に、ブロ
ック内の列番号とそれに対応するアドレスを示す図であ
る。

読出したデータを並び換える動作に関しては、行番号を
列番号に変更する以外は、行方向からの３ＡＫ縮小して
読出しの場合と同様であり、行方向のデータの奇数番目
を１２ビット並列に読出せる。

前記説明した動作により、行方向からのデータ及び列方
向からのデータの書込み、標準の読出し、％に縮小した
読出しを１２ピット並列に行なうことが出来る。

前記説明した実施例では％に縮小時に奇数番目のデータ
を取出しているが偶数番目のデータもメモリ回路１に与
えるアドレスを変更することにより同様に取出すことが
出来る。

全データを行方向からも列方向からも同じ処理速度で高
速に１２ビツトずつ書込み読出す際は、全データを行方
向、列方向にそれぞれ２４ビツトずつ２４Ｘ２４ビツト
のブロックに分割し、各ブロック内で前記実施例で説明
した動作を行えばよい。

１／２ｈ（ｈ≧２）に縮小したデータの読出しを行う時
は前記実施例で説明した動作を拡張することにより同様
に行うことが出来る。

発明の効果 本発明により次のような効果が得られる。

（１）独立に動作可能なＮ個のメモ’）　ｆｌｌｌ　、
　ｍ２　Ｆ・・・ＴｎＮのアドレス入力”０１・・・ｔ
ａｎ、−１のｎ１本に関してのアドレス変換、アドレス
入力ｂＯｆ　＠’　”　？ｂｎ−１及び’Ｏ’　”　−
’　ｃｎ３１の各ｎ３本に関してのアドレス変換及び残
りのアドレス人力ｄ。−ｄｎに関してのアドレス変換を
行うだけでよくなり、アドレス管理に要する回路規模が
軽減する。

（匂　最大の縮小率が１／２ｎ３が大きくなってもアド
レス管理に要する回路規模はｎ３に比例して増加するだ
けである。

（３）データの並び換えを行う置換Ｐｋ（ｏ≦に≦ｎ１
１）の逆置換がＰｋであるので書込み時と読出し時のデ
ータ置換回路の共用化を計ることが出来る。

【図面の簡単な説明】

第１図は番号付けを行った２４Ｘ２４ビツトのデータを
示す図、第２図は従来におけるデータのメモリへの割り
振りを示す図、第３図は従来におけるデータのメモリへ
の割り振りにおいて列方向での取扱い時に各メモリに与
えるアドレス値を示す図、第４図は分割したサブブロッ
クに番号付けを行った図、第５図はサブブロック内のユ
ニットに番号付けを行った図、第６図はユニット内のデ
ータに番号付けを行った図、第７図は本発明の一実施例
におけるデータ記憶装置のブロック図、第８図は第７図
におけるメモリ回路１の詳細図、第９図は置換Ｐを施し
て並び換えを行ったデータを示す図、第１０図は逆シャ
フルを行ったデータを示す図、第１１図は入力データ制
御回路１４（出力データ制御回路２１）がラッチ８〜１
Ｏ（１Ｓ〜１７）に与えるタイミング信号、および入力
データ制御回路１４（出力データ制御回路２１）がラッ
チ１１〜１３（１８〜２０）に与えるタイミング信号を
示す図、第１２図は書込み時にラッチ１１〜１３に与え
るタイミング信号の対応図、第１３図ａ、ｂは本発明に
おけるデータのメモリへの割り振りを示す図、第１４図
は列方向からの取扱い時に各メモリに与えるアドレス値
を示す図、第１５図は標準での読出し時にラッチ１８〜
２０に与えるタイミング信号の対応図、第１ｅ図は％に
縮小して行方向に読出す場合に各メモリに与えるアドレ
ス値を示す図、第１７図は月に縮小しての読出し時にラ
ッチ１８〜２ｏに与えるタイミング信号の対応図、第１
８図は３ＡＫ縮小して行方向に読出す場合において第７
図のメモリ回路１から読出されたデータと同道シャフル
回路２２からのデータを示す図、第１９図は％に縮小し
て列方向に読出す場合に各メモリに与えるアドレス値を
示す図である。 １・・・・・・メモリ回路、２〜７・・・・・・データ
置換回路、８〜１３・・・・・・ラッチ、１４・・・・
・・入力データ制御回路、１５〜２０・・・・・・ラッ
チ、２１・・・・・・出力データ制御回路、２２・・・
・・・逆シャフル回路、２３・・・・・・アドレス作成
回路、２４，２５・・・・・・共通バス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 事 区　　　−６Ｆ　　　、　、　、　、　　　４さ〜勺−
さ〕ミ℃°・−オ 第４図　　　　　第５図 第６図 第７図 入ｎテ°１−Ｊジ 第９図 ハ１デ°−り　　　　Ｊ １挟ｐａ　　　［Ｚ［エコ ゛・Ｐ、　　　匡エコ ・・　凸　　匡ニコ ・昌　　匿＝■ 第１０図 ■■工■コ■匹工Ｉ区 匡■正［匹王＝コ 第１１図 Ａ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　ラ、、チ８　（１５〕、　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　ラ、、チ１０（／７）第１２図 第１３図 ａｒ 第１３図 ／ｂｌ ”ｌ　　＃、　　＃Ｊ　　Ｍ。 第１４図 第１５図 第１６図 第１７ｒｇＪ 第１８因 第１９図

Claims (1)

1. 【特許請求の範囲】 ２＾（ｎ＿１）個のデータの総ての２＾ｌ＾＋＾１・ｉ
   −２＾ｌ−ｊ番目のデータと２＾ｌ＾＋＾１・ｉ−ｊ番
   目のデータを入れ換える置換をＰ＿（２＾ｌ）、相異な
   る置換Ｐ＿（２＾ｌ）を引続き行って得られる合成の置
   換をＰ＿ｍ及びデータの入れ換えを行わない恒等置換を
   Ｐ＿ｏとした時に得られる総ての置換Ｐ＿ｋを置換集合
   の要素とした場合において、行方向、列方向がそれぞれ
   Ｎ＿１×Ｎ＿２×Ｎ＿３ビットで構成されたブロック内
   におけるデータを行方向、列方向にそれぞれＮ＿１×Ｎ
   ＿２ビットごとに区切り、（Ｎ＿１×Ｎ＿２）×（Ｎ＿
   １×Ｎ＿２）ビットのデータで一つのサブブロックを構
   成、サブブロック内におけるデータを行方向、列方向に
   それぞれＮ＿２ビットごとに区切り、Ｎ＿１×Ｎ＿１ビ
   ットのデータで一つのユニットを構成したサブブロック
   内の行方向（或いは例方向）のＮ＿１×Ｎ＿２ビットの
   入力データに対して、前記入力データが各ユニット内で
   Ｎ＿１ビットのデータが占める位置とブロック内でサブ
   ブロックが占める位置に応じて、前記置換集合の要素を
   １対１に対応させてデータの並び換えを行う手段と前記
   サブブロック内で前記入力データが属するユニットが占
   める位置に対応させて所定量をＮ＿１ビット単位で巡回
   シフトする手段とによりデータの並び換えを行う手段と
   、前記並び換えを行った入力データを記憶する独立に動
   作可能なＮ＿１×Ｎ＿２個のメモリｍ＿１、ｍ＿２、…
   ｍ＿Ｎ＿＿１＿＋＿Ｎ＿＿２を有し、前記各メモリのア
   ドレス入力ａ＿ｏ、…、ａ＿ｎ＿＿１＿−＿１のｎ＿１
   本に関しては、メモリｍ＿（２＾１＾＋＾１）＿・＿ｉ
   ＿−＿（２＾ｌ）＿−＿ｊ＿］＿・＿ｅのアドレス入力
   ａ＿ｌを共通にしてアドレス値ｕ＿１が入力、メモリｍ
   ＿［＿（２＾ｌ＾＋＾１）＿・＿ｉ＿−＿ｊ＿］＿・＿
   ｅのアドレス入力ａ＿ｌを共通にしてアドレス値ｖ＿ｌ
   が入力されるように配線、アドレス入力ｂ＿ｏ、…、ｂ
   ＿ｎ＿＿３＿＿−＿＿１及びｃ＿ｏ、…、ｃ＿ｎ＿＿３
   ＿−＿１の各ｎ＿３本に関しては、メモリｍ＿［＿（２
   ＾ｔ＾＋＾１）＿・＿ｐ＿−＿（２＾ｔ）＿−＿ｑ］＿
   ・＿ｅのアドレス入力ｂ＿ｓ及びｃ＿ｓを共通にしてア
   ドレス値ｘ＿ｓ及びｗ＿ｓが入力、メモリｍ＿［＿（２
   ＾ｔ＾＋＾１）＿・＿ｐ＿−＿（２＾ｔ）＿］＿・＿ｅ
   のアドレス入力ｂ＿ｓ及びｃ＿ｓを共通にしてアドレス
   値ｙ＿ｓ及びｚ＿ｓが入力されるように配線、残りのア
   ドレス入力ｄ＿ｏ〜ｄ＿ｎに関しては、メモリｍ＿Ｎ＿
   ＿１＿（＿ｅ＿−＿１＿）＿＋＿１〜ｍ＿Ｎ＿＿１＿・
   ＿ｅのみ共通に配線した回路と、前記アドレス値ｕ＿ｌ
   、ｖ＿ｌ、ｘ＿ｓ、ｙ＿ｓ、ｗ＿ｓ、ｚ＿ｓ及び前記ア
   ドレス入力ｄ＿ｏ〜ｄ＿ｎに関するそれぞれのアドレス
   値ｒ＿ｇは書込み或いは読出し時のデータ位置と方向及
   び読出し時の縮小率１／２＾ｈに応じた値を入力する手
   段と、読出された前記ブロック内の行方向（或いは列方
   向）のＮ＿１×Ｎ＿２ビットのデータに対してブロック
   内でのデータ位置に対応させて前記置換Ｐ＿ｋの一つを
   施してデータの並び換えを行う手段と所定量をＮ＿１ビ
   ット単位で巡回シフトする手段とによりデータの並び換
   えを行う手段と、縮小時においてシャフルされているデ
   ータを元に復元する手段とを具備し、ブロック内の行方
   向及び列方向のデータの書込み、縮小率１／２＾ｈでの
   ブロック内の行方向及び列方向のデータの読出しがＮ＿
   １×Ｎ＿２ビット並列に行い得ることを特徴とするデー
   タ記憶装置。 ただし、 ｏ≦ｌ≦ｎ＿１−１ １≦ｉ≦ｎ＿１−１−ｅ ｏ≦ｊ≦２＾ｌ−１ ｏ≦ｋ≦２＾（ｎ＿１）−１ Ｎ＿１＝２＾（ｎ＿１） Ｎ＿３＝２＾（ｎ＿３） １≦ｅ≦Ｎ＿２ ｏ≦ｓ≦ｎ＿３−１ １≦ｐ≦２＾（ｎ＿３）＾−＾１＾−＾ｔ（ｔはｓをｎ
   ＿１で割った余り）ｏ≦ｑ≦２＾ｔ−１ １≦ｈ≦ｎ＿３ とする。