JPS59132067A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS59132067A JPS59132067A JP570483A JP570483A JPS59132067A JP S59132067 A JPS59132067 A JP S59132067A JP 570483 A JP570483 A JP 570483A JP 570483 A JP570483 A JP 570483A JP S59132067 A JPS59132067 A JP S59132067A
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- Japan
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- buffers
- data
- bits
- data table
- memory
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 29
- 239000000872 buffer Substances 0.000 claims abstract description 22
- 239000011159 matrix material Substances 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 101100278644 Oryza sativa subsp. japonica DTM1 gene Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、画像メモリーに２次元的に配列された画像デ
ータに対して３×３ビツトマトリツクスを基本とした２
次元演算を施す画像処理装置に関するものである。
ータに対して３×３ビツトマトリツクスを基本とした２
次元演算を施す画像処理装置に関するものである。
一般に、画像処理では、データが２次元的に配列されて
いることからその２次元構造を考慮したいわゆる２次元
演算が必要とされる。２次元演算としては、３Ｘ３ビツ
トマトリツクスを１単位とした演算がよく行われる。そ
の基本構成の一例を第１図に、またその演算原理を第２
図に示す。すなわち、２次元変換回路Ｃ０ＮＶは画像メ
モリー（図示せず）から読み出された画像データを３×
３ビツトマトリツクスを１単位とした９ビツトの信号列
に変換するものである。この９ビツトの信号はデータ・
テーブル・メモリーＤＴＭのアドレスとみなされる。デ
ータ・テーブル・メモリーＤＴＭはそのアドレスの内容
に応じて、複数ピットよりなる′０″′または１′″の
信号（ＣＯ〜ＣＩＦＦ）を発生ずる。この信号を受けた
論理回路ＬＣては各種演算の機能に応じてこれらの信号
を変換し、出力するものである。
いることからその２次元構造を考慮したいわゆる２次元
演算が必要とされる。２次元演算としては、３Ｘ３ビツ
トマトリツクスを１単位とした演算がよく行われる。そ
の基本構成の一例を第１図に、またその演算原理を第２
図に示す。すなわち、２次元変換回路Ｃ０ＮＶは画像メ
モリー（図示せず）から読み出された画像データを３×
３ビツトマトリツクスを１単位とした９ビツトの信号列
に変換するものである。この９ビツトの信号はデータ・
テーブル・メモリーＤＴＭのアドレスとみなされる。デ
ータ・テーブル・メモリーＤＴＭはそのアドレスの内容
に応じて、複数ピットよりなる′０″′または１′″の
信号（ＣＯ〜ＣＩＦＦ）を発生ずる。この信号を受けた
論理回路ＬＣては各種演算の機能に応じてこれらの信号
を変換し、出力するものである。
従来の２次元演算回路は、第３図に示すように、２次元
変換回路としてシフトレジスタＳＲＩ〜ＳＲ３を用い、
データバスＤＢを介して画像メモから読み出した矩形領
域ＲＡの画像データ （第４図）の内、第１行目、第１
行目、第２行目、第３行目をそれぞれシフトレジスタＳ
ＲＩ、ＳＲ２゜ＳＲ３にセットし、シフトクロックＳＣ
Ｐを与えることにより、３×３のマトリックスを１単位
として１単位毎にシリアルに処理していくものである。
変換回路としてシフトレジスタＳＲＩ〜ＳＲ３を用い、
データバスＤＢを介して画像メモから読み出した矩形領
域ＲＡの画像データ （第４図）の内、第１行目、第１
行目、第２行目、第３行目をそれぞれシフトレジスタＳ
ＲＩ、ＳＲ２゜ＳＲ３にセットし、シフトクロックＳＣ
Ｐを与えることにより、３×３のマトリックスを１単位
として１単位毎にシリアルに処理していくものである。
しかし、この方法では、画像データを３×３のマトリッ
クスを１単位としてシリアルに処理してゆくため、時間
がかかり、２次元演算を高速に行う乙とができないとい
う欠点があった。
クスを１単位としてシリアルに処理してゆくため、時間
がかかり、２次元演算を高速に行う乙とができないとい
う欠点があった。
本発明の目的は、このような欠点を解消し、画像メモリ
ーに２次元的に配列された画像データに対して３×３ピ
ツトマトリツクスを基本とした２次元演算を高速に実行
することができるような画像処理装置を提供することに
ある。
ーに２次元的に配列された画像データに対して３×３ピ
ツトマトリツクスを基本とした２次元演算を高速に実行
することができるような画像処理装置を提供することに
ある。
以下図面を用いて本発明の詳細な説明する。第５図は本
発明の実施例構成図で、３個のバッファＢｌ、Ｂ２．Ｂ
３は画像データを一時保持するレジスタで、各ロードパ
ルスＬＤＩ、ＬＤ２．ＬＤ３を与えることによりデータ
バス経由で画像データがセットされる。バッファＢｌ、
Ｂ２． Ｒ３の出力（ヨ画像データが３×３のマトリ
ックスを１単位とした９ビツトの信号列を形成するよう
にデータ・テーブル・メモリーＤＴＭＩ、ＤＴＭ２．
・・・。
発明の実施例構成図で、３個のバッファＢｌ、Ｂ２．Ｂ
３は画像データを一時保持するレジスタで、各ロードパ
ルスＬＤＩ、ＬＤ２．ＬＤ３を与えることによりデータ
バス経由で画像データがセットされる。バッファＢｌ、
Ｂ２． Ｒ３の出力（ヨ画像データが３×３のマトリ
ックスを１単位とした９ビツトの信号列を形成するよう
にデータ・テーブル・メモリーＤＴＭＩ、ＤＴＭ２．
・・・。
Ｄ Ｔ Ｍ 、ｔｎのアドレスに３ビツトずつ入力され
る。
る。
データ・テーブル・メモリーＤＴＭＩ−ＤＴＭｍは２次
元空間で設定できる論理条件を２次元演算用のパターン
をメモリー空間上で表現したもので、与えられた９ビツ
トのアドレスの内容に応じて、複数ピット（ｍビット）
の“０″または１°°よりなる信号を出力する。データ
・テーブル・メモリーＤＴＭＩ−ＤＴＭｍの内容はすべ
て同一である。
元空間で設定できる論理条件を２次元演算用のパターン
をメモリー空間上で表現したもので、与えられた９ビツ
トのアドレスの内容に応じて、複数ピット（ｍビット）
の“０″または１°°よりなる信号を出力する。データ
・テーブル・メモリーＤＴＭＩ−ＤＴＭｍの内容はすべ
て同一である。
なお、データ・テーブル・メモリーとしては例えばＲＡ
Ｍ、ＥＰＲＯＭ等を使用することができる。
Ｍ、ＥＰＲＯＭ等を使用することができる。
演算回路ＬＣは、データ・テーブル・メモリーの出力を
受けこれを２次元演算の種類に応じて更に変換して出力
するようになっている。このような演算回路は、ゲート
、バッファ、カウンタ等より構成されている。
受けこれを２次元演算の種類に応じて更に変換して出力
するようになっている。このような演算回路は、ゲート
、バッファ、カウンタ等より構成されている。
このような構成における動作を次に説明する。
（１）画像メモリーから矩形領域の第１行目、第２行目
、第３行目の画像データを読み出し、バッファＤＩ、Ｂ
２．Ｂ３にそれぞれセントする。
、第３行目の画像データを読み出し、バッファＤＩ、Ｂ
２．Ｂ３にそれぞれセントする。
（２）データ・テーブル・メモリー〇ＴＭＩのアドレス
として、バッファＢｌの出力の上位の３ビツト、バッフ
ァＢ２の出力の上位の３ビツトおよびバッファＢ３の出
力の上位の３ビットを導く。
として、バッファＢｌの出力の上位の３ビツト、バッフ
ァＢ２の出力の上位の３ビツトおよびバッファＢ３の出
力の上位の３ビットを導く。
データ・テーブル・メモリー〇ＴＭ２のアドレスとして
は、バッファＢｌの出力の上位の１ビツトを除く次の適
宜な連続した３ビツト、バッファＢ２の出力の上位の１
ビツトを除く次の適宜な連続した３ビツトおよびバッフ
ァＢ３の出力の上位の１ビツトを除く次の適宜な連続し
た３ビツトを導く。
は、バッファＢｌの出力の上位の１ビツトを除く次の適
宜な連続した３ビツト、バッファＢ２の出力の上位の１
ビツトを除く次の適宜な連続した３ビツトおよびバッフ
ァＢ３の出力の上位の１ビツトを除く次の適宜な連続し
た３ビツトを導く。
以下各データ・テーブル・メモリーについても同様にし
、最後のデータ・テーブル・メモリーＤＴＭｍに対して
はバッファＢｌの出力の下位の３ビツト、バッファＢ２
の出力の下位の３ビツトおよびバッファＢ３の出力の下
位の３ビツトを与える。
、最後のデータ・テーブル・メモリーＤＴＭｍに対して
はバッファＢｌの出力の下位の３ビツト、バッファＢ２
の出力の下位の３ビツトおよびバッファＢ３の出力の下
位の３ビツトを与える。
これにより、バッファＢｌ、Ｂ２．Ｂ３の出力よりｍ個
の３×３のマトリックスパターンがそれぞれデータ・テ
ーブル・メモリーＤＴＭｌ〜ＤＴＭｍに与えられたこと
になる。
の３×３のマトリックスパターンがそれぞれデータ・テ
ーブル・メモリーＤＴＭｌ〜ＤＴＭｍに与えられたこと
になる。
（３）データ・テーブル・メモリーに与えられた９ビツ
トのアドレスの内容に応じて各データ・テーブル・メモ
リーよりそれぞれの変換結果が同時に出力され、ｍ個の
３×３のマトリックス情報が並列に処理されたことにな
る。
トのアドレスの内容に応じて各データ・テーブル・メモ
リーよりそれぞれの変換結果が同時に出力され、ｍ個の
３×３のマトリックス情報が並列に処理されたことにな
る。
（４）各データ・テーブル・メモリーの出力は論理回路
ＬＣに入力され、更にここで変換され、最終変換結果が
論理回路より出力される。つまり、ｍ個の３Ｘ３のマト
リックス情報が並列かつ同時に変換された乙とになる。
ＬＣに入力され、更にここで変換され、最終変換結果が
論理回路より出力される。つまり、ｍ個の３Ｘ３のマト
リックス情報が並列かつ同時に変換された乙とになる。
以上説明したように、本発明によれば、２次元演算用の
パターンを予め格納したデータ・テーブル・メモリーを
複歓個用意することにより、複数の３×３のマトリック
ス・パターンが同時にｍ列処理できるため、２次元演算
をそれだけ高速に実行することができる。
パターンを予め格納したデータ・テーブル・メモリーを
複歓個用意することにより、複数の３×３のマトリック
ス・パターンが同時にｍ列処理できるため、２次元演算
をそれだけ高速に実行することができる。
第１図及び第３図は従来の画像処理装置の一例を示す構
成図、第２図は演算原理を示す図、第４図は画像メモリ
ー内のデータの配列を説明するための図、第５図は本発
明に係る画像処理装置の一実施例を示す要部構成図であ
る。 Ｂ ｌ ＝８３ ・−・／（ッ７７、ＤＴＭ ｌ−ＤＴ
Ｍｍ・・・データ・テーブル・メモリー、ＬＣ・・・論
理回路。
成図、第２図は演算原理を示す図、第４図は画像メモリ
ー内のデータの配列を説明するための図、第５図は本発
明に係る画像処理装置の一実施例を示す要部構成図であ
る。 Ｂ ｌ ＝８３ ・−・／（ッ７７、ＤＴＭ ｌ−ＤＴ
Ｍｍ・・・データ・テーブル・メモリー、ＬＣ・・・論
理回路。
Claims (1)
- 画像メモリーに２次元的に配列された画像データに３Ｘ
３ビツトのマトリックスを基本とした２次元演算を施す
画像処理装置において、画像メモリから読み出しな３×
３ビツトマトリツクスの第１行目、第２行目、第３行目
の各画像データをそれぞれセットする３個のバッファと
、同一内容の２次元演算用のパターンを予め格納したｍ
個のデータ・テーブル・メモリーを具備し、前記バッフ
ァの出力より３×３のマトリックスを構成するような９
ビツトの信号列をｍ個合成し、これらｍ個の信号列とｍ
個のデータ・テーブル・メモリーのアドレスとをそれぞ
れ１対１に対応させ、客データ・テーブル・メモリーよ
り出力結果を並列にかつ同時に戒り出して処理し得るよ
うにしたことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP570483A JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP570483A JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132067A true JPS59132067A (ja) | 1984-07-30 |
Family
ID=11618497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP570483A Pending JPS59132067A (ja) | 1983-01-17 | 1983-01-17 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231657A (ja) * | 1985-04-08 | 1986-10-15 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
| EP0201261A2 (en) * | 1985-04-30 | 1986-11-12 | International Business Machines Corporation | Processor for performing logical operations on picture element data bytes |
| WO1987006741A1 (en) * | 1986-04-30 | 1987-11-05 | Fanuc Ltd | Image operating apparatus |
| US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52343A (en) * | 1975-06-21 | 1977-01-05 | Shin Kobe Electric Machinery | Method of manufacturing negative plate for readyyforruse type storage battery |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
| JPS592164A (ja) * | 1982-06-29 | 1984-01-07 | Toshiba Corp | 画像入力装置 |
-
1983
- 1983-01-17 JP JP570483A patent/JPS59132067A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52343A (en) * | 1975-06-21 | 1977-01-05 | Shin Kobe Electric Machinery | Method of manufacturing negative plate for readyyforruse type storage battery |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
| JPS592164A (ja) * | 1982-06-29 | 1984-01-07 | Toshiba Corp | 画像入力装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231657A (ja) * | 1985-04-08 | 1986-10-15 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
| EP0201261A2 (en) * | 1985-04-30 | 1986-11-12 | International Business Machines Corporation | Processor for performing logical operations on picture element data bytes |
| WO1987006741A1 (en) * | 1986-04-30 | 1987-11-05 | Fanuc Ltd | Image operating apparatus |
| JPS62256178A (ja) * | 1986-04-30 | 1987-11-07 | Fanuc Ltd | 画像演算装置 |
| EP0265529A1 (en) * | 1986-04-30 | 1988-05-04 | Fanuc Ltd. | Image processing apparatus |
| US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
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