JPS6081661A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は行方向からのデータも列方向からのデータも高
速に書込み読出しが出来、また縮小したデータの読出し
を行方向からも列方向からも高速に行ない得るデータ記
憶装置に関する。

従来例の構成とその問題点 独立に動作出来るＮ＝２１　個のメモリに対して列方向
から及び行方向からのデータをＮビット並列に書込み読
出し及び縮小率が２の指数乗における場合に縮小したデ
ータを列方向から及び行方向からも２１ビツト並列に読
出しが出来る方法として、縮小率が最大２２０時全デー
タを行方向、列方向にそれぞれ２１２ビツトごとに分割
し、２１２×２１２ビツトで構成されたブロックを処理
単位とし、ブロック内の同−行内及び同一列内のデータ
を２ｈ（Ｏ≦ｈ≦ｎ２）ビットごとにサンプリングした
結果をＮビットごとにグループ分けした場合に各グルー
プ内のデータが同一メモリに割り振られないように並列
に動作出来るＮ個のメモリに割り振り記憶するという方
法が考案されている。

ブロック内の同−行内及び同一列内のデータを２ｈ（○
≦ｈ≦ｎ２　）ビットごとにサンプリングした結果をＮ
＝２ｎ１　ビットごとにグループ分けした場合に各グル
ープ内のデータを総て異なったメモリに割り振り記憶す
る方法として、例えばＮ＝８゜ｎ２＝１の場合を考える
。ブロック内のｉ行目（ｉ−１〜８）の最初の８ビツト
のデータはｉ−１ビツト巡回シフトして、ｉ行目のデー
タを各メモリの３２ｋ。

＋ｉ−１番地に、ｉ行目　（ｌ−１〜８）の後の８ビツ
トのデータはｉビット巡回シフトして、ｉ行目のデータ
を各メモリの３２　、に□　＋　１　＋　７　番地に、
ｉ行目（ｉ−９〜１６）の最初の８ビツトのデータはｉ
　−８ビツト巡回シフトして、ｉ行目のデータを各メモ
リの３２　ｋｏ　＋　１　＋　７番地に、ｉ行目　（ｉ
＝９〜１６）の後の８ビツトのデータはｉ　−７ビツト
巡回ノフトして、ｉ行目のデータを各メモリの３２ｋｏ
　＋　１＋１５番地に、割り振り記憶する方法である。

第１図は番号付けを行なった１　６Ｘ１６ビノトのデー
タを示す図、第２図は第１図のデータを上記の方法で割
り振った場合にメモｌＪｍ、〜ｍ８に記憶されるデータ
を示す図である。

第３図は第２図のように各メモリにデータを割シ振る場
合に、列方向での書込み読出しの時メモリに与える下位
のアドレス値を示す図で、第３図から明らかなように、
列方向での書込み読出しではメモリに与える下位のアド
レス値は１ずつ加算された値（メモＩＪ　ｍｌ　にｉ　
（０≦ｉ≦７）番地が与えられた時、メモリｍ　にはｉ
＋ｊ−１を８で割った余り）が与えられることになる。

データを％に縮小して読出す時においても同様となる。

このために、各メモリに対してアドレス変換処理したア
ドレスを与える必要があり、Ｎに比例してメモリのアド
レス変換処理に要する回路規模が増大する欠点がある。

発明の目的 本発明の目的は独立に動作出来るＮ−２１個のメモリを
有し、行方向からのデータ及び列方向からのデータもＮ
ビットずつ並列に書込み読出しを、また行方向からのデ
ータ及び列方向からのデータを２の指数乗の縮小率で縮
小したデータをもＮビットずつ並列に読出しを行ない得
るデータ記憶装置にあって、メモリに対するアドレス変
換処理が簡易であるデータ記憶装置を提供することであ
る。

発明の構成 上記目的を達成するために本発明では並列に扱うデータ
がＮ＝２１で読出し時の最大の縮小率が２２の場合に、
メモ１７　ｍｌ、　ｍ２．・・・・・ｍｎ　のア１ ドレス人力ａＯ１ａ１１・・・・・、ａ　−１のｎｌ　
本に関１ 人力ａ　が共通、メモリｍ　ｔ＋Ｉ　、、のアドレスｔ
　２　・１−１ 人力９が共通になるように配線、アドレス入力ｂＯ”　
１　’　”””　’　ｂｎ２　＊　のｎ２本に関しては
、メモリｍ２ｔ＋１．ｐ−２ｔ−ｑ（０≦Ｓ≦ｎ２１　
、　１≦ｐ≦２ｎ２”””、　Ｏ≦ｑ≦２”−１’、ｔ
は８をｎ２　で割った余り）のアドレス入力ｂ８　が共
通、メモリｍ２ｔ＋１．ｐ−９のアドレス入力ｂｓ　が
共通になるように配線、アドレス人力Ｃ８，Ｃ１，・・
”・・・、　Ｃｎ２−　＋のｎ２本に関しては、メモリ
ｍ２ｔ＋　＋　、　ｐ−２ｔ　−ｑ　のアドレス人力Ｃ
ｓ　が共通、メモリＴｎ２１；＋１．　ｐ−ｑのアドレ
ス人力Ｃ８が共通になるように配線し、メモリに与える
アドレス値は書込み読出し時のデータの位置に対応させ
る。

データのメモリへの記憶に関しては２１２×２ｎ１＋ｎ
２ビツトのデータで構成されたブロック内を行方向、列
方向にそれぞれ２ｎ１ビツトごとに区切り、２１×２１
ビツトのデータで一つのサブブロック構成として２ｎ２
Ｘ２ｎ２個のサブブロックを構成、サブブロック内の行
方向（或いは列方向）の２１ビツトの入力データに対し
てサブブロックがブロック内で占める位置及びサブブロ
ック内での行（列）番号とを順に対応させて入力データ
の並び換えを行なってメモリに割り振り記憶する。

実施例の説明 以下本発明の実施例について説明する。並列に取扱うの
が従来例と同じでＮ＝８、縮小は！、４丑でとする。１
６Ｘ１６ビノトのデータで構成されたブロックを８×８
ビツトのデータで構成されるサブブロックに分割する。

第４図はサブブロックに番号付けを行なった図であり、
第６図は８×８ビツトのデータで構成されるザブブロッ
ク内のデータに番号付けを行なった図である。

第６図は本発明の一実施例におけるデータ記憶装置のブ
ロック図である。

１は８個の独立に動作出来るメモＩＪｍ１〜ｍ８で構成
するメモリ回路であり、メモリ回路１はアドレス人力ａ
。−ａ２の３本に関して、メモＩＪ　ｍ　１゜ｍ３．ｍ
５．ｍ７のａ。を共通（ｕ　ｏはそのアドレス値）、ｍ
２１ｍ４１ｍ６５ｍ８のａｏを共通（ｖ。

はそのアドレス値）　、ｍｌ、ｍ２．ｍ５．ｍ６のａｌ
を共通（ｕｌはそのアドレス値）　、ｒｎ　ｓ　＋　ｍ
４　、　ｒｎ７　。

ｍ８のａｌを共通（ｖｌはそのアドレス値）　、ｍｌ。

ｍ２１ｍ３９ｍ４のａ２を共通（ｕ　２はそのアドレス
値）　、ｍ５．ｍ６．ｍ７．ｍ８のａ２を共通（Ｖ　２
はそのアドレス値）に配線する。アドレス入力ｂＯに関
しては、メモリｍ１．ｍ３．ｍ１５．ｍ７のす。

を共通（ｘ　ｏはそのアドレス値）　、ｍ２　、　ｒｒ
１４　、　ＩＩＩ　ＢのｂＯを共通（ｙ（、はそのアド
レス値）を共通に配線、アドレス人力Ｃ８に関しては、
メモリｍ１゜ｍ３１ｍ５１ｍ７のＣ８を共通（Ｗｏはそ
のアドレス値）、ｍ２１ｍ４１ｍ６１ｍ８のＣ８を共通
（ｚ。

はそのアドレス値）を共通に配線、寸だ残りのアドレス
人力ｎ０本に関しては総てのメモリに共通に配線する。

第７図はメモリ回路１をアドレス入力の配線を詳細に示
しだ図である。

２．３はデータの並び換えを行なうデータ置換回路であ
り、順番に並んだ８個のデータの１と２゜３と４，５と
６，７と８番目のデータを入れ換える置換をＰｌ、１と
３，２と４，５と７，６と８番目のデータを入れ換える
置換をＰ２．１と６゜２と６．３と７，４と８番目のデ
ータを入れ換える置換をＰ４、置換Ｐ１を行なった後置
換Ｐ２を行なう合成の置換をＰ３、置換Ｐ１を行なった
後置換Ｐ４を行なう合成の置換をＰ６、置換Ｐ２を行な
った後置換Ｐ４を行なう合成の置換をＰ６、合成置換Ｐ
３を行なった後置換Ｐ４を行なう合成の置換をＰ７、デ
ータの入れ換えを行なわない恒等置換をＰ。で表わした
時、データ置換回路２゜３は外部からの制御信号６０〜
Ｓ２　によりとのＰ。

〜Ｐ７捷でのいずれかの置換を行ないデータ並び換えを
する。第８図体）はデータ置換回路２，３をセルを単位
として表わした詳細図、（ｂ）はセルの詳細図である。

第９図は制御信号Ｓ。−８２とデータ置換回路２，３で
行なわれる置換Ｐｋ　（ｏ≦に≦７）の対応及びＰｋを
施して１から順に８まで並んだデータの並び換えを行な
ったデータを示すデータである。

４．６はメモリ回路１へ入力されるアドレスを切替える
セレクタであり、セレクタ４は行方向或いは列方向から
のデータの取扱いにより、第７図のメモリへのアドレス
値をｖｏ−ｕ。、　Ｖ　１”　ｕ　１゜’／　２　”　
ｕ　２　か、Ｖ○＝習。、ｖｌ−否１．ｖ２−石２か或
いはＶ。＝ｕＣ）＋　ｖ１＝Ｍ１１　ｖ２”ｕ２かに切
替える。第１ｏ図はセレクタ４の詳細図である。

セレクタ５は縮小しての取扱が否かと行方向或いは列方
向からのデータの取扱により、第７図のメモリへのアド
レス値をｙＯ＝ｘＱ、ｚＯ−ｗｏが、ｙｏ−”ｏ＋　ｚ
ｏ−ｗｏか或いはｙ。−”０１ｚＯ−六。

かに切替える。第１１図はスレフタ５の詳細図である。

６は逆７ヤフル回路で、％に縮小して読出した場合に８
個のデータがシャフルされた並びになっており、この並
びを元の並びに変換だめの回路である。逆シャフル回路
６は縮小して読出す時は第１２図に示すように８個のデ
ータを並び換えて出力し、縮小無しで読出す時はその１
まの並びで８個のデータを出力する。第１３図は逆シャ
フル回路６の詳細図である。

８×８ビツトで構成されたサブブロックの行方向の８ビ
ツトのデータは１列目から８列目までのデータが、列方
向の８ビツトのデータは１行目から８行目捷でのデータ
が順に並んでいるとし、捷ずブロック内の行方向からの
データの書込みの場合について説明する。

入力されてくる８ビツトのデータのサブブロックの位置
及びサブブロック内の行に対応してデータ置換回路２で
データの並び換えを行なう。サブブロック（１，１）及
び＜２．２＞のデータに対しては、前述の置換の順番を
Ｐ。から順に並べたＰ　Ｐ　Ｐ　、、、−、、Ｐ７と入
力データのサブＯｌ　１１　２＋ ブロック内での行番号とを順に対応させて入力データが
並び換わるように、サブブロック（１，２＞及び（２，
’１）のデータに対しては、前述の置換をＰ。から順に
並べたＰ。、Ｐｌ、Ｐ２．　・・・、Ｐ７に置換Ｐ１を
施して各置換の順番を並び換えたＰｌ。

Ｐ○・Ｐ３・Ｐ２・Ｐ６・Ｐ４・ｐ７．ｐ６　と入力デ
ータのサブブロック内での行番号とを順に対応させて入
力データが並び換わるようにデータ置換回路２に制御信
号８０〜Ｓ２　を入力する。メモリｍ１からｍ８にはデ
ータ置換回路２で並び換えられたデータ順に記憶する。

メモリに与えるアドレスに関して、総てのメモリに共通
に配線されたアドレス人力ｎ。本はブロックを規定する
ものでブロック内では一定のアドレス値を与える。アド
レス人力ａ。−８２に対する各アドレス値Ｕ。−ｕ２　
はサブブロック内のｉ行目のデータに対してはｕ２　ｕ
ｌ　ｕｏ−１−１（ｕ２　ｕｌ　ｕｏを十進表示）のア
ドレス値を対応させてメモリ回路１へ入力する。−１だ
、各アドレス値Ｖ。−ｖ２　はセレクタ４の制御信号ｔ
。を”　Ｈ”レベルにしてｖ、＝ｕ、（０≦ｊ≦２）を
メモリ回路１へ入力する。

アドレス入力す。に対するアトルス値Ｘ。、アドレス人
力Ｃ８に対するアドレス値ｙ。はサブブロック（１，１
）ではｘｏ−○、ｗＯ＝Ｏ，ザブブロック（１，２）で
はｘＱ−１１ｗＯ−０１ザブブロック＜２．１＞ではｘ
ｏ＝○ｌ”Ｏ二１、サブブロック（２，２）ではｘＯ”
”ｌ　”Ｏ”１を対応させてメモリ回路１へ入力する。

また、アドレス値３’０＋　ｚｏ　はセレクタ５の制御
信号ｔ１を″Ｈ′″レベルにしてｙ。−ｘｏ、ｚ０＝Ｗ
０をメモリ回路１へ入力する。

第１４図は第４図、第５図に示す番号付けされたブロッ
ク内のデータが上記の方法でメモリに記憶された状態を
示す図である。第１４図においてアドレス入力のうち０
０１　ｂｏｌ　ａ２＋　ａｌｌ　ａＯを下位６ビソトと
して記憶される番地を記載している。

列方向からの書込みの場合、入力されてくる８ビツトの
データのサブブロックの位置及びサブブロック内の列に
対応してデータ置換回路２でデータの並び換えを行なう
。列方向からの取扱い時と同様にサブブロック（１，１
）及び＜２．２）のデータに対しては、Ｐｏから順にＰ
。、Ｐｌ、Ｐ２゜・・・・・・、Ｐ７と並べた置換と入
力データのサブブロック内での列番号とを順に対応させ
て入力データが並び換わるように、サブブロックく１，
２〉及び＜２．１＞のデータに対しては、Ｐｌ、Ｐｏ、
Ｐ３゜Ｐ２．Ｐ５．Ｐ４．Ｐ７．Ｐｏの順に並べた置換
と入力データのサブブロック内での列番号とを順に対応
させて入力データが並び換わるようにデータ置換回路２
に制御信号Ｓ。−８２を入力する。メモＩＪ　ｍ　から
ｍ８にはデータ置換回路２で並び換えられたデータ順に
記憶する。

メモリに与えるアドレスに関して、アドレス入力８０〜
ａ２　に対する各アドレス値Ｕ。−ｕ２　はサブブロッ
ク＜、１．１＞及び（２，２）の１列目のデータに対し
てはｕ２　ｕｌ　ｕ０＝ｉ−１（ｕ２ｕ１　ｕｏ　を十
進表示）のアドレス値を対応させてメモリ回路１へ入力
、サブブロック＜’　＋　２＞及びサブブロック＜２．
１＞のデータに対しては、ｕ２　ｕｌ　ｕｏを十進表示
し０から順に並べた０゜１．２．・・・・・・、７に前
述の置換Ｐ１を施して１゜０．３，２，５，４，７．６
の順に並べ換えたアドレス値と入力データのサブブロッ
ク内での列番号とを順に対応させてメモリ回路１へ入力
する。

まだ、各アドレス値Ｖ。−ｖ２　はセレクタ４の制御信
号ｔ。を゛Ｌ″レベルにしてｖ　］　−ｕ　］　（０≦
ｊ≦２）をメモリ回路１へ入力する。他のアドレスは行
方向の場合と同じである。第１５図はサブブロック内の
列番号とそれに対応して各メモリに与えるアドレス値Ｃ
３ｂ０　ａ２　ａｌ　ａ。

（Ｃｏ　ｂｏ　ａ２　ａｌ　ａｏを十進表示）を示す図
である。列方向からの書込みの場合、上記の方法でメモ
リにデータを記憶すると、行方向から書込んだ場合を示
す第１４図と全く同じように、データのメモリへの割り
振り記憶を行なうことが出来る。

次にデータの読出しの場合について説明する。

まず行方向の８ビツトのデータを縮小無しく標準）で読
出す場合、第４図及び第５図に示すブロック内のデータ
は第１４図に示すように記憶されているから、メモリに
与えるアドレスに関して、行方向からの書込みの場合と
同じ方法で与え、メモリｍ１〜ｍ８　からデータを読出
す。

取出されたデータはサブブロック番号とサブブロック内
の行番号に対応してデータの置換が行なわれてデータの
並びが換わっているから、データ置換回路３でもとの並
びに変換する。前述の置換Ｐｋ（ｏ≦に≦７）を行々っ
だデータに対して同じ置換Ｐｋを行なうともとのデータ
の並びに戻る（ｐｋ、”ｋ＝Ｐｏ）　ので、サブブロッ
ク＜１１１＞及び（２，２）のデータに対しては、Ｐｏ
がも順にＰＰＰ　・　・・、Ｐ７と並べた置換と読０’
１５２ν 出しデータのサブブロック内での行番号とを順に対応さ
せてもとのデータの並びに戻るように、ザブブロック（
１，２）及び（２，１）のデータに対しては、Ｐｌ、Ｐ
ｏ、Ｐ３．Ｐ２．Ｐｏ、Ｐ４．Ｐ７゜Ｐｏの順に並べた
置換と読出しデータのサブブロック内での行番号とを順
に対応させてもとのデータの並びに戻るように、データ
置換回路３に制御信号Ｓ。−６２を入力する。逆シャフ
ル回路６はデータ置換回路３からのデータをそのまま出
力する０ 列方向の８ビツトのデータを縮小無しく標準）で読出す
場合、メモリに与えるアドレスに関して、メモリに与え
るアドレスに関して、列方向からの書込みの場合と同じ
方法で与える。メモｌＪｍ１〜ｍ８からデータを読出す
。

取出されたデータはサブブロック番号とサブブロック内
の行番号に対応してデータの置換が行なわれてデータの
並びが換わって、いるから、データ置換回路３でもとの
並びに変換する。前述の置換Ｐｋ　（ｏ≦に≦７）を行
なったデータに対して同じ置換Ｐｋを行なうともとのデ
ータの並びに戻る（Ｐｋ、Ｐｋ＝Ｐｏ）ので、サブブロ
ック＜１１１＞及び＜２１２＞のデータに対しては、Ｐ
ｏから順にＰＰＰ　・・・、Ｐ７と並べた置換と読０’
　１　ツ　２１ 出しデータのザブブロック内での行番号とを順に対応さ
せてもとのデータの並びに戻るように、サブブロック＜
１　＋　２＞及び＜２１１＞のデータに対しては、ｐｌ
、Ｐ６．Ｐ３．Ｐ２．Ｐ、、Ｐ４．Ｐ７゜Ｐ６の順に並
べた置換と読出しデータのザブブロック内での行番号と
を順に対応させてもとのデータの並びに戻るように、デ
ータ置換回路３に制御信号６゜〜Ｓ２　を入力する。逆
シャフル回路６はデータ置換回路３からのデータをその
まま出力する０ ％に縮小した８ビツトの行方向のデータを読出す場合に
ついて述べる。各行の奇数番目のデータを取出すとする
。メモリに与えるアドレスに関して、総てのメモリに共
通に配線されたアドレス人力ｎ０本はブロックを規定す
るものでブロック内では一定のアドレス値を与える。ア
ドレス入力ａ０〜ａ２に対する各アドレス値ｕ０〜ｕ２
　はブロック内のｉ行目　（１≦ｉ≦１６）のデータに
対してはｕ２　ｕｌ　ｕｏ−１゜（ｕ２　ｕｌ　ｕｏを
十進表示、１０はｉ　−１を８で割った余り）のアドレ
ス値を対応させてメモリ回路１へ入力する。まだ、各ア
ドレス値Ｖ。−ｖ２　はセレクタ４０制御信号ｔ０を°
′Ｈ″レベルにしてｖ、＝ｕ、（０≦ｊ≦２）をメモリ
回路１へ入力する。

アドレス人力ｂ０に対するアドレス値Ｘ。、アドレス人
力ｃ０に対するアドレス値ｙ。はブロック内の１〜８行
目までの奇数行のデータを読出す時はｘ　０＝：　Ｏ、
ｗ　０＝　Ｏ、ブロック内の１〜８行目までの偶数行の
データを読出す時はＸ。−１，ｗ。

＝０．ブロック内の９〜１６行目までの奇数行のデータ
を読出す時はＸ。−１，Ｗｏ＝１、ブロック内の９〜１
６行目までの偶数行のデータを読出す時はｘ　−０，ｗ
０＝１を対応させてメモリ回路１へ入力する。また、ア
ドレス値ｙ。ｌｚｏ　はセレクタ５の制御信号ｔ。はセ
レクタ４０制御信号と共通で”　Ｈ”レベルであり、制
御信号ｔ１をｔｌ　Ｌ　＃レベルにしてｙ。−”ｏ’　
”ｏ””ｏ　をメモリ回路１へ入力する。第１６図は各
行の奇数番目のデータを取出し％に縮小した８ビツトの
データを読出す時に各メモリに与えるアドレス値Ｃ８ｂ
　ｏ　ａ　２ａ１　ａｏ　（ＣＯｂｏ　ａ２　ａｌ　ａ
ｏを十進表示）を示す図である。

取出されたデータはブロック内の行番号に対応してデー
タ置換回路３でデータの並び換えを行なう。ブロック内
の１と１０行目は置換Ｐ。、２と９行目は置換Ｐ４．３
と１２行目は置換Ｐ２．４と１１行目は置換Ｐ３．５と
１４行目は置換Ｐ４．６と１３行目は置換Ｐ５．７と１
６行目は置換Ｐ６．８と１５行目は置換Ｐ７を対応する
ようにデータ置換回路３に制御信号８０〜Ｓ２　を入力
する。第１７図は各行の奇数番目のデータを取出し％に
縮小した８ビツトのデータとデータ置換回路３で並び換
えを行なったデータを示す図である。

逆シャフル回路６は制御信号ｔ１がセレクタ５と共通で
、Ｉｔ　Ｌ　ＩＩレベルであり、第１２図に示すように
データの並びを換えて出力する。上記の方法により、逆
ツヤフル回路６より奇数番目を取った８ビツトのデータ
が取出せる。

％に縮小した８ビツトの列方向のデータを読出す場合に
ついて述べる。各列の奇数番目のデータを取出すとする
。メモリに与えるアドレスに関して、総てのメモリに共
通に配線されたアドレス人力ｎ。本はブロックを規定す
るものでブロック内では一定のアドレス値を与える。ア
ドレス人力ａ。

〜ａ２に対する各アドレス値Ｕ。−ｕ２　はブロック内
のｉ列目　（１≦１≦１６）のデータに対してはｕ２ｕ
１ｕｏ−２＊〔（ｉ−１）／２〕（ｕ２ｕ１ｕｏを十進
表示、〔Ａ〕はＡを越えない最大の整数）のアドレス値
を対応させてメモリ回路１へ入力する。また、各アドレ
ス値ｖ０〜ｖ２　はセレクタ４の制御信号ｔ０をＩＩ　
ＨＩＩ　レベル、ｔｌをＩＩ　Ｌ　Ｉ＋レベルにしてｖ
Ｏ−ｕｏ、ｖ１＝百１．ｖ２＝ｉ２をメモリ回路１へ入
力する。

アドレス人力ｂ０に対するアドレス値Ｘ。、アドレス人
力Ｃ８に対するアドレス値ｙ。はブロック内の１〜８列
目までの奇数列のデータを読出す時はＸ。−〇、ｗ０−
０．　ブロック内の１〜８行目までの偶数列のデータを
読出す時はＸ。＝ｏ、Ｗ。

−１、ブロック内の９〜１６列目までの奇数列のデータ
を読出す時はｘ０＝１．Ｗｏ−１、ブロック内の９〜１
６列目までの偶数列のデータを読出す時はｘ　−１，Ｗ
ｏ−０を対応させてメモリ回路１へ入力する。また、ア
ドレス値Ｖ□＋　Ｚｏ　はセレクタ６０制御信号七〇１
　’１はセレクタ４０制御信号と共通で、ｔｏは”　Ｈ
”レベノペ　ｔｌは”　Ｌ　”レベルありｙ。−ｘｏｌ
　ｚＯ−菟。をメモリ回路１へ入力する。第１８図は各
列の奇数番目のデータを取出し％に縮小した８ビツトの
データを読出す時に各メモリに与えるアドレス値Ｃ０ｂ
ｏ　ａ２ａ１　ａｏ　（Ｃｏｂｏ　ａ２　ａｌ　ａｏを
十進表示）を示す図である。

取出されたデータはブロック内の列番号に対応してデー
タ置換回路３でデータの並び換えを行なう。ブロック内
の１と１０列目は置換Ｐ。、２と９列目は置換Ｐ１．３
と１２列目は置換Ｐ２．４と１１列目は置換Ｐ３．５と
１４列目は置換Ｐ４．６と１３列目は置換Ｐ５．７と１
６列目は置換Ｐ６．８と１５列目は置換Ｐ７を対応する
ようにデータ置換回路３に制御信号Ｓ。〜ｓ２　を入力
する。第１９図は各列の奇数番目のデータを取出し％に
縮小した８ビツトのデータとデータ置換回路３で並び換
えを行なったデータを示す図である。

逆シャフル回路６は制御信号ｔ１がセレクタ４と共通で
゛Ｌ″レベルであり、第１２図に示すようにデータの並
びを換えて出力する。上記の方法により、逆シャフル回
路６より奇数番目を取った８ビツトのデータが取出せる
。

前記説明した動作により、行方向からのデータ及び列方
向からのデータの書込み、標準の読出し、％に縮小した
読出しを８ビット並列に行なうことが出来る。

前記説明した実施例では％に縮小時に奇数番目のデータ
を取出しているが偶数番目のデータもメモリ回路１に与
えるアドレスを変更することにより同様に取出すことが
出来る。

全データを行方向からも列方向からも同じ処理速度で高
速に８ビツトずつ書込み読出す際は、全データを行方向
、列方向にそれぞれ１６ビツトずつ１６Ｘ１６ビツトの
ブロックに分割し、各ブロック内で前記実施例で説明し
た動作を行なえばよい０ １／２ｈ（ｈ≧２）に縮小したデータの読出しを行なう
時は前記実施例で説明した動作を拡張することに同様に
行なうことが出来る。

発明の効果 本発明により次のような効果が得られる。

（１）　２１個のメモリｍ１．　ｍ２．・・ｍ２ｎ１の
アドレス人力ａ。、ａｌ、　・ａｎｌ−１のｎ１本に関
しス入力ａｌを共通にしてアドレス値ｕｔが入力、メモ
リｍ　、’　のアドレス人力ａｔを共通に２Ｚ＋　１　
、、−　。

してアドレス値ｖｔが入力されるように配線、アドレス
人力ｂｂ　・・・・・’　ｂｎ２１のｎ２本に０１　１
　＋ ｎ２で割った余り）のアドレス入力ｂｓを共通にしてア
ドレス値ｘ８が入力、“メモリｍｔ＋１２　ｐ−ｑ のアドレス入力ｂ８を共通にしてアドレス値ｙ、ｌｌが
入力されるように配線、アドレス人力Ｃ６，ｃｌ。

・・・、ｃｎ２−１のｎ２本に関しては、メモリｍ２ｔ
＋１．ｐ−２℃−９のアドレス人力ｃｓを共通にしてア
ドレス値ｗｓが入力、メモ’）　ｒｎ２ｔ４−１ｐ−、
のアドレス人力Ｃｓを共通にしてアドレス値ｚ６が入力
されるように配線し、メモリに与えるアドレス値は行方
向からの取扱いか列方向からの取扱いか及び縮小率に応
じてｕｌとｖｔ、ｘｓとｙ６．ｗＳとＺ　ｓ　（○≦Ｌ
≦ｎ１−１．０≦Ｓ≦ｎ２１　）に共通の値を与えるか
反転した値を与えるかの制御を行なうだけでよく、メモ
リのアドレス管理が容易となる。

（２）並列に取扱うデータＮ−２１が増大してもアドレ
ス管理に要する回路規模はｎｌ　（−ｔ０２２Ｎ）に比
例して増加するだけである。

（３）最大の縮小率１／２２が増大してもアドレス管理
に要する回路規模は２ｎ２　に比例して増加するだけで
ある。

（４）データの並び換えを行なう置換Ｐｋ　（０≦に≦
ｎ１−旬の逆置換がＰｋであるので書込み時と読出し時
のデータ置換回路の共用化を計ることが出来る。

【図面の簡単な説明】

第１図は番号付けを行なった１　６Ｘ１６ビツトのデー
タを示す図、第２図は従来のデータのメモリへの割り振
りを示す図、第３図は従来のデータの割り振りにおける
列方向での取扱い時に各メモリに与えるアドレス値を示
す図、第４図は１ブロツク１６Ｘ１６ビツトで構成され
たデータをサブブロック分けし、各ザブブロックに番号
付けを行なった図、第５図はサブブロック内のデータに
番号付けを行なった図、第６図は本発明の一実施例にお
けるデータ記憶装置のブロック爾、第７図は第６図にお
けるメモリ回路の詳細図、第８図は同データ置換回路の
詳細図、第９図は同制御信号ＳＯ”Ｓ２と置換ｐｋ　（
ｏ≦に≦７）の対応及びＰｋを施して並び換えを行なっ
たデータを示す図、第１０図は同セレクタ４の詳細図、
第１１図は同セレクタ６の詳細図、第１２図は逆シャフ
ルを行なったデータを示す図、第１３図は逆シャフル回
路の詳細図、第１４図は本発明におけるブロック内のデ
ータのメモリへの割り振りを示す図、第１５図は列方向
での取扱い時に各メモリに与えるアドレス値を示す図、
第１６図は％に縮小して行方向のデータを読出す時に各
メモリに与えるアドレス値を示す図、第１７図は％に縮
小して行方向に読出したデータとデータ置換回路で並び
換えを行なったデータを示す図、第１８図は各列の奇数
番目のデータを取り出し％に縮小した８ビツトのデータ
を読み出す時に各メモリに与えるアドレス値を示す図、
第１９図は各列の奇数番目のデータを取り出し％に縮小
した８ビツトのデータとデータ置換回路３で並び換えを
行なったデータを示す図、である。 １　・・メモリ回路、２，３・・　データ置換回路、４
．５・・・・セレクタ、６　・・・・逆シャフル回路。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図 ’１１．　ｍｅ　？＞ｌ　ｍｒａ　７７′）、５　？ｎ
ｌ　７ｎ’７　炉ｌ第１ 第９図 ｓ、ｓ、ｓ。　［ＩＴう］】】［＝Ｔ）］＝ａ　（ｔ　
ビｅｎｙす）ｏｏｏ　ｆＪｋＰｏ　ｚａａｓｔｙｅ ｏ　０　ノ　、、　Ｐ、　７／ｄ３１６８７１０１０　
ｈ　Ｐ２　Ｗ丁【面７口 ｏｔｌ　ｋ　Ｐ３　Ｑゴ■丁モ■口 Ｉθθ　”　Ｐ４　６　７＋５’／２Ｊ目ｔ０ｒ　、、
Ｐ、区瓦互工「扉口 １／θ　・　ｒｔ　Ｃ可■不肩「口 ｌ　ｌ　）　″　Ｐｇ　３７１６４３２／１第１１図 第１２図 第１３図　第１４ ？ｎｔ　ｍｘ　ｍｙ　？ｎ４　ｍ６　７ｎ６　ｍり　７
ｎｌｌ第１４図（１） 第１５図 第１６図 顎１　＝ｔ　４　と１・１へ１・１　鵡１図　−−”’
　％　ｅｙ−ミ　≧　柔

Claims (1)

1. 【特許請求の範囲】 ２ｎ１個ノテータノ総テノ２ｔ＋１・ｉ−２′！−ｊ番
   目ノデータと２′＋１・ｉ−ｊ番目のデータを入れ換え
   る置換をｐ、、相異なる置換Ｐ２ｔ′ｆ：引続き行なっ
   て得られる合成の置換をＰｍ及びデータの入れ換えを行
   なわない恒等置換をＰ。とじた時に得られる総ての置換
   Ｐｋ　を置換集合の要素とした時、行方向、列方向にそ
   れぞれ２１２ビツトで構成されたブロック内におけるデ
   ータを行方向、列方向にそれぞれ２１ビツトごとに区切
   り、２　’Ｘ２　’　ビットのデータで一つのサブブロ
   ックを構成し、サブブロック内における行方向（或いは
   列方向）の２１ビツトの入力データに対してサブブロッ
   クがブロック内で占める位置に対応させて、前記置換集
   合の要素をＰ。から順に並べたＰ。、ｐｌ、ｐ２．・　
   ・・。 Ｐ２ｎ１−１に前記手法の置換Ｐｋの一つを施して各置
   換の順番を定め、順番が定められた置換と前記入力デー
   タのサブブロック内での行（列）番号とを順に対応させ
   て入力データの並び換えを行なう手段と、前記並び換え
   を行なった入力データを記憶する独立に動作可能な２１
   個のメモリｍ１．　ｒ１１２　＋・・・ｍｎ　を有し、
   前記２１個の各メモリのアト２ル ス入力ａ。、ａｌ、・・・・＋　ａｎｌ−１のｎｌ　本
   に関しては・メモリｍ２ｔ・・　１−２ｔ−ｊのアドレ
   ス人力３”ｔを共通にしてアドレス値ＩＸ１が入力、メ
   モリｍ２）−＋　＋　、　、−、のアドレス入力ａｔを
   共通にしてアドレス値Ｖえが入力されるように配線、ア
   ドレス入力す。、　ｂｌ、、−・、ｂｎ２−１のｎ２本
   に関してｉｄ、メモリｍ２．＋１、ｐ−２−ｑのアドレ
   ス人力す、を共通にしてアドレス値・６が入力、メモＩ
   Ｊｍ、、・・、ｐ−９のアドレス入力ｂｓ　を共通にし
   てアドレス値ｙｓが入力されるように配線、アドレス人
   力Ｃ０ＩＣ１’・・・・・・＋　Ｃｎ２−１のｎ２本に
   関しては、メモリｍｔ＋、ｔ　のアドレス人力Ｃｓ　を
   共通にして２　・ｐ−２−ｑ のア アドレス値Ｗｓ　が入力、メモリｍ２ｔ＋、　、　ｐ−
   ｑドレス人力Ｃ８を共通にしてアドレス値Ｚｓ　が入力
   されるように配線した回路と、前記アドレス値ｕｔ　と
   Ｖｔは前記ブロック内における行方向（列方向）からの
   データの書込み読出しの時は総てのｕｔとＶｔをｖｔ＝
   石えに設定しデータ位置に応じた値を入力、列方向°（
   行方向）からのデータの書込み読出しの時は縮小率１／
   ２　に応じて一部のｕｔとＶＡをＶｔ−ｕ　を或いはＶ
   Ｚ＝ｕ　Ｚに、残シのｕｔと’ＶＺをｖｔ＝ｕｔ　に設
   定しデータ位置に応じた値を入力する手段と、前記アド
   レス値ｘ、、ｙ、、ｗｓ。 ｚ８は書込み或いは読出し時のデータ位置と読出し時の
   縮小率１／２ｈに応じた値を入力する手段と、読出され
   た前記ブロック内の行方向く或いは列方向）の２１ビツ
   トのデータに対してブロック内での行（列）番号に対応
   させて前記置換Ｐｋの一つを施してデータの並び換えを
   行なう手段と、縮小時においてシャフルされているデー
   タを元に復元する手段とを具備し、ブロック内の行方向
   及び列方向の２１ビツトのデータの書込み、縮小率１／
   ２ｈでのブロック内の行方向及び列方向の２１ビツトの
   データの読出しが２１ビツト並列に行ない得ることを特
   徴とするデータ記憶装置。 ただし、 ｎｌ、　ｎ２≧１ ０≦ｔ≦ｎ１−１ １≦、≦２ｎ、−ｔ−７ Ｏ≦ｊ≦２ｔ−１ ｍ＝１１＋Ｚ２１−・・＋Ａｋ Ｏ≦に≦２１−１ ０≦Ｓ≦ｎ２−１ ２−ｊ−ｔ １≦ｐ≦２　（ｔはＳをｎ２　で割った余り）○≦ｑ≦
   ２−１ １≦ｈ≦ｎ２ とする。