JPS62988A

JPS62988A - 画像デ−タの表示方法

Info

Publication number: JPS62988A
Application number: JP60036275A
Authority: JP
Inventors: 来栖　宏; 藤井　徳三
Original assignee: Dainippon Screen Manufacturing Co Ltd
Current assignee: Dainippon Screen Manufacturing Co Ltd
Priority date: 1985-02-27
Filing date: 1985-02-27
Publication date: 1987-01-06
Also published as: EP0196733A3; EP0196733A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像処理システムに係り、特に、画像メモリ
に記憶させた画像データを、ＣＲＴ、液晶。

プラズマ表示等のモニタに表示する場合の表示方法に関
する６（背　景）画像処理装置において、処理すべき画像の情報旦が、画
像を表示するモニタのピクセル数（画素数）より多く、
これに対応できるように、モニタのピクセル数よりサイ
ズの大きい表示用の画像メモリを持つ場合がある。

例えば、モニタのピクセル数の４倍サイズの表示用メモ
リを持ち、通常は、このメモリの１７４の領域だけを表
示させ、種々の処理を行うようにしている。この処理に
は、１両面では済むものもあれば、全体像にわたるもの
もある。

後者の場合、一般には、アドレスを変えて、部分像を順
次に表示するが、全体像が一度につかめないため、的確
な処理を施せないこともある。そこで、画像処理を迅速
かつ正確に行なえるように、表示用メモリ上の画像を縮
小してモニタに表示し、−目で全体像を把握できるよう
にすることが望ましい。

（従来の技術）メモリに通常表示又は通常複製できるように記憶された
画像データから、縮小画像モニタに表示する単純な手段
は、メモリの読み出しアドレスを間引くことである。

しかし、モニタ表示に用いるメモリは、１つの画素デー
タのモニタ表示の時間タイミングｔに対し、メモリ素子
のアクセスタイムＴが長い出とから、ｔＸＮ≧Ｔとなる
並列数Ｎを求め、時系列順のＮ個の画素データを、Ｎ個
の表示用メモリに並列に書き込み、Ｎ個の表示用メモリ
から、Ｎ個の画素データを並列に読み出して、それをＬ
ｘＮ時間内で、もとの時系列順に直列に組みたて１通常
画像表示としてモニタに供給するようにしている。

原画の１７２の縮小画像を、モニタ表示として得るため
には、第２図に斜線で示すように、水平方向に１画素お
きにデータを間引く必要がある。この間引き処理を行う
のに、２つの手法が提案されている。

その第１は、アクセスタイムの短い表示用メモリを、通
常の読み出し周期の１／２周期でアクセスし、１周期２
Ｎ画素分のデータを読み出し、並・直変換（パラレル／
シリアル変換；以下Ｐ／Ｓ変換と略記する。）の時に、
１つおきで、１周期について。

８画素分のデータとなるよう、不要のデータを間引く方
法である。

第２は、同一の画像データを同一の番地に記憶する２つ
の表示用メモリを備え、一方のメモリから、例えばアド
レスのＬ　Ｓ　Ｂ　（Ｏ下位ビット）「０」として読み
出すと同時に、その次のアドレス（例えばアドレスのＬ
　Ｓ　Ｂを１”としたアドレス）で、他方のメモリから
読み出し、読み出された２Ｎ画素分のデータを、　Ｐ／
Ｓ変換時に８画素分のデータとなるよう、不要のデータ
を間引くという方法である。

（発明が解決しようとする問題点）しかし、第１の方法は、アクセスタイムの短いメモリ素
子を必要とし、その装置は高価なものとなる。

第２の方法も、複数台の表示用メモリを備える必要があ
り、極めて不経済である。さらに、１／４の縮小画像、
１／８の縮小画像を得るためには、１／２の縮小画像を
得る以上に不経済なものとなる。

（発明の目的）よって本発明は、アクセスタイムの短いメモリ素子を必
要とせず、また余分な表示用メモリを必要としないで、
七二タ上に原画に忠実な縮小画像を得ること、換言すれ
ば通常表示する従来の表示用メモリを使って、原画に忠
実な縮小画像を得ることを主たる目的とする。

（問題点を解決するための手段）問題点を解決するため１本発明では、画素メモリを構成
すると個のメモリ素子に、Ｏから順次に２ｍ−１まで番
号づけした各メモリ素子の同一番地に。

画像を構成する時系列順の一群の画素データ２ｍ個毎に
、画素データを画素メモリに書き込み、モニタ表示する
時には、書き込んだ画素データを１画素メモリから並列
に読み出し、時系列順に並べかえる場合において、直列
／並列変換してからの書き込時、読み出してからの並列
／直列変換時に、画素メモリーこ与える番地、直列／並
列変換と並列／直列変換を制御することによって、画素
データ順の表示、又は縮小表示を行わせることを基本と
している。

メモリにデータを書き込む場合、従来は、前記メミリ素
子（２ｍ個）の同一番地には、メモリ素子番号順に、時
系列画素データ（２ｍ個）が画素データ順に書き込まれ
ていたが、本発明では、そのメモリ素子をアクセスする
番地の違いによって、メモリ番号と時系列画素データの
順序との対応を変更して書き込む、これは５画：Ｍ縮小
読み出し時に、縮小率に応じて間引かれた２個の画素デ
ータを一群として読み出すため、単純に１時系列順でメ
モリ番号順に書き込んだのでは、２ｍ個のメモリ素子か
ら１回の並列読み出し時に必要なデータ２個が得られな
いという状態が起こるからである。

上記のようにしてメモリ素子に書き込まれたデータを１
通常表示を行うことも、また縮小表示を行うこともでき
るよう１通常表示又は縮小表示のために、読み出すには
２ｍ個のメモリ素子から、１回の並列読み出しによって
必要とする２ｍ個のデータが得られるよう、メモリ素子
各々に独立のアドレスを与えてアクセスし、縮小表示に
際して、間引いた時に必要なデータの格納されている番
地を、それぞれ同時並列に読み出して、この読み出され
た２ｍ個のデータを１時系列順序に並び換えて表示する
。

通常表示と１／２縮小表示の場合を例にとって、より具
体的に述べると、メモリ素子のアドレスに＝０．１，２
．３・・に対し、第（２ｋ）画素データ群の２ｍ個の画
素データを、メモリ素子の第（２ｋ）番地（偶数番地）
に、画素データ順をメモリ素子の番号順に書き込み、第
（２に＋１）画素データ群の２′個の画素データを、メ
モリ素子の第（２に＋１）番地（奇数番地）に１画素デ
ータ順をメモリ素子の番号で、１、○＋３＋２＋・・・
、　２ｍ−］、　２ｍ−２の順に暑き込む。

次に、通常表示で画素データを読み出すときは、第（２
ｋ）番地から読み出される画素データは、メモリ素子番
号順にモニタ側に出力し、第（２に＋１）番地から読み
出される画素データは、メモリ素子の番号で１．０，３
，２．・・・、　２ｍ−１，２ｍ″−２の順にモニタ側
に出力する。

１／２縮小表示で画素データを読み出すときは、メモリ
素子に与える垂直番地及び水平番地を通常表示の２倍に
し、偶数の水平番地で、偶数記号のメモリ素子から画素
データを読み出すと同時に。

もう１系統の独立のアドレスラインを介して、先の偶数
の水平番地に１を加えた水平番地で奇数番号のメモリ素
子から画素データを読み出す。

そして、読み出されたと個の画素データを、メモリ素子
を選択するｍビットの番地データを制御して１時系列順
に組み立て、モニタ側に出力するものである。

一般に、１個のメモリ素子を用いて、単純に画像データ
を、画像歪を発生せずに、間引くだけで得られる画像の
最も小さな縮小率は、１／２ｍである。

この場合、通常表示、１／２縮小表示、１／４縮小表示
、・・・１７２ｍ縮／ＪＳ表示が任意に選べるようにす
る。

２°個のメモリ素子に画像データを記憶させる順は、メ
モリ素子の最下位アドレス２°に対して（アドレスＯか
らアドレス２ｍ″に対して）、アドレスＯには単に画素
データ順に、メモリ素子番号順に記憶させ、アドレス１
には、画素データを画素データ順を１つシフトさせて、
メモリ素子番号順に記憶させてゆく、１つシフトさせる
ことにより、はみ出た画像データは、１つシフトさせた
ことにより、空くメモリ素子番号に入れる。このように
して、アドレス２ｍ−１迄順に１つシフトさせて記憶さ
せる。

上記のように記憶させることによって５間引きした画像
データを読み出せることになる。

読み出す順は１通常表示では、読み出した画素データと
個を、メモリ素子の最下位アドレスとに応じて、画像デ
ータ順になるように並び変え、１／２縮小表示では、水
平番地、垂直番地を通常表示の２倍にし、独立のアドレ
スラインを介して、メモリ素子の偶数番めは、ｆｋ下位
アドレス２ｋ（ｋ＝０．ｌ、２．−・−７２）を与えて
、画素データを読み出し、奇数呑めは、最下位アドレス
２に−１を与えて１画素データを読み出し、合計２個を
画素データ順に並びかえる。

一般に２ｍ７２°（ｎ＝１＋２．・ｍ）縮小表示では、
水平番地垂直番地を通常表示の２倍し、メモリ素子番号
２ｎ毎に、独立のアドレスラインを介して、メモリ素子
グループに分け、アドレス最下位２ｎ毎に、メモリ素子
グループ内のメモリ素子の０番目については、アドレス
０で読み出した画素データを、メモリ素子の１番目につ
いては、アドレスで読み出した画素データを、メモリ素
子に番目にっいては、アドレスにで読み出した画素デー
タを、合計２ｍ個読み出し、画素データ順に並びかえる
のである。

（作　用）下位アドレス２ｍの値に応じて、画素データの記憶順序
を変更する方法、表示目的（通常表示・縮小表示）、下
位アドレスどに応じて、画素メモリ毎にアクセスするア
ドレスを変えて２画素データを読み出す方法、目的に応
じた画素順データに並びかえる方法により、適宜の順次
の画素データが選ばれて通常表示又は縮小表示が行わｎ
る。

（実施例）以下、本発明を１／２縮小表示、通常表示の場合につい
ての実施例に基づいて、より具体的に説明する。

実施例は、第３図に示すように、水平×垂直の寸法が、
２０４８　ｘ　２０４８の表示用メモリ（１）を備え、
１０２４　Ｘ　１０２４の画面寸法をもつＣＲＴモニタ
（２）に開示する場合である０通常は、画面寸法と等し
い１０２４ｘ　１０２４のひとまわりのメモリ領域（１
ｎ）を表示する。

表示用メモリ（１）に収容される画像データは。

例えば、第４図に示すように１時系列順に、○から２２
２２−１まで番号付けられて４Ｍ個の画素データからな
るものとする。

カラー製版用システムに用いられるカラー画像表示の場
合には、全情報員は、４ＭＸ１バイトＸ色数であるが、
ここではＦＦｕ４を表現する深さ方向の１バイト及び色
数の情報は示さず、以下の説明では省略する。

第４図では、４Ｍ個の画素データを、時系列順の群番号
と、群内の時系列順の画素位置番号で表現している。

例えば、左上隅の１６個のく２ｍ・・・２’　＝　１６
）の画素データは、第０群の画素位置番号０，１，２．
・・・９゜Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆの１６個のデータを
示している。右下隅のデータ群は、第１２ｍ群の時系列
順の１６個の画素データを示している。最終のデータで
ある右下隅のものは、第（２ｍ１）群の番号ＯからＦま
での画素データを示している。

以下１画素データを示すときは、群番号０〜（２ｍ８＋
）と９画素位置番号０−Ｆの２つの組合せで表現する。

この第０群から第（２ｍ−１）群までの画像データは、
水平方向に１２８群（１２８Ｘ１６＝２０４８）−垂直
方向に２０４８群に区分して１表示メモリ（１）のサイ
ズ（第３図）に対応づけている。

表示メモリ（１）の具体的な構成は、第５図に示すよう
に、１６個の２５５ＫＸ１ピントのメモリ素子（Ｍ）。

・・・、（Ｍ）を並列に配置し、メモリブロック（ＭＢ
）を構成して、このメモリブロック（ＭＢ）を、１ピン
ト×４にとして使用している。

各メモリ素子（Ｍ）には、予め、メモリ素子番号０．１
，２．・・・、Ｅ、Ｆが付与されている。以下。

各メモリ素子を、この番号で区別して指称する。

各メモリ素子（Ｍ）は、０から（１２ｍ’−１）までの
番地をもち、時系列順の画像データが、仮にこの番地類
に収容されるとすれば、第４図の画像データ構成に対応
づけると、第ｎ群の１６個の画素データは、各メモリ素
子（Ｍ）の同一番地、すなわち第ｎ番地に収容される。

第１図は、４Ｍ画像を、Ｉ　Ｍ　（１０２４Ｘ　１０２
４）に縮小可能な表示システムの概略ブロック図登示す
。

回路ブロック（３）、（４）、（５）、（６）、（７）
、（８）は、マイクロプロセサ（９）からの信号で制御
される。

垂直アドレス発生回路（３）は、ＣＲＴ　（２）の水平
周廣期信号にも同期して、０＋αから１０２３＋α（αは
ＣＰ　ＴＪ　（９）により設定される定数で、垂直方向
のシフト値を表わす０〜１０２４までの整数でであり。

１／２ＪＲ小表示のときには、０が設定される）までの
アドレスを発生する。

水平アドレス発生回路（４）は、１水平開期信号の期間
に、０＋βから、１０２３＋β（βはＣＰ　Ｕ　（９）
により設定される定数で、水平方向のシフト値を表わす
０〜１０２４までの整数であり、１／２縮小表示のとき
には０が設定される）までのアドレスを発生する。

表示メモリ書込み回路（５）は、書き込み時、表示用メ
モリ（１）に、メモリ素子選択用の４ビツトのアドレス
信号を供給する。ディスク（１０）に格納されている画
像データは、表示メモリ書込み回路（５）を通して、表
示用メモリ（１）に書き込まれる。回Ｘ（６）、（７）
は、マイクロプロセサ（９）から、縮小表示を示す制御
信号が与えられたときにのみ能動化する。

回路（６）は、垂直アドレス発生回路（３）で発生した
垂直アドレスを２倍する１回路（７）は水平アドレス発
生回路（４）で発生した水平アドレスの上位７ビツト分
を２倍する。

Ｐ／Ｓ変換制御回路（８）は、水平アドレス発生回路（
４）から供給される下位４ビツトのアドレス信号に基づ
いて１表示メモリ（１）後段のＰ／Ｓ変換回路（１１）
を制御する。このＰ／Ｓ変換制御回路（８）は、マイク
ロプロセサ（９）からの制御信号に応じて、通常表示と
縮小表示に対応する異なる２つの態様で動作する。

表示用メモリ（１）の書き込まれた画像データは、垂直
アドレス発生回路（３）からの１１ビツトの垂直アドレ
スと、水平アドレス発生回路（４）からの上位７ビツト
の水平アドレスからなる合計１８ビツトでアクセスされ
る。

この１８ビツトのアドレスは、第５図に示した各メモリ
素子（Ｍ）に与えられ、すべてのメモリ素子（Ｍ）から
、１画素分のデータが読み出される。読み出しく周期）
は、　３２０ｎｓ　（メモリ素子のアクセスタイムは３
２０ｎｓ以下）毎に行なわれる。

表示用メモリ（］）から読み出された並列の１６画素デ
ータは、Ｐ／Ｓ変換回路（１１）において、２０ｎｓの
クロックで直列に変換される。直列の画素データは、Ｄ
／＾変換回路（１２）でアナログ信号に変換され、ＣＲ
Ｔ（２）に１画１２０ｎｓで表示される。

書き込み時のアドレス制御方法髪、第６図、第７図に基
いて、説明する。

各メモリ素子（Ｍ）は、１１ビツトの垂直アドレスＶａ
ｄｄ　Ｏ〜１０と、水平アドレスＨａｄｄ　Ｏ＝　１０
のうちの上位７ビント１ｌａｄｄ４〜１０とを合せた。

１８ビツトのメモリ素子アドレスＭａｄｄでアクセスさ
れる。下位４ビツトＨａｄｄ　Ｏ〜３は、メモリ素子（
Ｍ）内の番地をアクセス（チップセレクト）するのに使
われる。

このアドレスＭａｄｄが偶数のとき（Ｈａｄｄ　４　＝
　Ｏ）は、時系列順次の１６個から成る１群の画素デー
タを。

メモリ素子番号で０．１，２，３．・・・、Ｅ、Ｆの順
に１画素分ずつ番き込む０例えば、第０群の画素データ
であれば、その１番目の画素データ（０，０）（０群の
画素位置番号）が、メモリ（Ｍ−０）のＯ番地に書き込
まれ、２番目の（ｏ、ｉ）は、メモリ素子（Ｍ　−１）
の０番地に書き込まれる。

メモリ素子に与えるアドレスＭａｄｄが奇数のときには
、（）Ｈａｄｄ４　＝　１　）、　１６個から成る１群
の画素データを時系列順に、メモリ素子番号で、１，０
゜３．２，５，４．・・・、Ｆ、Ｅの順に書き込んでゆ
く。

例えば、第１１群の画素データであれば画素データ（１
，０）は、メモリ素子（Ｍ−０）の１番地に書き込むの
でなく、メモリ素子（Ｍ−１）の１番地に書き、画素デ
ータ（１，１）が、メモリ素子（Ｍ　−０）の１番地に
書き込まれる。

この書き込み制御は、第６図に示すように、従来の水平
アドレスのＬＳＢに替えて、水平アドレスのＬＳＢ　（
＝　１ｌａｄｄ　Ｏ）とメモリ素子アドレスＭａｄｄの
ＬＳＢ（＝　Ｈａｄｄ　４　）を入力とする排他論理和
回路（１３）の出力、　ＨａｄｄＯ’　を用いて行う。

４人力１６出力のデコーダ（１４）は、１ｌａｄｄ　Ｏ
’　、Ｈａｄｄｌ　、　Ｉ（ａｄｄ２　、　Ｈａｄｄ３
から、メモリ素子（Ｍ−０）、（Ｍ−１）、・・、　（
Ｍ　−Ｆ）のそれぞれのチップセレクト信号Ｃ５Ｏ，Ｃ
５Ｉ、　−、Ｃ５Ｆを作るが、　Ｈａｄｄ４　＝　Ｏで
あれば、　１ｌａｄｄ　Ｏ＝　Ｈａｄｄ　Ｏ’であり、
　ｃｓｏ、　ｃｓｉ、　・、　ｃｓＦの順にアクティブ
となる。逆にＨａｄｄ４＝１であれれば、π羽〕＝　Ｈ
ａ　ｄ　ｄ　Ｏ’　となって、　Ｃ５Ｉ、　Ｃ５Ｏ，Ｃ
５３、・・・、　Ｃ５Ｆ、　Ｃ５Ｅの順にアクティブと
なる。

このようにして、各メモリ素子に書き込まれた画素デー
タの様子を、第７図（Ｂ）に図解して示す。

画素データの発生タイミングが早いとき（例えば２０ｎ
ｓ）は、ランチ回路を設け、セレクト信号（Ｃ３Ｏ，Ｃ
５Ｉ、・・・、　Ｃ３Ｆ）によりラッチした画像データ
を、メモリ素子に書き込み周期（３２０ｎｓ）毎に、１
６個の画素データの並列書き込みを行えばよい。

こうして、４Ｍ画素分の表示用メモリに書き込み、読み
出して通常（４Ｍ画素のうち１Ｍ画素を表示する。）す
るには、画像データの順序を、読み出しアドレスＨａｄ
ｄ４が偶数のときには順序通りとし、奇数のときは入れ
替える。

読み出して１７２縮小表示するには、通常表示における
α、βを０とし、Ｈａｄｄ上位７ビツト、Ｖａｄｄ１１
ビットのアドレスを２倍し、偶数番号のメモリ素子（Ｍ
−０）、（Ｍ−２）、（Ｍ−４）、・・・、　（Ｍ　−
Ｅ）に対して偶数番地だけを読み出し、これと同時に、
奇数番号のメモリ素子（Ｍ−１）、（Ｍ−３）、・・・
、　（Ｍ　−Ｆ）に対しては、上記偶数番地に１を加え
た番地で読み出す。

第７図（８）では読み出される画素データをＯで囲い、
メモリ番地との関係を示している。

ここに１通常表示におけるアドレスを２倍したものとは
、第１図にも示したようにα、βを０として素子のアド
レスである水平アドレスの上位７ビツトと垂直アドレス
の１１ビツトを、それぞれ２倍したもののことである。

通常の（０，０）画素データから表示する場合では、表
示すイズが１０２４　Ｘ　１０２４であるので、アドレ
スは１０ビツトＸＩＯビツトで済み、水平、垂直アドレ
スの両者とも、α、βがＯのときは、最上位ビットは常
にＯとなっている。したがって、この（’ｏ、ｏ）デー
タからの表示用アドレスを２倍しても、オーバーフロー
はなく、合計１８ビツトのアドレスで各メモリ素子をア
クセスすることに変りはない。

上記制御を行う回路例を第８図に示す。

図示のように、偶数番号のメモリ素子（Ｍ　−０）　。

（Ｍ−２）、（Ｍ−４）、・・・、　（Ｍ　−Ｅ）に至
るアドレスライン（１５）と、奇数番号のメモリ素子（
Ｍ−１）、（Ｍ−３）、・・・（Ｍ−Ｆ）に至るアドレ
スライン（１６）の２系統を備え。

偶数番地に１を加える動作を、排他論理和回路（１７）
で行っている。

すなわち、通常／縮小表示切り換え信号Ｅχが１（ハイ
レベル信号ｒＨＪに対応）にされると、ゲート回路（１
８）を介して、α、βがＯとなったアドレスを２倍した
アドレスが、アドレスライン（１５）を通って偶数番号
のメモリ素子に与えられ、同時に、Ｈａｄｄ　４を反転
したＲＴａＴａ−を最下位ビットとした＋１の奇数のア
ドレス信号がアドレスライン（１６）を通して奇数番号
のメモリ素子に与えられる。

各メモリ素子からデータＤＯ〜ＤＦが、読み出し周期（
３２０ｎｓ）毎に同時に読み出され、ラッチ（２６）を
介してセレクタ（２５）に与えられる。

例えば、２倍アドレスのＨａｄｄ　４がＯ＃地とすると
、偶数番号のメモリ素子からはＤｏ、　Ｄ２．Ｄ４．・
・・に（０，０）、（０，２）、（０，４）・・・のデ
ータが、他方、奇数番号のメモリ素子からは、Ｄｉ、　
Ｄ３．　Ｄ５．・・・に（１゜０）、（１，２）、（１
，４）・・・のデータが読み出される（第９図（＾））
。

この読み出された１つ飛びのデータＤは、表示時系列順
には整っていない、そこで、　Ｐ／Ｓ変換時に、水平ア
ドレスの下位４ビツトの信号を制御することで、第９図
（Ｂ）に示される順序圧しい表示データを得るようにし
ている。

すなわち、第８図に示すように、Ｉ６の出力データＤＯ
−ＯＦから、１つのデータを選択するセレクタ（２５）
を使用し、４ビツトのセレクト信号を、下位からＨａｄ
ｄ　Ｏ、Ｈａｄｄ　１　、　Ｈａｄｄ　２　、　Ｈａｄ
ｄ　３とするかわりに、セレクタ（２ｍ）　〜（２４）
で切換えて、Ｈａｄｄ　３　。

Ｈａｄｄ　Ｏ、Ｈａｄｄ　１　、　Ｈａｄｄ　２として
出力データを元の時系列順に配列するようにしている。

このセレクト信号は、　Ｐｕｓ変換制御回路（８）から
与える。

通常／縮小切り換え信号ＥＸが、「Ｈ」にされると、制
御人力ＢがｒＨＪとなり、４入力択一セレクタ（２ｍ）
、　（２２）　、　（２３）　、　（２４）の入力２又
は入力３が選択される。Ｈａｄｄ３をＬＳＢに、　Ｈａ
ｄｄ　Ｏ、Ｈａｄｄ　１　、　Ｈａｄｄ２が、それぞれ
のセレクタ（２ｍ）　、　（２２）　、　（２３）　、
　（２４）から出力される。

４Ｍのメモリ領域の任意のＩＭを読み出す通常表示の場
合は、通常／縮小切り換え信号ＥＸがロウレベル信号「
Ｌ」にされる。

信号ＥＸにより、ゲート回路（１８）は閉じ、ゲート回
路（１９）が開く、垂直、水平アドレスとも１ずつ歩進
する通常の素子アドレスが、ゲート回路（１９）を介し
、同一のアドレス信号として、アドレスライン（１ｓ）
　、　０６）を通り、すべてのメモリ素子に同時に入力
される。

ところで、縮小表示を予定して、画素データの書き込み
時に偶数番地と奇数番地で異なる書き込み方をした。

そこで、セレクタ（２５）に与えるセレクト信号を、素
子アドレスの水平アドレスの最下位ビットＨａｄｄ第７
図（Ｃ）を参照して、画素データを書き込む順序を説明
する。

１／１６縮小表示においては、１６のメモリ素子から１
６個毎の画素データが読み出せるためには、メモリ素子
番号０からは、メモリ素子最下位アドレス（Ｈａｄｄ４
〜７）のＯ番地に第０群の０番の画素データが、・・メ
モリ素子番号のｎからは、メモリ素子最下位アドレスの
ｎ番地に第ｎ群の０番のデータが、・・・読み出せなけ
ればならない、これにより、第７図（Ｃ）に座標（０，
０）から（Ｆ、Ｆ）にかけて、各群の０番の画素データ
を斜め下方４５°に、各群の０番の画素データを書き込
む。

次に、１７８縮小表示については、１６個のメモリ素子
から、８個毎の画素データが読み出させるためには、メ
モリ素子番号Ｏ〜７には、１７１６縮小表示のときに各
群の０番の画素データが書き込まれているから、メモリ
素子番号８〜Ｆに、各群の８番のデータを書き込む、メ
モリ素子最下位アドレスＯについては、画素データを画
素データ順にメモリ素子番号順に入れるとすると、１７
１６縮少表示の４で制御するようにしている。

すなわち、セレクタ（２ｍ）、（２２）、（２３）、（
２４）の制御人力ＢはｒＬＪであるから、入ｈＯまたは
１が選択されるが、　Ｈａｄｄ４が入力される制御入力
Ａに応じて、入力０と入力１のいずれかが選択される。

偶数番地のときには、Ｈａｄｄ　４　＝　Ｏで入力Ｏが
選ばれ、ｌ＋ａｄｄｏがＬＳＢとなる。奇数番地のとき
には。

Ｈａｄｄ４　＝　１で、入力１が選ばれ、ＬＳＢは石刀
）となる。

これにより、セレクタ（２５）においては、偶数番地の
とき、ＤＯ，ＤＩ、・・・、　ＤＦの順となり、奇数番
地のときには、Ｄｉ、　Ｄｏ、　Ｄ３．　Ｄ２．・・・
、　ＤＦ、　ＤＥの順となる。　ＥＸＯＲ回路（１７）
とセレクタ（２５）は、第１図におけるＰ／Ｓ変換（１
１）の働きをしている。この読み出しとＰ／Ｓ変換の様
子を第１０図に示す。

以上の実施例は、１／２縮小表示の場合であるが。

同様な方法で、　１／２’の縮小表示も可能である。

メモリ素子の数が２ｍあるときは通常表示、１／２縮小
表示、・・・、　１／２ｍ縮小表示できることは先に述
べた。実施例としてメモリ素子数１６の場合を説明する
。

説明と同様に、各群の８番の画素データを、斜め下方４
５°に各群の８番の画素データを書き込む。

１／４縮小、ｌ／２縮小表示も、同様に考察して、第７
図（Ｃ）が描ける。

第１１図に書き込み回路例、第１２図、第１３図、第１
４図に読み出し回路例を示す。

第１１図の書き込み回路例について説明する。

第６図と異るのは（排他論理和）ＥＸ−ＯＲ回路（１３
）の代わりに、加算器（３１）を設けたことである。

水平方向アドレス（Ｈａｄｄ　Ｏ〜３）でメモリ素子番
号を選択し、メモリ素子最下位アドレス（Ｈａｄｄ４〜
７）で書き込み時の画素データ順とメモリ素子番号順の
シフトを行う。

加算器（３１）ではアドレス（ＨａｄｄＯ〜３）とアド
レス（）ｌａｄｄ　４〜７）が加算される。加算による
オード−フローは無視され、第７図（Ｃ）に示す如く、
メモリ素子の最下位アドレスに応じて、順送りで書き込
まれる０画素データの発生タイミングが早いときは、ラ
ッチ回路を設け、セレクト信号（ｃｓｏ、　ｃｓｌ・・
・、　Ｃ３Ｆ）によりラッチした画像データを、メモリ
素子に、書き込み周期毎に１６個の画素データの書き込
みを行えばよい。

第１２図（第１１図の書き込み例）の読み出し回路例を
説明する。第８図と異るのは、　Ｐ／Ｓ変換制御回路（
８）と排他論理和回路（１７）を、新しいＰ／Ｓ変換回
路（８′）と素子別アドレス作成回路（３２）に置き替
えただけである。

アドレス２倍回路（６）（７）は、縮小表示に応じて、
２倍、４倍、８倍、１６倍と変えねばらないことと。

シフト量α、βは縮小表示に応じて、０；α／４゜β／
４；α／８．β／８：α／１６．β／１６とか、適当な
シフト量を設定することは言うまでもない。

Ｐ／Ｓ変換制御回路（８′）の詳細を第１４図に、素子
別アドレス作成回路（３２）の詳細を第１３図に示す。

画素データの並び替えは、　Ｐ／Ｓ変換制御回路（８′
）と素子別アドレス作成回路（３２）の両者の働きで完
成する。

これらの回路は、アドレスＨａｄｄＯ〜７．縮ｌｈ率を
アドレスとするＲＯＭに、第７図（Ｃ）における各々の
縮小表示における画素データ順にでてくるよう、データ
を作成してもよい。

第１３図は、素子別アドレス作成回路（３２）の実施例
を示し、ゲート付セレクタ（５１−０）〜（５１−Ｆ）
と加算器（５２−０）〜（５２−Ｆ）で構成されており
、各々のメモリ素子（Ｍ　−０）〜（Ｍ　−Ｆ）のアド
レスが、縮小率に応じてシフト量が加算器（５２）で加
算され、シフト量は、セレクタ（５１−０）〜（５１−
Ｆ）で選択される。

第０番目のメモリ素子（Ｍ−０）のアドレスＡｄｄ　Ｍ
Ｏは、シフト量は縮小表示にかかわりなく、常に０であ
る０通常表示では、セレクタ（５１）のＧ入力にｒＨＪ
が入力され、セレクタの出力は全てＯになる。

シフト量はＯである。

Ａ、Ｂの値は、０，０、縮小率１／２のときは１／４の
ときは１，０．１／８のときは０，１．１／１６のとき
は１゜１である。セレクタ（５１）は、１／２縮小表示
のときはＯ入力を、１／４縮小表示のときは１人力を、
１／８縮小表示のときは２人力を、１／１６縮／Ｊ１表
示のときは３入力を選ぶ。

第２番目のメモリ素子（Ｍ　−Ｑ）のアドレスＡｄｄＭ
１２は、ｌ／２表示では、偶数番目はシフト量が０．奇
数ａ目はシフト量は１．ｌ／４表示では、順に４つずつ
のグル−プ４つに分け、グル−プの０番目にはシフトＪ
１０．１番目はシフトＪｌｌ、２番目はシフト量が２．
３＠目はシフト量が３となる。ｌ／８表示では、順に８
つずつのグループ２つに分け、グループの０番目はシフ
ト量がＯｌ・、８番目はシフト量が８となる。　ｌ／１
６表示では、メモリ素子番号がシフト量となる。

第１４図は、　Ｐ／Ｓ変換制御回路（８′）の実施例で
。

゛セレクタ（７１）〜（７４ンとカロ算器（Ｔ７）、ゲ
ート（７５）（７６）で構成されている。

通常表示では、ゲー１−　（７５）　（７６）にｒ）（
Ｊが入力され、Ａ、Ｂが共に「）（」となって、セレク
タ（７１）〜（７３）の３人力のアドレスＨａｄｄ　Ｏ
〜３の順に出力される。加算器（７４）にて、アドレス
Ｈａｄｄ　４〜７が加算され、セレクタ（２５）への出
力となる。第７図（Ｃ）の如く、アドレスＨａｄｄ　４
〜７が、シフト量として、アドレスｌ１ａｄｄＯ〜３に
加算されている。

ｌ／２表示では、Ｈａｄｄ　Ｏ〜３が２つおきであるの
で、Ｈａｄｄ　Ｏ−３を１つずつずらすこと（Ｈａｄｄ
　１　、２　。

３．０の順）により、２つおきにメモリ素子番号が選ば
れ、Ｈａｄｄ　４〜７が加算されることによって。

第７図（Ｃ）のメモリ素子のアドレス方向のシフトと等
しくなる。オーバーフローは無視されて順にまわる。

ｌ／４表示では、Ｈａｄｄ　Ｏ〜３が４つおきであるの
で。

ｌ／２表示から、さらにＨａｄｄ　Ｏ〜３を１つずつず
らすこと（Ｈａｄｄ２，３，０．１のｌ／４）により、
４つおきにメモリ素子が選ばれ、Ｈａｄｄ　４〜７が加
算されることによって、第７図（Ｃ）のメモリ素子アロ
ドレス方向のシフトと等しくなる。オーバーフローは無
視され、順にまわる。

ｌ／８表示では、Ｈａｄｄ　Ｏ〜３が８つおきであるの
で。

ｌ／４表示から、さらにｌ＋ａｄｄｏ〜３を１つずつず
らすこと（Ｈａｄｄ３，０，１，２の順）により、８つ
おきにメモリ素子が選ばれ、Ｈａｄｄ４〜７が加算され
ることによって、第７図（Ｃ）のメモリ素子のアドレス
方向のシフトと等しくなる。オーバーフローは無視され
る。

ｌ／１５表示では、１６個おきであるので、１巡して。

Ｈａｄｄ　Ｏ〜３は、その順通りでよい。

メモリ素子（に−〇）〜（Ｍ−Ｆ）からのデータ出力は
。

読み出し周期毎に、ラッチ（２６）を介して、セレクタ
（２５）に与えられる。

この実施例では、例えば第７図（Ｃ）に示すごとく、順
に画素データの杏き込み、読み出しをずらすようにした
が、ＲＯＭを用いれば周期性のある範囲内は、順序は問
わず、必ず必要とする順の画素データが読み呂せるよう
になっていればよいのはいうまでもない。

このように、本発明は、メモリ素子への書き込みを制御
し、読み出しを制御し、そして読み出したデータの配列
を制御するものであり、　ｌ／２．　ｌ／４縮小表示に
限らず、一般に、１／２’迄の縮小表示が可能である。

上記実施例は、画面サイズより大きなメモリサイズをも
つ場合を前提としたが、メモリサイズが画面サイズと同
等、同等以下の場合であっても、同様にこの方法を適用
でき、縮小画像を画面内（表示部以外は黒）に表示させ
ることもできる。

通常画像表示、縮小画像表示の切換えは、モニタのブラ
ンキング期間に行うと、表示画像に乱れが発生しない。

また、上記実施例では、ＣＲＴモニタに画像を表示する
ものとして説明したが、印字装置で画像（縮小画像）を
印字するときに、本手法を同様に適用することを妨げる
ものではない。

（発明の効果）以上のように、本発明によれば１時系列の画像データを
縮小率に対応する画素データ数単位で間引くように、画
像メモリに与える番地を制御するようにしたので、原画
に忠実な縮小画像を得ることができ、さらに、高速なメ
モリ素子を使うことなく、また画像メモリを複数使用し
なくても原画に忠実な縮ノ」鳥画像を得るのに、従来の
画像メモリをそのまま使うだけでよい。

アドレスが変わるだけであるので、瞬時（例えばｌ／３
０とかｌ／６０秒）に、通常画像表示又は縮小画像表示
の切換が行える。

【図面の簡単な説明】

第１図は１本発明の一実施例の概略ブロック図、第２図
は、この実施例における画素データの間引き方の説明図
、第３図は、実施例におけるメモリサイズと画面サイズの
対応を示す説明図、第４図は、画像データの構成を示す説明図。第５図は、メモリブロックの模式図。第６図は、画像メモリの書き込み回路の詳細図、第７図
（＾）、（Ｂ）、（Ｃ）は、１き込み時の説明図。第８図は、読み出し回路の例示図、第９図（＾）、（Ｂ）、（Ｃ）は、縮小表示の場合の読
み出し及びＰ／Ｓ変換の説明図、第１０図（Ａ）、（Ｂ）は１通常表示の場合の説明図、
第１１図は、他の実施例の書き込み回路の詳細図、第１
２図は、第１１図の実施例の読み出し回路の詳細図。第１３図及び第１４図は、第１２図の中のブロックの回
路の詳細図である。（１）・・・表示用の画像メモリ　　　　（２）・・・
ＣＲＴ（３）・・垂直アドレス発生回路　　（４）・−
水平アドレス発生回路（５）・・・表示メモリ書き込み
回路　（６）、（７）・・アドレス２倍回路（８）・・
Ｐ／Ｓ変換制御回′Ｎ！（Ｍ）・・・メモリ素子（ＭＢ
）・・・メモリブロック　　　　　（１３）、（１７）
・・・排他論理和回路（Ｉｓ）　、　（１６）・・・ア
ドレスライン　　（２ｍ）〜（２４）・・・セレクタ（
２５）・・・セレクタ　　　　　　　　　（２６）・・
ラッチ第２図第３囚ダ　メ２０４ａ−一← 第７図（Ｃ）ノＬ′）鵞）の１０１２３４５６７８９ＡＢＣＤＥＦ第９図１ヒ右テ゛−ｙ　　−一÷ 手続補正書（自発）昭和６０年　４月７２．日

Claims

【特許請求の範囲】

（１）順序列をなす画素データを２＾ｍ個毎のグループ
に分割し、分割各グループ毎の画素データを、２＾ｍの
メモリ素子の同一番地に書き込んでおいて、２＾ｍ個の
メモリ素子から２＾ｍ個の画素データを並列に読み出し
、元の順序列に従うように並直列変換して、モニタに画
像を表示させる場合において、メモリ素子に画素データを書き込む際には、上記２＾ｍ
個のメモリ素子をアクセスする連続する少くとも２つの
番地毎に、上記２＾ｍ個の連続する画素データの順序を
、アクセスする番地に対応して変えて２＾ｍ個の画素デ
ータの連続する少くとも２つのグループ毎にグループ内
の同一の特定番号の画素データが、互いに異なる番号の
メモリ素子に書き込まれるように制御し、メモリ素子から画素データを読み出す際には、通常画像
表示のときは、連続するアドレスにより、上記２＾ｍ個
のメモリ素子から読み出した２＾ｍ個のデータを、書き
込み制御に応じて並びかえを行い、１／２＾ｎ縮小画像表示のときは、垂直番地及び水平番
地ともに、１／２＾ｎ縮小に応じて２＾ｎ倍にし、かつ
、上記２＾ｍ個のメモリ素子を、２＾ｎ個毎の２＾ｍ個の画素データが読み出されるよう
、書き込み制御に応じた２＾ｎ種類のアドレスで読み出
し、読み出した２＾ｍ個の画素データの、上記書き込み
制御と読み出し制御に基づいて、順序を整えて、通常画像又は縮小画像のいずれにでも、任意に切換えて
表示できるようにしたことを特徴とする画像データの表
示方法。
（２）メモリ素子に画素データを構き込む際、２＾ｍ個
毎の連続する順次画素データのグループの偶数番目を、
画素データ順次に、同じく奇数番目を、画素データ順の
偶数番目と奇数番目を入れかえて、それぞれ２＾ｍ個の
メモリ素子に書き込むことを特徴とする特許請求の範囲
第（１）項に記載の画像データの表示方法。
（３）メモリ素子から画素データを読み出して通常画像
表示する際、２＾ｍ個のメモリ素子から、データを読み
出し、メモリ素子をアクセスする最下位アドレスが偶数
のときは、メモリ素子順のデータ順に、メモリ素子をア
クセスする最下位アドレスが奇数のときは、メモリ素子
の偶数番目と奇数番目のデータを入れかえた順に、制御
してモニタに通常画像表示することを特徴とする特許請
求の範囲第（２）項に記載の画像データの表示方法。
（４）メモリ素子から画素データを読み出して１／２縮
小表示する際、垂直番地及び水平番地ともに２倍し、偶
数番目のメモリ素子には偶数のアドレスを、また奇数番
目のメモリ素子には、奇数のアドレスを同時に独立に与
え、連続する偶数、奇数のアドレスペア毎に、２＾ｍ個
のデータ読み出し、偶数番目のメモリ素子から読み出し
たメモリ素子番号順のデータと、奇数番目のメモリ素子
から読み出したメモリ素子番号順のデータとを、順次に
モニタに表示することを特徴とする特許請求の範囲第（
２）項に記載の画像データの表示方法。
（５）メモリ素子から画素データを書きむ際、２＾ｍ個
毎の連続する順次画素データの順序を、メモリ素子アク
セスアドレス値に対応する値に応じて、巡回シフトさせ
て、メモリ素子順にシフトさせた画素データをメモリ素
子に記憶させることを特徴とする特許請求の範囲第（１
）項に記載の画像データの表示方法。
（６）メモリ素子から画素データを読み出して通常画像
表示する際、読み出した２＾ｍ個の画像データを、アク
セスアドレス最下位２＾ｍの数値に応じて並びかえて、
モニタに通常画像表示を行うことを特徴とする特許請求
の範囲第（５）項に記載の画像データの表示方法。
（７）メモリ素子から画素データを読み出して１／２＾
ｎ縮小画像表示する際、垂直番地、水平番地ともに２＾
ｎ倍し、番号順に２＾ｎ個ずつグループに分け、メモリ
素子に下位アドレスを０、１、・・・、２＾ｎ−１を独
立に与え、メモリ素子からデータ２＾ｍ個を読み出して
、各アクセスアドレス最下位２＾ｍの数値に応じて、デ
ータ順序に並びかえて、モニタに１／２＾ｎ縮小表示を
行うことを特徴とする特許請求の範囲第（１）項又は第
（５）項に記載の画像データの表示方法。