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CN101263562B - 具有数据旋转或交织功能的半导体存储装置 - Google Patents

具有数据旋转或交织功能的半导体存储装置 Download PDF

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CN101263562B CN2006800334171A CN200680033417A CN101263562B CN 101263562 B CN101263562 B CN 101263562B CN 2006800334171 A CN2006800334171 A CN 2006800334171A CN 200680033417 A CN200680033417 A CN 200680033417A CN 101263562 B CN101263562 B CN 101263562B
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Abstract

本发明提供一种具有数据旋转或交织功能的半导体存储装置，其目的是提供通过读出存储在多个存储器地址中的预定的位数据，作为来自存储装置的数据输出，能够削减存储器和减轻处理负担的存储装置和存储器应用装置。本发明的存储装置备有作为缓冲器电路(200，…，2n-1n-1)输出的存储单元(000，…，n-1m-1，n-1)的数据，能够从各存储单元阵列(10)至(1n-1)分别各1位地选择输出，或者从1个存储单元阵列选择输出n位中的某一个的多路复用器(301，…，3n-1n-2)。

Description

具有数据旋转或交织功能的半导体存储装置
技术领域
本发明涉及存储装置和存储器应用装置，特别是涉及谋求改良能够通过对预定的存储器地址进行访问来将存储在多个存储器地址中的预定的位数据作为其数据输出读出的存储装置和具有这种存储装置的存储器应用装置的存储装置和存储器应用装置。
背景技术
以往，使用存储装置作为半导体集成电路的系统结构中的信息存储单元。
在存储装置中，有在它的制造步骤中物理地将信息数据制造进去，需要时可以随时读出的读出专用存储器(以后称为ROM)、暂时保存信息数据，需要时能够读出的读出/写入存储器(以后称为RAM)。
在这种已有的存储装置中，当进行信息数据的读出或写入时通过将指定存储区域的地址信号输入到存储装置，当读出时从由存储器地址输入所指定的存储单元输出信息数据，又当写入时通过输入信息数据，将信息数据输入到由存储器地址输入所指定的存储单元中。因此，使具有这种存储装置的存储器应用装置进行工作。
图17是表示作为已有的存储装置的一个例子的ROM的构成的框图。
在图17中，1600是由存储单元阵列1601，1602，...，1603构成的存储块，1601是当保存在该存储装置中的信息数据的位数为n位(n为正整数)时，只存储位0的数据的存储单元阵列。
又，1602，...，1603也同样是只存储位1，...，位n-1的数据的存储单元阵列。1604，1605，...，1606是字选择信号，1607，1608，...，1609是列选择信号，1610，1611，...，1612是根据字选择信号1604选择的存储单元阵列1601的存储单元。
同样，1613，1614，...，1615，...和1616，1617，...，1618也是根据字选择信号1604分别选择的存储单元阵列1602和1603的存储单元。此外，对各存储单元阵列的存储单元，为便于图示，只在由字选择信号1604选择的存储单元上附加标号。
又，各存储单元阵列的存储单元，在图17的横方向上通过没有图示的字线，在纵方向上通过没有图示的列线，分别相互连接起来。
在图17中，1619，1620，...，1621和1622，1623，...，1624，...和1625，1626，...，1627是具有分别放大存储单元阵列1601，1602和1603的输出的读出放大器功能，并且具有能够根据列选择信号来控制放大结果的输出/非输出的门电路功能的缓冲器电路。
1628是当信息数据的位数为n位时的位0的数据输出，是由线或(wired-or)逻辑将缓冲器电路1619，1620，...，1621的输出汇集成1个的数据输出。
又，1629，...，1630也同样，是当信息数据的位数为n位时的位1，...，位n-1的数据输出，是分别由线或逻辑将缓冲器电路1622，1623，...，1624和缓冲器电路1625，1626，...，1627的输出汇集成1个的数据输出。
1631是地址输入，1632是地址解码器，1633是字解码器，1634是列解码器，1635是由以上的各结构要素构成的存储装置。
在这种已有的存储装置中，当实施信息数据的读出时，分别将指定存储着信息数据的区域的预定的地址输入1631输入到存储装置1635的地址解码器1632中，将表示地址输入1631中的上位地址的信号输入到字解码器1633中，将表示下位地址的信号输入到列解码器1634中。
字解码器1633使与地址输入1631的上位地址相应的1个字选择信号变化到存储单元的选择状态，使其它的字选择信号变化到存储单元的非选择状态。又，列解码器1634使与地址输入1631的下位地址相应的1个列选择信号变化到存储单元的选择状态，使其它的列选择信号变化到存储单元的非选择状态。
由与相应的存储单元阵列对应的缓冲器电路输出字选择信号和列选择信号两者都处于选择状态的存储单元的输出作为数据输出。
这里，作为例子说明当将表示0号的地址输入到地址输入1631时的工作。
如果令存储单元的选择状态为H电平，则这时，例如关于字选择信号，字解码器1633只使与0号相应的字选择信号1604变化到H电平，而使其它的字选择信号1605，...，1606变化到非选择状态的L电平。因此，选择存储单元1610，1611，...，1612，1613，1614，...，1615，...，1616，1617，...，1618。
又同样，如果令存储单元的选择状态为H电平，则例如关于列选择信号，列解码器1634使与0号相应的列选择信号1607变化到H电平，而使其它的列选择信号1608，...，1609变化到非选择状态的L电平。
因此，因为只有缓冲器电路1619，1622，...，1625的输出成为有效，而关于其它的缓冲器电路1620，...，1621，1623，...，1624，1626，...，1627，输出成为无效，所以输出存储在存储单元1610中的信息数据作为位0的数据输出1628。
同样，输出存储在存储单元1613，...，1616中的信息数据作为位1，...，位n-1的数据输出1629，...，1630，输出合计位数为n位的信息数据(例如，请参照专利文献1)。
可是，作为用这种已有的存储装置的存储器应用装置的一个例子，有显示控制装置。图18是表示作为已有的存储器应用装置的一个例子的显示控制装置的结构的框图。
如图18所示的那样，显示控制装置1700备有：从外部输入表示到显示器1711的显示定时的水平同步信号1701和垂直同步信号1702，控制在画面上的预定位置中的显示工作的显示工作控制电路1703；和从显示工作控制电路1703输入显示数据1707，根据从外部输入的显示用点时钟1709移位输出显示信号1710的显示数据移位寄存器1708。
这样构成的显示控制装置1700，在显示器1711中对存储在显示用字体ROM1705中的显示用字体数据1706进行图像显示。
显示用字体ROM1705根据显示工作控制电路1703输出的显示用字体地址1704将显示用字体数据1706输出到显示工作控制电路1703，显示工作控制电路1703，将显示用字体数据1706以用于进行显示工作的数据形式或定时输出到显示数据移位寄存器1708中作为显示数据1707。
在以上那样构成的已有的显示控制装置中，当进行显示工作时，将例如图19(a)所示的横n点，纵m点(m，n为正整数)的字体数据存储在显示用字体ROM1705中，将每横n点存储在显示数据移位寄存器1708中。通过使它与显示用点时钟1709同步，按每次1位地输出到显示器1711，如图19(b)那样在每次TV画面的水平扫描中读出横1行份量的n位的字体数据，在TV画面中显示出来。该扫描既可以是渐进的也可以是隔行的。
这时，图19(c)表示将字体数据存储在显示用字体ROM1705中的状态的逻辑地址空间图像。在显示用字体ROM1705中，将每次水平扫描读出的n位的字体数据顺序地存储在连续的逻辑地址空间中。
即，当令图19(a)的n×m点的字体数据的字地址为0，1，...，m-1，列地址为0，1，...，n-1时，如图19(c)所示，对各行地址0，1，...，m-1的每一个，将字体数据沿列方向存储。
可是，如图20所示，当使显示器1711从本来的显示位置，即以横长的状态进行设置的状态(请参照图20(a))例如向右方向旋转(沿顺时针方向旋转90度)而在以纵长状态进行显示(请参照图20(b))的用途中使用时，在TV画面中表示的字体数据(请参照图20(c))也与显示器相同在沿顺时针方向旋转90度的状态中进行显示(请参照图20(d))。
此外，图20(c)，(d)是字体数据的一个例子，为了使说明简略化，表示了用4×4点的字体数据显示数字“1”的情形。
因此，在显示用字体ROM1705中，除了通常的字体数据，即在横长地设置显示器的状态中正立显示的字体以外，预先准备好与显示器的旋转方向一致地旋转90度的状态的字体数据，在使显示器从横长旋转到纵长后，也从这些2种字体数据中选择其中某一种，使得与该旋转无关地以通常即正立状态显示字体(例如，请参照专利文献2)。
又，当在TV画面上用灰度等级色显示字体数据的色表现时，例如将用4位数据显示字体数据的1位时的情形作为一个例子进行说明。
字体数据，如图21(a)所示的那样，当将只由构成各点的4位数据的相同位位置的位构成的字体数据的集合体作为层时，例如只由4位数据的第0位构成的字体数据的集合体成为层0，只有第1位的集合体成为层1，只有第2位的集合体成为层2，只有第3位的集合体成为层3，将这些全部数据作为一个字体数据，预先存储在显示用字体ROM1705中。
而且，当进行显示工作时，如图21(b)所示的那样，在TV画面的每次水平扫描中从层0到层3读出横1行份量的n位(n为正整数)的字体数据，将它们作为显示数据同时显示出来，由此显示每1点持有4位的色表现的字体数据。
因此将存储在显示用字体ROM1705中的字体数据以水平扫描单位存储在从层0到层3的数据连续的逻辑地址空间中。图22表示这时的逻辑地址空间的图像。
在逻辑地址空间中，如通常的存储器访问那样，为了访问一个信息数据不仅只在行方向和列方向读出数据，而且由于字体数据涉及多个地址，访问深度方向的逻辑地址空间，由此实现持有灰度等级色的色表现的字体数据的显示(例如，请参照专利文献3)。
又，作为使用已有的存储装置的存储器应用装置的另一个例子，有使用于数字数据传送的发送接收系统。图23是表示已有的存储器应用装置的发送接收系统中的结构的框图。
如图23所示，发送接收系统由发送器2100、接收器2106、将信号从发送器2100传送到接收器2106的传送路径2105构成。发送器2100由进行控制的处理器2101、存储发送数据的发送数据存储RAM2102、交织存储器2103和发送电路2104构成。
处理器2101将用于发送的发送数据存储在发送数据存储RAM2102中，当发送时读出。而且，为了避免传送步骤中的数据错误而进行用于重新排列发送数据的排列的交织处理，将读出的发送数据暂时存储在交织存储器2103中，进行交织，读出重新排列了位排列的发送数据，交接给发送电路2104，由此作为传送数据传送到传送路径2105。
又，接收器2106由接收电路2107、进行控制的处理器2108、去交织存储器2109和存储接收数据的接收数据存储RAM2110构成，处理器2108利用接收电路2107从传送路径2105输入传送数据，存储在去交织存储器2109中。
去交织存储器2109使用与发送器2100的交织存储器2103相同的存储器，通过存储并读出交织了的发送数据，可以重新排列成原来的发送数据的位排列。
处理器2108将从去交织存储器2109读出的数据作为接收数据存储在接收数据存储RAM2110中。
在图24中，说明由交织存储器2103进行的位排列的重新排列内容的一个例子。在发送数据全部由128位构成的传送系统中，当从开头越过16位发送发送数据的交织处理时，图24(a)表示128位的发送数据从开头位的D0到最终位的D127连续的情形。
通过将该发送数据存储在交织存储器2103中并读出，传送数据变成如图24(b)所示，开头位D0的下一个位连接越过16位的D16，在第8位的D112的下一个连接着D1，接着D17，以后到D127为止生成同样排列的传送数据，由此实现交织处理(例如，请参照专利文献4)。
又，也可以不用这种交织存储器2103或去交织存储器2109，而不管是通常的RAM还是利用处理器的逻辑运算功能等也都可以实现同样的交织或去交织处理。图25表示这时的流程图。
图25(a)是表示交织处理的内容的流程图，进行读出地址的初始化的开始处理(S11)后，当从发送数据存储RAM2102读出重新排列周期的16位即2字节的数据时(S12)，根据位移位运算功能(S13)、逻辑OR运算功能(S14)只提取发送位，并重复进行直到传送数据成为8位为止(S15，S16)。
当传送数据成为8位时，交接给发送电路2104(S17)，在传送传送数据期间由同样的处理生成下一个传送数据，重复进行这些处理数百个步骤直到传送了全部发送数据为止(S18，S19)，由此能够实现。
又，图25(b)是表示去交织处理的内容的流程图，在进行读出地址的初始化的开始处理(S21)后，将来自接收电路2107的传送数据暂时保存在接收数据存储RAM2110中(S22)，当读出8位即1个字节的数据(S23)时，根据位移位运算功能(S24)、逻辑OR运算功能(S25)只提取接收位，并重复进行直到接收数据成为16位为止(S26，S27)。
当接收数据成为16位时保存在接收数据存储RAM2110中，重复进行这些处理数百步骤直到全部接收数据的重新排列结束为止(S28，S29)，由此能够实现。
又，作为用已有的存储装置的存储器应用装置的另一个例子，有利用CPU的处理器系统。图26是表示已有的存储器应用装置的利用CPU的处理器系统中的结构的框图。
如图26所示的那样，用CPU的处理器系统由CPU2400、地址总线2401、存储控制器2402、程序存储器2403和芯片选择信号2404，2405，2406，2407构成。
CPU2400为了执行程序，将地址总线2401输入到程序存储器2403中，读出存储在相应的存储空间中的命令码。当执行多种程序时，将程序存储器2403的存储空间分割成存储块区域，在各个存储块区域中存储着不同的程序。
图26是当将程序存储器2403的存储空间分割成4个存储块区域时的一个例子。存储控制器2402输入地址总线2401，与存储空间相应地输出选择存储块0的区域的芯片选择信号2404、选择存储块1的区域的芯片选择信号2405、选择存储块2的区域的芯片选择信号2406、选择存储块3的区域的芯片选择信号2407。
存储控制器2402根据相应的地址总线2401的区域来改变芯片选择信号。此外，即便在具有多个存储器的系统中同样也可以用该结构来实现(例如，请参照专利文献5)。
专利文献1：日本特开平9-293389号公报(第9页，第1图)
专利文献2：日本特开2000-20046号公报(第4页，第2图)
专利文献3：日本特开平11-7272号公报(第4页，第1图)
专利文献4：日本特开昭62-298077号公报(第3页，第3图)
专利文献5：日本特开平7-200398号公报(第8页，第1图)
但是，在上述那样的已有的存储装置中，信息数据的读出只能够执行物理地址单位的读出，为了只读出在多个地址上的预定的位数据，必须预先将想要读出的信息数据存储到存储装置中，或者每次进行对相应的地址的读出访问，提取预定的位数据。
又，在已有的存储器应用装置的显示控制装置中，在将显示器旋转90度而设置成纵长的状态下使用的用途的情形中，为了正确地进行显示，也需要在显示用字体ROM中预先准备好与显示器的旋转方向一致地进行旋转的状态的字体数据。
这时，因为与通常显示相应地需要2倍的字体数据，当考虑右旋转和左旋转时需要3倍的字体数据，所以显示用字体ROM的存储容量增大，成为将存储装置搭载在集成电路中时面积增加的原因。
进一步，在灰度等级色显示的字体数据中，根据灰度等级度相应地面积再增大2倍，3倍，4倍。
又，作为其它的进行旋转显示的方法，有位图显示等的方法，但是不仅需要显示用的缓冲存储器，并且由处理器等使从显示用字体ROM读出的字体数据重新排列成旋转状态的数据排列，而且还发生存储在缓冲存储器中的处理，所以存在不仅缓冲存储器的面积增加，而且还使处理器的处理负担增大，由处理高速化引起的消耗电功率增加那样的课题。
又，在用于已有的存储器应用装置中的数字数据传送的发送接收系统中，因为除了用于存储发送接收数据的RAM外，还需要交织、去交织用的存储器，所以成为将它们搭载在集成电路中时的面积增加的原因，又因为交织、去交织用的存储器也根据交织方法，与写入选择信号不同地在全部存储单元中需要读出存储单元的选择信号，所以布线面积也增加。
又，由于交织、去交织用的存储器的读出存储单元的数据排列是固定的，因此存在不能够兼用作通常的存储器那样的课题。
又，当用通常的存储器进行这些处理时，在1个存储器中需要设置发送数据或接收数据的存储区域和存储经过了交织处理的传送数据的区域，成为存储器面积增大的原因，并且与传送数据量相应地需要数百个步骤水平的用于由处理器进行的数据重新排列或数据生成的逻辑运算处理，处理器的处理负担增大，成为由处理高速化引起的消耗电功率增加的原因。
而且，在已有的存储器应用装置的利用CPU的处理器系统中，在执行多种程序的处理器系统的情形中，因为需要对每个程序确保程序存储器的物理区域，需要全部程序的代码大小份量的存储器容量，所以成为程序存储器面积增大的原因。
这情况即便在用多个程序存储器的情形或利用多个CPU共用程序存储器的情形的系统中也是同样的。
发明内容
本发明就是为了解决上述课题而完成的，其目的是提供实现只读出存储装置的预定的位数据，在存储器应用装置中不增大存储器尺寸，且不导致伴随着处理器处理高速化的消耗电功率的增大，可以减轻数据处理的负担的存储装置和存储器应用装置。
为了解决上述课题，与本发明的方案1有关的存储装置的特征在于，备有：存储电路，该存储电路具有n个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；字解码器，该字解码器同时选择上述n个存储单元阵列的分别各m条字线；列解码器，该列解码器同时选择上述n个存储单元阵列的分别各n条列线；和数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、或来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据中的某一个切换输出到n条数据输出线。
又，与本发明的方案2有关的存储装置的特征是在方案1中记载的存储装置中，上述数据排列切换输出部对上述位0至位n-1的各存储单元阵列分别具有：第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i个列线的输出输出到第i条数据输出线；和第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i条和第j条中的某一条数据输出线。
又，与本发明的方案3有关的存储装置的特征是在方案2中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；且上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，在非有效时将上述第j条列线的输出输出到上述第i条数据线。
又，与本发明的方案4有关的存储器应用装置的特征在于，备有：显示用字体ROM，该显示用字体ROM由在方案1中记载的存储装置构成，存储由纵m点、横n点的多点构成的显示数据，使显示用字体地址和当将显示器配置在纵方向上时成为有效状态的显示器配置信号与上述数据排列切换信号连接，输出与上述显示用字体地址和上述显示器配置信号对应的显示用字体数据；和显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；输入上述显示用字体数据，如果上述显示器配置信号为无效则将上述显示用字体数据作为变换字体数据输出，如果上述显示器配置信号为有效则将使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据输出的数据排列变换电路；和经由上述显示工作控制电路输入上述变换字体数据作为显示数据，并移位输出的显示数据移位寄存器。
又，与本发明的方案5有关的存储器应用装置的特征是在方案4中记载的存储器应用装置中，进一步备有：存储器访问控制电路，该存储器访问控制电路输入：上述显示工作控制电路生成的、使显示器向左方向旋转90度而配置在纵方向上时成为有效状态的显示器配置方向信号；当开始字体数据的第1行的水平扫描时被复位，在第n行的水平扫描结束的时刻停止计数的水平扫描计数值；和上述显示用字体地址以及上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号这两者都有效则在上述显示用字体地址上加上n-1，将从它的结果减去使上述水平扫描计数值成为2倍后的值得到的值作为变换字体地址输出；其中，上述显示用字体ROM使上述显示器配置信号与上述数据排列切换信号连接，输出与上述变换字体地址和上述显示器配置信号对应的上述显示用字体数据；上述显示控制装置输入上述显示用字体数据，如果上述显示器配置信号无效或上述显示器配置方向信号有效则输出上述显示用字体数据作为变换字体数据，如果上述显示器配置信号有效并且上述显示器配置方向信号无效则输出使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据。
又，与本发明的方案6有关的存储装置的特征在于，备有：存储电路，该存储电路具有n×l个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n×l个存储单元阵列被分配为在分别由l个存储单元阵列构成的存储单元阵列组的第i个存储单元阵列组中存储由n位构成的数据的第i位的数据，其中m、n是满足m、n≥2的整数，l是满足n≥l≥2的整数，i是满足0≤i≤l-1的整数；字解码器，该字解码器同时选择上述n×l个存储单元阵列的每m条字线；列解码器，该列解码器同时选择上述n×l个存储单元阵列的每n条列线；数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自上述第i个存储单元阵列组的第0至第l-1个存储单元阵列的各1位的l位数据、或来自该第i个存储单元阵列组的第0至第n-1个中的某一个存储单元阵列的同一字的各1位的n位数据中的某一个切换输出到n条数据输出线；和存储单元阵列选择部，该存储单元阵列选择部选择上述第i个存储单元阵列组的第0至第n-1个中某一个存储单元阵列；其中，存储在上述存储单元中的数据在地址空间中由l个地址的数据构成。
又，与本发明的方案7有关的存储装置的特征是在方案6中记载的存储装置中，上述数据排列切换输出部对构成上述各存储单元阵列组的l个存储单元阵列的每一个分别具有：第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输出线；和第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i个和第j个中的某一条数据输出线。
又，与本发明的方案8有关的存储装置的特征是在方案6中记载的存储装置中，上述存储单元阵列选择部对构成上述各存储单元阵列组的l个存储单元阵列具有：逻辑电路，该逻辑电路根据选择该l个存储单元阵列的第0至第l-1个中的某一个存储单元阵列的存储单元阵列选择信号和来自上述列解码器的n个选择输出，使上述第i个缓冲器电路或上述第j个多路复用器电路中的某一个成为有效。
又，与本发明的方案9有关的存储装置的特征是在方案6中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，在非有效时输出到上述第i条数据线。
又，与本发明的方案10有关的存储器应用装置的特征在于，备有：显示用字体ROM，该显示用字体ROM由在方案6中记载的存储装置构成，存储由纵m点、横n点的多点构成的上述显示数据，以显示用字体地址、和当将显示器配置在纵方向上时成为有效状态的显示器配置信号为输入，使用该数据排列切换信号作为上述显示器配置信号，输出与上述显示用字体地址和上述显示器配置信号相应的显示用字体数据；和显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；和输入上述显示器配置方向信号、上述水平扫描计数值、上述显示用字体地址和上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个为无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号两者都有效，则将n-1的l倍的值加到上述显示用字体地址上，将从它的结果减去上述水平扫描计数值和使l成为2倍后的值的相乘结果得到的值作为变换字体地址输出的上述存储器访问控制电路。
又，与本发明的方案11有关的存储装置的特征在于，备有：存储电路，该存储电路具有n个将可分别改写1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；字解码器，该字解码器同时选择上述n个存储单元阵列的每m条字线；列解码器，该列解码器同时选择上述n个存储单元阵列的每n条列线；和数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、或来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据中的某一个切换输出到n条数据输入输出线；数据写入部，该数据写入部将从上述n条数据输入输出线的第i条数据输入输出线输入的数据分别写入到上述n个存储单元阵列的第i个存储单元阵列；和写入读出控制部，该写入读出控制部根据写入许可信号来使上述数据排列切换输出部和上述数据写入部中的某一个工作。
又，与本发明的方案12有关的存储装置的特征是在方案11中记载的存储装置中，上述数据排列切换输出部对各存储单元阵列中的每一个分别具有：第j个多路复用器电路，该第j个多路复用器电路根据数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个读出缓冲器电路，该第i个读出缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输入输出线；和第j个读出缓冲器电路，该第j个读出缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i条和第j条中的某一条数据输入输出线，上述数据写入部具有：第i个写入缓冲器电路，该第i个写入缓冲器电路可控制是否将第i条数据输入输出线的数据输出到上述位i的存储单元阵列的第i条列线；上述写入读出控制部具有：第i个逻辑门电路，该第i个逻辑门电路根据上述写入许可信号来将上述列解码器的第i个输出输出到上述数据排列切换部或上述数据写入部中的某一个；和第j个逻辑门电路，该第j个逻辑门电路根据上述写入许可信号来将上述第j个多路复用器的输出输出到上述数据排列切换部或上述数据写入部中的某一个。
又，与本发明的方案13有关的存储装置的特征是在方案12中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，当非有效时将上述第j条列线的输出输出到上述第i条数据线。
又，与本发明的方案14有关的存储器应用装置的特征在于，备有发送器，上述发送器具备：处理器；发送数据存储RAM，该发送数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储发送数据，并且将从该处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和发送电路，该发送电路交接上述处理器从上述发送数据存储RAM读出的发送数据。
又，与本发明的方案15有关的存储器应用装置的特征在于，备有接收器，上述接收器具备：处理器；接收数据存储RAM，该接收数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储接收数据，并且将从该处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和接收电路，该接收电路接收上述处理器存储到上述接收数据存储RAM的接收数据。
又，与本发明的方案16有关的存储器应用装置的特征在于，备有发送接收系统，该发送接收系统具备：发送器；接收器；和相互连接上述发送器和上述接收器的传输路径，上述发送器具备：处理器；发送数据存储RAM，该发送数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储发送数据，并且将从该处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和发送电路，该发送电路交接上述处理器从上述发送数据存储RAM读出的发送数据，上述接收器具备：处理器；接收数据存储RAM，该接收数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储接收数据，并且将从该处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和接收电路，该接收电路接收上述处理器存储到上述接收数据存储RAM的接收数据。
又，与本发明的方案17有关的存储器应用装置的特征在于，备有处理器系统，该处理器系统具备：CPU；和程序存储器，该程序存储器由在方案1中记载的存储装置构成，存储由上述CPU执行的程序，并且输入该CPU输出的地址，将该地址中的上位地址用作上述数据排列切换信号。
又，与本发明的方案18有关的存储器应用装置的特征在于，备有处理器系统，该处理器系统具备：由在方案1中记载的存储装置构成的程序存储器；输入第1系统时钟信号的第1CPU；输入反转了上述第1系统时钟信号的第2系统时钟信号的第2CPU；和选择上述第1CPU输出的地址信号和上述第2CPU输出的地址信号并输出到上述程序存储器的选择部，其中，当上述第1系统时钟信号为第1逻辑值时将上述第1CPU输出的地址信号输入到上述程序存储器中，当上述第1系统时钟信号为第2逻辑值时将上述第2CPU输出的地址信号输入到上述程序存储器中。
如果根据与本发明的方案1有关的存储装置，则因为备有：存储电路，该存储电路具有n个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；字解码器，该字解码器同时选择上述n个存储单元阵列的分别各m条字线；列解码器，该列解码器同时选择上述n个存储单元阵列的分别各n条列线；和数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、或来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据中的某一个切换输出到n条数据输出线，所以可以只读出存储在多个存储器地址中的信息数据的预定的数据位，从而具有能够削减用于存储冗长的数据的存储器面积的效果。
又，如果根据与本发明的方案2有关的存储装置，则因为在方案1中记载的存储装置中，上述数据排列切换输出部对上述位0至位n-1的各存储单元阵列分别具有：第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i个列线的输出输出到第i条数据输出线；和第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i条和第j条中的某一条数据输出线，所以具有能够削减用于存储冗长的数据的存储器面积，也能够用简单的结构实现该数据排列切换输出部的效果。
又，如果根据与本发明的方案3有关的存储装置，则因为在方案2中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；且上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，在非有效时将上述第j条列线的输出输出到上述第i条数据线，所以具有能够削减用于存储冗长的数据的存储器面积，也能够用简单的结构实现包含在该数据排列切换输出部中的多路复用器的效果。
又，如果根据与本发明的方案4有关的存储器应用装置，则因为备有：显示用字体ROM，该显示用字体ROM由在方案1中记载的存储装置构成，存储由纵m点、横n点的多点构成的显示数据，使显示用字体地址和当将显示器配置在纵方向上时成为有效状态的显示器配置信号与上述数据排列切换信号连接，输出与上述显示用字体地址和上述显示器配置信号对应的显示用字体数据；和显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；输入上述显示用字体数据，如果上述显示器配置信号为无效则将上述显示用字体数据作为变换字体数据输出，如果上述显示器配置信号为有效则将使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据输出的数据排列变换电路；和经由上述显示工作控制电路输入上述变换字体数据作为显示数据，并移位输出的显示数据移位寄存器，所以具有可以以90度旋转显示用于通常显示的字体数据，即便在向右方向90度旋转TV画面的用途中，也能够不准备旋转状态的字体数据，削减显示用字体ROM面积的效果。
又，如果根据与本发明的方案5有关的存储器应用装置，则因为在方案4中记载的存储器应用装置中，进一步备有：存储器访问控制电路，该存储器访问控制电路输入：上述显示工作控制电路生成的、使显示器向左方向旋转90度而配置在纵方向上时成为有效状态的显示器配置方向信号；当开始字体数据的第1行的水平扫描时被复位，在第n行的水平扫描结束的时刻停止计数的水平扫描计数值；和上述显示用字体地址以及上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号这两者都有效则在上述显示用字体地址上加上n-1，将从它的结果减去使上述水平扫描计数值成为2倍后的值得到的值作为变换字体地址输出；其中，上述显示用字体ROM使上述显示器配置信号与上述数据排列切换信号连接，输出与上述变换字体地址和上述显示器配置信号对应的上述显示用字体数据；上述显示控制装置输入上述显示用字体数据，如果上述显示器配置信号无效或上述显示器配置方向信号有效则输出上述显示用字体数据作为变换字体数据，如果上述显示器配置信号有效并且上述显示器配置方向信号无效则输出使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据，所以具有可以在左、右方向上90度旋转显示用于通常显示的字体数据，即便在向左、右方向90度旋转TV画面的用途中，也能够不准备各个旋转状态的字体数据，削减显示用字体ROM面积的效果。
又，如果根据与本发明的方案6有关的存储装置，则因为备有：存储电路，该存储电路具有n×l个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n×l个存储单元阵列被分配为在分别由l个存储单元阵列构成的存储单元阵列组的第i个存储单元阵列组中存储由n位构成的数据的第i位的数据，其中m、n是满足m、n≥2的整数，l是满足n≥l≥2的整数，i是满足0≤i≤l-1的整数；字解码器，该字解码器同时选择上述n×l个存储单元阵列的每m条字线；列解码器，该列解码器同时选择上述n×l个存储单元阵列的每n条列线；数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自上述第i个存储单元阵列组的第0至第l-1个存储单元阵列的各1位的l位数据、或来自该第i个存储单元阵列组的第0至第n-1个中的某一个存储单元阵列的同一字的各1位的n位数据中的某一个切换输出到n条数据输出线；和存储单元阵列选择部，该存储单元阵列选择部选择上述第i个存储单元阵列组的第0至第n-1个中某一个存储单元阵列；其中，存储在上述存储单元中的数据在地址空间中由l个地址的数据构成，所以将一个信息数据存储在多个存储器地址中，即便不仅在逻辑地址空间中的行方向和列方向，而且在深度方向也需要访问逻辑地址空间的情形中，也可以以信息数据单位在深度方向只读出预定的数据位，具有通过只读出信息数据单位的预定的数据位能够削减用于存储冗长数据的存储器面积的效果。
又，如果根据与本发明的方案7有关的存储装置，则因为在方案6中记载的存储装置中，上述数据排列切换输出部对构成上述各存储单元阵列组的l个存储单元阵列的每一个分别具有：第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输出线；和第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i个和第j个中的某一条数据输出线，所以具有通过只读出信息数据单位的预定数据位能够削减用于存储冗长数据的存储器面积，也能够用简单的结构实现该数据排列切换输出部的效果。
又，如果根据与本发明的方案8有关的存储装置，则因为在方案6中记载的存储装置中，上述存储单元阵列选择部对构成上述各存储单元阵列组的l个存储单元阵列的每一个具有：逻辑电路，该逻辑电路根据选择该l个存储单元阵列的第0至第l-1个中的某一个存储单元阵列的存储单元阵列选择信号和来自上述列解码器的n个选择输出，使上述第i个缓冲器电路或上述第j个多路复用器电路中的某一个成为有效，所以具有通过只读出信息数据单位的预定数据位能够削减用于存储冗长数据的存储器面积，也能够用简单的结构实现该存储单元阵列选择部的效果。
又，如果根据与本发明的方案9有关的存储装置，则因为在方案6中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，在非有效时输出到上述第i条数据线，所以具有通过只读出信息数据单位的预定数据位能够削减用于存储冗长数据的存储器面积，也能够实现使该数据排列切换输出部的多路复用器电路、缓冲器电路进行简单工作的效果。
又，如果根据与本发明的方案10有关的存储器应用装置，则因为备有：显示用字体ROM，该显示用字体ROM由在方案6中记载的存储装置构成，存储由纵m点、横n点的多点构成的上述显示数据，以显示用字体地址、和当将显示器配置在纵方向上时成为有效状态的显示器配置信号为输入，使用该数据排列切换信号作为上述显示器配置信号，输出与上述显示用字体地址和上述显示器配置信号相应的显示用字体数据；和显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；和输入上述显示器配置方向信号、上述水平扫描计数值、上述显示用字体地址和上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个为无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号两者都有效，则将n-1的l倍的值加到上述显示用字体地址上，将从它的结果减去上述水平扫描计数值和使l成为2倍后的值的相乘结果得到的值作为变换字体地址输出的上述存储器访问控制电路，所以具有即便当在90度旋转TV画面的用途中显示由多个位数据构成字体数据的1点那样的，持有灰度等级色的色表现的字体数据时，也能够不准备各个旋转状态的字体数据，进一步削减显示用字体ROM面积的效果。
又，如果根据与本发明的方案11有关的存储装置，则因为备有：存储电路，该存储电路具有n个将可分别改写1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；字解码器，该字解码器同时选择上述n个存储单元阵列的每m条字线；列解码器，该列解码器同时选择上述n个存储单元阵列的每n条列线；和数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、或来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据中的某一个切换输出到n条数据输入输出线；数据写入部，该数据写入部将从上述n条数据输入输出线的第i条数据输入输出线输入的数据分别写入到上述n个存储单元阵列的第i个存储单元阵列；和写入读出控制部，该写入读出控制部根据写入许可信号来使上述数据排列切换输出部和上述数据写入部中的某一个工作，所以具有可以将任意的信息数据存储在多个存储器地址中，只读出预定的数据位，从而能够削减用于存储冗长数据的存储器面积的效果。
又，如果根据与本发明的方案12有关的存储装置，则因为在方案11中记载的存储装置中，上述数据排列切换输出部对各存储单元阵列中的每一个分别具有：第j个多路复用器电路，该第j个多路复用器电路根据数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；第i个读出缓冲器电路，该第i个读出缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输入输出线；和第j个读出缓冲器电路，该第j个读出缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i条和第j条中的某一条数据输入输出线，上述数据写入部具有：第i个写入缓冲器电路，该第i个写入缓冲器电路可控制是否将第i条数据输入输出线的数据输出到上述位i的存储单元阵列的第i条列线；上述写入读出控制部具有：第i个逻辑门电路，该第i个逻辑门电路根据上述写入许可信号来将上述列解码器的第i个输出输出到上述数据排列切换部或上述数据写入部中的某一个；和第j个逻辑门电路，该第j个逻辑门电路根据上述写入许可信号来将上述第j个多路复用器的输出输出到上述数据排列切换部或上述数据写入部中的某一个，所以具有通过具有上述那样结构的数据排列切换输出部，能够削减用于存储冗长数据的存储器面积的效果。
又，如果根据与本发明的方案13有关的存储装置，则因为在方案12中记载的存储装置中，上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据线，当非有效时将上述第j条列线的输出输出到上述第i条数据线，所以具有通过多路复用器电路和缓冲电路进行上述那样的工作，能够削减用于存储冗长数据的存储器面积的效果。
又，如果根据与本发明的方案14有关的存储器应用装置，则因为备有发送器，上述发送器具备：处理器；发送数据存储RAM，该发送数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储发送数据，并且将从该处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和发送电路，该发送电路交接上述处理器从上述发送数据存储RAM读出的发送数据，所以具有由于不需要用于交织处理的专用存储器或存储经过交织的数据的存储区域，从而能够削减存储器面积的效果。
又，如果根据与本发明的方案15有关的存储器应用装置，则因为备有接收器，上述接收器具备：处理器；接收数据存储RAM，该接收数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储接收数据，并且将从该处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和接收电路，该接收电路接收上述处理器存储到上述接收数据存储RAM的接收数据，所以具有由于不需要用于去交织处理的专用存储器或存储经过去交织的数据的存储区域，从而能够削减存储器面积的效果。
又，如果根据与本发明的方案16有关的存储器应用装置，则因为备有发送接收系统，该发送接收系统具备：发送器；接收器；和相互连接上述发送器和上述接收器的传输路径，上述发送器具备：处理器；发送数据存储RAM，该发送数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储发送数据，并且将从该处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和发送电路，该发送电路交接上述处理器从上述发送数据存储RAM读出的发送数据，上述接收器具备：处理器；接收数据存储RAM，该接收数据存储RAM由在方案11中记载的存储装置构成，利用上述处理器存储接收数据，并且将从该处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和接收电路，该接收电路接收上述处理器存储到上述接收数据存储RAM的接收数据，所以具有由于不需要用于交织处理、去交织处理的专用存储器或存储经过交织、去交织的数据的存储区域，从而能够削减存储器面积，并且能够减轻处理器负担的效果。
又，如果根据与本发明的方案17有关的存储器应用装置，则因为备有处理器系统，该处理器系统具备：CPU；和程序存储器，该程序存储器由在方案1中记载的存储装置构成，存储由上述CPU执行的程序，并且输入该CPU输出的地址，将该地址中的上位地址用作上述数据排列切换信号，所以能够用相同的存储区域执行多个不同的程序，从而可以削减程序存储器的存储器尺寸。
又，如果根据与本发明的方案18有关的存储器应用装置，则因为备有处理器系统，该处理器系统具备：由在方案1中记载的存储装置构成的程序存储器；输入第1系统时钟信号的第1CPU；输入反转了上述第1系统时钟信号的第2系统时钟信号的第2CPU；和选择上述第1CPU输出的地址信号和上述第2CPU输出的地址信号并输出到上述程序存储器的选择部，其中，当上述第1系统时钟信号为第1逻辑值时将上述第1CPU输出的地址信号输入到上述程序存储器中，当上述第1系统时钟信号为第2逻辑值时将上述第2CPU输出的地址信号输入到上述程序存储器中，所以具有即便在存在多个CPU的情形中，也由于能够用一个程序存储器的相同存储区域执行多个不同的程序，从而可以削减程序存储器的存储器尺寸的效果。
附图说明
图1是表示与本发明的实施方式1有关的存储装置的概略结构的框图。
图2(a)是用于表示与本发明的实施方式1有关的存储装置的地址变换工作原理的，表示4×4点的数字“1”的图。
图2(b)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示分配给4×4点的数字“1”的地址的图。
图2(c)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示由最初的水平扫描读出的地址0的数据的图。
图2(d)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示由最初的水平扫描读出的字体数据的图。
图2(e)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示顺时针90度旋转画面的状态的图。
图2(f)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示在顺时针90度旋转画面的状态中读出的地址的图。
图2(g)是用于表示与本发明的实施方式1有关的存储装置的数据排列变换工作原理的，表示正立地显示字体的状态的图。
图3是表示与本发明的实施方式2有关的存储器应用装置的第1显示控制装置中的概略结构的框图。
图4是表示图3中的数据排列变换电路的图。
图5(a)是表示图3中的字体数据的状态的图。
图5(b)是表示当将TV画面设置成横长时显示图3中的字体数据的状态的图。
图5(c)是表示当将TV画面设置成纵长时显示图3中的字体数据的状态的图。
图6是表示与本发明的实施方式2有关的存储器应用装置的第2显示控制装置中的概略结构的框图。
图7是表示图6中的存储器访问控制电路的图。
图8是表示图6中的数据排列变换电路的图。
图9(a)是表示图6中的字体数据的状态的图。
图9(b)是表示当将TV画面设置成横长时显示图6中的字体数据的状态的图。
图9(c)是表示当将TV画面设置成纵长时显示图6中的字体数据的状态的图。
图10是表示与本发明的实施方式3有关的存储装置的概略结构的框图。
图11是表示与本发明的实施方式4有关的存储器应用装置的第3显示控制装置中的存储器访问控制电路的概略结构的框图。
图12(a)是表示本实施方式4中的字体数据的状态的图。
图12(b)是表示当将TV画面设置成横长时显示本实施方式4中的字体数据的状态的图。
图12(c)是表示当将TV画面设置成纵长时显示本实施方式4中的字体数据的状态的图。
图13是表示与本发明的实施方式5有关的存储装置的概略结构的框图。
图14是表示与本发明的实施方式6有关的存储器应用装置的发送接收系统中的概略结构的框图。
图15(a)是与本发明的实施方式6有关的发送器侧的处理器中的命令步骤的流程图。
图15(b)是与本发明的实施方式6有关的接收器侧的处理器中的命令步骤的流程图。
图16(a)是表示用与本发明的实施方式7有关的存储器应用装置的第1CPU的处理器系统中的概略结构的框图。
图16(b)是表示用与本发明的实施方式7有关的存储器应用装置的第1、第2CPU的处理器系统中的概略结构的框图。
图17是表示已有的存储装置的ROM中的结构的框图。
图18是表示已有的存储器应用装置的显示控制装置中的结构的框图。
图19(a)是表示图18中的字体数据的状态的图。
图19(b)是表示当将TV画面设置成横长时显示图18中的字体数据的状态的图。
图19(c)是表示当将TV画面设置成纵长时显示图18中的字体数据的状态的图。
图20(a)是表示将TV画面设置成横长的状态的图。
图20(b)是表示将TV画面设置成纵长的状态的图。
图20(c)是表示将TV画面设置成横长而显示4×4点的数字“1”的状态的图。
图20(d)是表示将TV画面设置成纵长而显示4×4点的数字“1”的状态的图。
图21(a)是表示当在TV画面上用灰度等级色显示图18中的字体数据的色表现时的层的图。
图21(b)是表示当在TV画面上用灰度等级色显示图18中的字体数据的色表现时的水平扫描的图。
图22是表示存储在图20的存储器中的字体数据的逻辑地址空间图像的图。
图23是表示已有的存储器应用装置的发送接收系统中的结构的框图。
图24(a)是表示图23的发送接收系统中的发送数据的一个例子的图。
图24(b)是表示图23的发送接收系统中的传送数据的一个例子的图。
图25(a)是在通常的RAM中用处理器的逻辑运算功能等实现交织处理时的流程图。
图25(b)是在通常的RAM中用处理器的逻辑运算功能等实现去交织处理时的流程图。
图26是表示在用已有的存储器应用装置的CPU的处理器系统中的结构的框图。
(附图标记说明)
100 存储块
10，11，12，13，...，1n-1 存储单元阵列
101、201、301 数据排列切换输出部
102 字解码器
103 列解码器
20，...，2m-1 字选择信号
30，...，3n-1 列选择信号
000，...，0m-1n-1、100，...，1m-1n-1、200，...，2m-1n-1、300，...，3m-1n-1、...、n-100，...，n-1m-1n-1 存储单元
200，...，20n-1、210，...，21n-1、...、2n-10，...，2n-1n-1、400，...，40n-1 缓冲器电路
300，...，30n-1、310，...，31n-1、...、3n-10，...，3n-1n-1 多路复用器
40，...，4n-1 数据输出
410，...，41n-1 数据输出
500，...，50n-1、510，...，51n-1、520，...，52n-1、530，...，53n-1、500a，...，50n-1a、500b，...，50n-1b2 输入“与”门电路
104 存储单元阵列选择部
105 数据写入部
106 写入读出控制部
131 数据排列切换信号
206 显示用字体ROM
503 显示工作控制电路
509 显示数据移位寄存器
513 数据排列变换电路
517 存储器访问控制电路
600，1000 加法器
601，1001 乘法器
具体实施方式
下面，一面参照附图一面说明与本发明的实施方式有关的存储装置和存储器应用装置。
(实施方式1)
首先，使用附图说明与本发明的实施方式1有关的存储装置。图1是表示与本发明的实施方式1有关的存储装置的概略结构的框图。
在图1中，100是存储块，10，11，...，1n-1是存储单元阵列，20，21，...，2m-1是字选择信号，30，31，...，3n-1是列选择信号，000，001，...，0m-1n-1、100，101，...，1m-1n-1、...、n-100，n-101，...，n-1m-1n-1是存储单元，40，41，...，4n-1是数据输出。
它们与图17所示的已有的存储装置1635的存储单元阵列1601，1602，...，1603，字选择信号1604，1605，...，1606，列选择信号1607，1608，...，1609，存储单元1610，1611，...，1612，1613，1614，...，1615，1616，1617，...，1618，数据输出1628，1629，...，1630同样。
此外，存储单元000，001，...，0m-1n-1、100，101，...，1m-1n-1、...、n-100，n-101，...，n-1m-1n-1，在图中的横方向上通过未图示的m条字线相互连接起来，并且在纵方向上通过未图示的n条列线(与各存储单元阵列有关)相互连接起来。将上述字选择信号输入到m条字线。
2ii(i＝0至n-1)是持有放大存储单元iii和连接在与它相同的列线(未图示)上的其它的存储单元的输出的读出放大器功能，并且持有能够根据列选择信号3i控制放大结果的输出/非输出的门电路功能的缓冲器电路。
2ij(i，j＝0至n-1，其中i≠j)是持有放大存储单元iij和连接在与它相同的列线(未图示)上的存储单元的输出的读出放大器功能，并且持有能够根据多路复用器3ij的输出和数据排列切换信号131、数据排列切换信号131的反转信号(根据反相器132)控制放大结果的输出/非输出的门电路功能的缓冲器电路。
这里，与位i(i＝0，1，...，n-1)的存储单元阵列1i的列地址i对应的缓冲器电路，即与位0的存储单元阵列10的存储单元000对应的缓冲器电路200，与位1的存储单元阵列11的存储单元101对应的缓冲器电路211，...，与位n-1的存储单元阵列1n-1的存储单元n-10n-1对应的缓冲器电路2n-1n-1分别由单一的缓冲器电路200a，211a，...，2n-1n-1a构成。
与此相对，其它的缓冲器电路201，...，20n-1、210，212(未图示)，...，21n-1、...、2n-10，2n-11，...，2n-1n-2分别由3个缓冲器电路，即，
缓冲器电路201a，...，20n-1a、210a，212a(未图示)，...，21n-1a、...、2n-10a，2n-11a，...，2n-1n-2a和
缓冲器电路201b，...，20n-1b、210b，212b(未图示)，...，21n-1b、...、2n-10b，2n-11b，...，2n-1n-2b和
缓冲器电路201c，...，20n-1c、210c，212c(未图示)，...，21n-1c、...、2n-10c，2n-11c，...，2n-1n-2c构成。
这是因为存在着即便进行字体数据的旋转也不需要变换的所谓的不动点，与该不动点对应的缓冲器电路能够由1个缓冲器电路构成的缘故。单一的缓冲器电路2iia，分别只由列选择信号3i控制，输出分别与数据输出4i连接。
这些缓冲器电路200，...，20n-1、210，...，21n-1、...、2n-10，...，2n-1n-1中，使构成它的缓冲器电路200a，...，20n-1a、210a，...，21n-1a、...、2n-10a，...，2n-1n-1a分别与存储单元000，...，00n-1、100，...，10n-1、...、n-100，...，n-10n-1对应的列线(未图示)连接。
缓冲器电路200a，211a，...，2n-1n-1a的输出与数据输出40，41，...，4n-1连接。
又，缓冲器电路201b，...，20n-1b、210b，212b(未图示)，...，21n-1b、...、2n-10b，...，2n-1n-2b分别与缓冲器电路201a，...，20n-1a、210a，212a(未图示)，...，21n-1a、...、2n-10a，...，2n-1n-2a的后级连接，它的输出分别与数据输出41，...，4n-1、40，42(未图示)，...，4n-1、...、40，...，4n-2连接。
进一步，缓冲器电路201c，...，20n-1c、210c，212c(未图示)，...，21n-1c、...、2n-10c，...，2n-1n-2c分别与缓冲器电路201a，...，20n-1a、210a，212a(未图示)，...，21n-1a、...、2n-10a，...，2n-1n-2a的后级连接，它的输出分别与数据输出40，...，40、41，41，...，41、...、4n-1，...，4n-1连接。
多路复用器301，由数据排列切换信号131选择控制，当数据排列切换信号131为L电平时输出列选择信号31，当为H电平时输出列选择信号30。同样，多路复用器30n-1，当数据排列切换信号131为L电平时输出列选择信号3n-1，当为H电平时输出列选择信号30。
多路复用器310，当数据排列切换信号131为L电平时输出列选择信号30，当为H电平时输出列选择信号31。多路复用器312(未图示)，当数据排列切换信号131为L电平时输出列选择信号32(未图示)，当为H电平时输出列选择信号31。
多路复用器31n-1，当数据排列切换信号131为L电平时输出列选择信号3n-1，当为H电平时输出列选择信号31。多路复用器3n-10，当数据排列切换信号131为L电平时输出列选择信号30，当为H电平时输出列选择信号3n-1。
多路复用器3n-1n-2，当数据排列切换信号131为L电平时输出列选择信号3n-2，当为H电平时输出列选择信号3n-1。
又，多路复用器301，...，30n-1，310，312(未图示)，...，31n-1、...、3n-10，...，3n-1n-2分别具有：2输入OR门电路301a，...，30n-1a、310a，312a(未图示)，...，31n-1a、...、3n-10a，...，3n-1n-2a；2输入AND门电路301b，...，30n-1b、310b，312b(未图示)，...，31n-1b、...、3n-10b，...，3n-1n-2b；和2输入AND门电路301c，...，30n-1c、310c，312c(未图示)，...，31n-1c、...、3n-10c，...，3n-1n-2c。
而且，构成为由2输入OR门电路ka接受这些2输入AND门电路kb(k＝301，...，30n-1，310，312(未图示)，...，31n-1、...、3n-10，...，3n-1n-2)和2输入AND门电路kc的输出。多路复用器k的输出成为如下那样。
其中，设以下式子的右项中的符号表示相应的信号线的逻辑值，
“/”表示信号的逻辑值的反转，“·”表示逻辑积。
成为
多路复用器301的输出＝/131·31+131·30
多路复用器30i的输出＝/131·3i+131·30(未图示)
多路复用器30n-1的输出＝/131·3n-1+131·30
多路复用器310的输出＝/131·30+131·31
多路复用器312的输出＝/131·32+131·31(未图示)
多路复用器31i的输出＝/131·3i+131·31(未图示)
多路复用器31n-1的输出＝/131·3n-1+131·31
多路复用器3n-10的输出＝/131·30+131·3n-1
多路复用器3n-1i的输出＝/131·3i+131·3n-1(未图示)
多路复用器3n-1n-2的输出＝/131·3n-2+131·3n-1
又，缓冲器电路201a，...，20n-1a、210a，212a(未图示)，...，21n-1a、...、2n-10a，...，2n-1n-2a的控制信号是多路复用器301，...，30n-1，310，311(未图示)，...，31n-1、...、3n-10，...，3n-1n-2的输出信号。
缓冲器电路201b，...，20n-1b、210b，212b(未图示)，...，21n-1b、...、2n-10b，...，2n-1n-2b的控制信号是数据排列切换信号131本身，缓冲器电路201c，...，20n-1c、210c，212c(未图示)，...，21n-1c、...、2n-10c，...，2n-1n-2c的控制信号是根据反相器132的数据排列切换信号131的反转信号。
又，数据排列切换输出部101由上述的缓冲器电路200，...，2ii，...，2n-1n-1、缓冲器电路201，...，20n-1、210，212(未图示)，...，21n-1、...、2n-10，...，2n-1n-2和多路复用器301，...，30n-1，310，312(未图示)，...，31n-1、...、3n-10，...，3n-1n-2构成。
该数据排列切换输出部101，与数据排列切换信号131相应地，将来自位0至位n-1的各存储单元阵列的分别各1位的n位数据，或来自位0至位n-1中的某1个存储单元阵列的同一字的n位数据中的某一个输出到数据输出40，...，4n-1。
下面说明工作。
当将H电平输入到存储块100的字选择信号20和列选择信号30中，将L电平输入到其它的字选择信号21，...，2m-1和列选择信号31，...，3n-1中时，这时如果数据排列切换信号131为L电平，则缓冲器电路200，210，...，2n-10将存储单元000，100，...，n-100的输出输出到数据输出40，41，...，4n-1，其它的缓冲器电路201，...，20n-1、211，...，21n-1、...、2n-11，...，2n-1n-1成为非输出。
这时，本存储装置与已有的存储装置同样能够读出存储在预定的存储器地址中的信息数据。
又，如果数据排列切换信号131为H电平，则缓冲器电路200，201，...，20n-1将存储单元000，001，...，00n-1的输出输出到数据输出40，41，...，4n-1，缓冲器电路210，212(未图示)，...，21n-1、...、2n-10，...，2n-1n-1成为非输出，由此本存储装置可以只读出存储在多个存储器地址中的信息数据的预定的数据位。
下面更详细地说明上述2种情形。首先，当数据排列切换信号131为L电平时，
多路复用器301的输出＝31
多路复用器30i的输出＝3i(未图示)
多路复用器30n-1的输出＝3n-1
多路复用器310的输出＝30
多路复用器31i的输出＝3i(未图示)
多路复用器31n-1的输出＝3n-1
多路复用器3n-10的输出＝30
多路复用器3n-1i的输出＝3i(未图示)
多路复用器3n-1n-2的输出＝3n-2
与列选择信号30，31，...，3n-1的成为H的信号对应的多路复用器的输出成为有效。
又，因为缓冲器电路201b，...，20n-1b、210b，...，21n-1b、...、2n-10b，2n-11b，...，2n-1n-2b的控制信号是数据排列切换信号131本身，所以这些缓冲器电路201b，...，20n-1b、210b，...，21n-1b、...、2n-10b，2n-11b，...2n-1n-2b的输出成为非有效。
相反地，缓冲器电路201c，...，20n-1c、210c，...，21n-1c、2n-10c，2n-11c，...，2n-1n-2c的输出成为有效。
从而，例如，如果列选择信号30，31，...，3n-1中只有30成为H，则多路复用器310，...，3n-10的输出成为有效，选择缓冲器电路210a，...，2n-10a的输出。
这时，因为缓冲器电路210b，...，2n-10b的输出成为非有效，缓冲器电路200a的输出也成为有效，所以存储单元000，100，...，n-100的输出出现在数据输出40，41，...，4n-1上。
又，如果列选择信号30，31，...，3n-1中只有31成为H，则只有多路复用器301，321(未图示)，...，3n-11的输出成为有效，缓冲器电路201a，221a(未图示)，...，2n-11a的输出成为有效。又，因为缓冲器电路211a的输出也成为有效，所以存储单元001，101，...，n-101的输出出现在数据输出40，41，...，4n-1上。
下面，同样，如果列选择信号30，31，...，3n-1中只有某个信号成为H，则与它对应的各存储单元的输出出现在数据信号40，41，...，4n-1上。
与此相对，首先，在数据排列切换信号131为H电平的情况下，成为
多路复用器301的输出＝30
多路复用器30i的输出＝30(未图示)
多路复用器30n-1的输出＝30
多路复用器310的输出＝31
多路复用器31i的输出＝31(未图示)
多路复用器31n-1的输出＝31
多路复用器3n-10的输出＝3n-1
多路复用器3n-1i的输出＝3n-1(未图示)
多路复用器3n-1n-2的输出＝3n-1
因此，例如当列选择信号30，31，...，3n-1中只有信号30成为H时，缓冲器电路200a，201a，...，20n-1a的输出成为有效。
这时，因为缓冲器电路201b，...，20n-1b的输出成为有效，缓冲器电路201c，...，20n-1c的输出成为非有效，所以存储单元000，001，...，00n-1的输出出现在数据输出40，41，...，4n-1上。
又，当列选择信号30，31，...，3n-1中只有信号31成为H时，缓冲器电路210a，211a，...，21n-1a的输出成为有效。
这时，因为缓冲器电路210b，212b(未图示)，...，21n-1b的输出成为有效，缓冲器电路210c，212c(未图示)，...，21n-1c的输出成为非有效，所以存储单元100，101，...，10n-1的输出出现在数据输出40，41，...，4n-1上。
下面，同样，如果列选择信号30，31，...，3n-1中只有某个信号成为H，则与它对应的存储单元阵列的同一行地址的全部输出出现在数据信号40，41，...，4n-1中。
下面，为了使说明简略化，将与已有例同样的4×4字体数据作为例子进行说明。
对图2(a)所示的4×4的字体数据“1”，设如图2(b)所示那样分配地址。
这里，如果画面为标准状态，即设置成横长的，数据排列切换信号131为L电平，则如图2(c)所示，在最初的水平扫描中被读出的地址0的数据，如图2(d)所示，字体数据如图2(d)所示被读出与最上段相应的行。
可是，当将画面顺时针旋转了90度时，在画面右端纵显示出图2(e)的状态，但是通过将数据排列切换信号131设定为H，读出图2(f)，显示图2(g)，显示出逆时针旋转了90度的字体。因为画面已经顺时针旋转了90度，所以抵消了该顺时针旋转的旋转份量，字体在正立的状态下被显示出来。
这样，如果根据本实施方式1，则因为构成为当进行从构成存储单元阵列的存储单元的读出时，可以根据数据排列切换信号的值控制读出各存储单元阵列的同一地址的存储单元还是读出构成1个存储单元阵列的同一行的全部地址的存储单元，所以可以进行从同一存储装置读出各存储单元阵列的同一地址的存储单元或者读出构成1个存储单元阵列的同一行的全部地址的存储单元这2种不同的读出，不需要准备与这2种读出方式对应的不同的存储装置，可以削减存储器容量或面积。
(实施方式2)
下面，图3说明与本发明的实施方式2有关的存储器应用装置。
图3是表示作为与本发明的实施方式2有关的存储器应用装置的显示控制装置的概略结构的框图。
在图3中，显示控制装置200、水平同步信号201、垂直同步信号202、显示工作控制电路203、显示用字体地址204、显示用字体数据207、显示数据208、显示数据移位寄存器209、显示用点时钟210、显示信号211、显示器212，分别与图18所示的已有的存储器应用装置的显示控制装置1700、水平同步信号1701、垂直同步信号1702、显示工作控制电路1703、显示用字体地址1704、显示用字体数据1706、显示数据1707、显示数据移位寄存器1708、显示用点时钟1709、显示信号1710、显示器1711相同。
205是当通常地(横长地)配置显示器212时成为L电平，当使显示器212旋转90度而配置在纵方向(纵长地配置)时成为H电平的显示器配置信号。
213是输入显示用字体数据207和显示器配置信号205，当显示器配置信号205为L电平时原封不动地输出显示用字体数据207作为变换字体数据214，当为H电平时从最上位到最下位反转显示用字体数据207的数据排列，作为变换字体数据214输出的数据排列变换电路。
206是与本发明的实施方式1有关的存储装置同样地构成的显示用字体ROM，使显示器配置信号205与图1的数据排列切换信号131连接。
图4是表示图3中的数据排列变换电路213的图。输入到数据排列变换电路213的显示用字体数据207，由排列变换电路300从最上位到最下位反转数据排列的排列顺序并进行输出。这就是进行当使画面向右方向旋转90度时所必需的，数据的上位侧和下位侧的调换。
选择器301是在显示器配置信号205为L电平时输出显示用字体数据207作为变换字体数据214，在H电平时输出来自排列变换电路300的输出作为变换字体数据214的电路。
在如以上那样地构成的显示控制装置200中，因为当进行显示工作时，当通常地配置显示器212时显示器配置信号205成为L电平，所以从显示用字体ROM206读出的显示用字体数据207，与已有技术相同，读出图19(a)所示的相同的字体数据，从数据排列变换电路213原封不动地输出显示用字体数据207作为变换字体数据214，所以在TV画面上进行与已有技术相同的图19(b)所示的显示。
与此相对，当将显示器212配置在纵方向上时，因为显示器配置信号205成为H电平，所以从显示用字体ROM206读出的显示用字体数据207，将在图19(a)所示的字体数据的第1行读出的位0的数据作为最下位的位，将在第2行读出的位0的数据作为位1，...，将在当字体数据为纵m点时的第m行读出的位0的数据作为最上位的位，分别被读出。
下面，由数据排列变换电路213从最上位到最下位反转数据排列的排列顺序，由此在TV画面上显示图5(a)所示的字体数据作为变换字体数据214。图5(b)表示从通常(横长)地配置的方向观察这时的TV画面的状态。当使它向右方向旋转90度时成为图5(c)所示的状态。这表示即便使画面向右方向旋转90度，也能够正立地显示图19(a)所示的字体数据。
下面，图6是表示作为与本发明的实施方式2有关的存储器应用装置的其它显示控制装置的概略结构的框图。
在图6中，显示控制装置500、水平同步信号501、垂直同步信号502、显示工作控制电路503、显示用字体地址504、显示器配置信号505、显示用字体ROM506、显示用字体数据507、显示数据508、显示数据移位寄存器509、显示用点时钟510、显示信号511、显示器512、变换字体数据514分别与图3所示的存储器应用装置的显示控制装置200、水平同步信号201、垂直同步信号202、显示工作控制电路203、显示用字体地址204、显示器配置信号205、显示用字体ROM206、显示用字体数据207、显示数据208、显示数据移位寄存器209、显示用点时钟210、显示信号211、显示器212、变换字体数据214相同。
515是当配置TV画面时，在通常地配置时和向右方向旋转90度时成为L电平，只在向左方向旋转90度时成为H电平的表示旋转方向的显示器配置方向信号。
516是对水平同步信号501进行计数的结果得到的值，是当字体数据的第1行的水平扫描开始时复位为0，而且当字体数据为纵n点时的第n行的水平扫描完成时停止计数的水平扫描计数值，517是用于在第1行读出在图5(a)所示的字体数据的第n行读出的字体数据，在第n行读出在第1行读出的字体数据的存储器访问控制电路。
518是从存储器访问控制电路517输出的变换字体地址，513是当显示器配置信号505为L电平时，或者显示器配置信号505为H电平并且显示器配置方向信号515为H电平时原封不动地输出显示用字体数据507作为变换字体数据514，只当显示器配置信号505为H电平并且显示器配置方向信号515为L电平时从最上位到最下位反转显示用字体数据507的数据排列，作为变换字体数据514而输出的数据排列变换电路。
图7是表示图6中的存储器访问控制电路517的图。
与图5(a)所示的字体数据的纵点数相应地由加法器600将n-1的值加在输入到存储器访问控制电路517的显示用字体地址504上，由减法器602减去由乘法器601使水平扫描计数值516二倍的值，将其结果输入到选择器603中。
只在2输入“与”门电路604检测出显示器配置信号505为H电平并且显示器配置方向信号515成为H电平时，选择器603输出减法器602的减法结果作为变换字体地址518。在除此以外的情形中，选择器603输出显示用字体地址504。
下面，图8是表示图6中的数据排列变换电路513的图。
在数据排列变换电路513中，排列变换电路700从最上位到最下位反转显示用字体数据507的数据排列的排列顺序。只在2输入“与”门电路702检测出显示器配置信号505为H电平并且显示器配置方向信号515成为L电平时，选择器701选择排列变换电路700的输出结果，并输出该结果作为变换字体数据514。
在除此以外的情形中，选择器701输出显示用字体数据507。
在以上那样地构成的显示控制装置500中，当进行显示工作时，使显示器512向右方向旋转90度而配置在纵方向上时，因为显示器配置信号505为H电平并且显示器配置方向信号515成为L电平，所以从存储器访问控制电路517原封不动地输出显示用字体地址504作为变换字体地址518。
又，在数据排列变换电路513中，通过由选择器701选择由排列变换电路700从最上位到最下位反转显示用字体数据507的数据排列的排列顺序的结果，作为变换字体数据514输出，进行与图5所示的画面显示相同的显示工作。
另一方面，当使显示器512向左方向旋转90度而进行配置时，因为显示器配置信号505为H电平并且显示器配置方向信号515成为H电平，所以在存储器访问控制电路517中将n-1的值加在显示用字体地址504上，并减去使水平扫描计数值516二倍的值，由此将用于读出图5(a)所示的字体数据的第n行(在水平扫描计数值中为n-1)的数据的显示用字体地址504输出到第1行(在水平扫描计数值中为0)作为变换字体地址518，将用于读出第1行数据的显示用字体地址504输出到第n行作为变换字体地址518。
又，在数据排列变换电路513中，因为原封不动地输出显示用字体数据507作为变换字体数据514，显示在TV画面上，所以进行与图5所示的画面显示相同的显示工作。在图9(a)中表示这时的字体数据。
将在图19(a)所示的字体数据的第1行读出的最上位的位的数据作为最下位的位，将第2行读出的最上位的位的数据作为位1，而且将在字体数据为纵m点时的第m行读出的最上位的位的数据作为最上位的位读出并进行显示。
图9(b)表示从通常地配置的方向观察这时的TV画面的状态。使该画面向左方向旋转90度时成为图9(c)所示的状态。这表示即便使画面向左方向旋转90度也能够正立地显示图19(a)所示的字体数据。
这样，如果根据本实施方式2，则具有能够得到如下存储器应用装置的效果，该存储器应用装置因为设置了当进行来自构成存储单元阵列的存储单元的读出时，根据数据排列切换信号的值来控制读出各存储单元阵列的同一地址的存储单元，还是读出构成1个存储单元阵列的同一行的全部地址的存储单元的显示工作控制电路，所以在横长地设置画面，或者使画面旋转90度而纵长地设置的某一个状态中，都只用记录同一内容的字体数据，在无论那个状态中都能够以正立状态显示字体。
(实施方式3)
使用附图说明与本发明的实施方式3有关的存储装置。
图10是表示与本发明的实施方式3有关的存储装置的概略结构的框图。
在图10中，与图1相同的标号表示相同或相当的结构。10，11，12，13是存储单元阵列0，存储单元阵列1，存储单元阵列2，存储单元阵列3，都与信息数据的位0对应。
此外，虽然没有图示，但是与位1至位n-1对应地分别设置着由同样的存储单元阵列0，存储单元阵列1，存储单元阵列2，存储单元阵列3构成的存储单元阵列组。
20，...，2m-1是字选择信号，000，...，0m-1n-1、100，...，1m-1n-1、200，...，2m-1n-1、300，...，3m-1n-1是存储单元，40，...，4n-1是数据输出，131是数据排列切换信号。
它们只表示与信息数据的位0对应的结构，但是与存储单元阵列同样，存在着与位1至位n-1对应的结构，通过与位0同样的连接关系进行连接。又，省略了字解码器和列解码器的图示。
下面，只限于位0说明图10的结构。
30，...，3n-1是在输入到存储装置的地址输入的下位地址中，选择在最下位2位的地址输入以外指定的存储器空间的列选择信号。
又，340，341，342，343是在输入到存储装置的地址输入的下位地址中，选择由最下位2位指定的存储器空间的列选择信号，最下位存储器地址的0号与列选择信号40相应，以下同样地1号与列选择信号41相应，2号与列选择信号42相应，3号与列选择信号43相应。
200是持有放大与存储单元000相同的列的存储单元的输出的读出放大器功能，并且能够根据2输入AND门电路500的输出来控制输出/非输出的缓冲器电路。
201是持有放大与存储单元001相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器301的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
20n-1是持有放大与存储单元00n-1相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器30n-1的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
以上表示了进行存储单元阵列10的读出控制的结构，但是关于其它的存储单元阵列11至13也具有同样的结构。
即，210是持有放大与存储单元100相同的列的存储单元的输出的读出放大器功能，并且能够根据2输入AND门电路510的输出来控制输出/非输出的缓冲器电路。
211是持有放大与存储单元101相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器311的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
21n-1是持有放大与存储单元10n-1相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器31n-1的输出、数据排列切换信号131和它的反转信号(根据反相器132)来控制输出/非输出的缓冲器电路。
220是持有放大与存储单元200相同的列的存储单元的输出的读出放大器功能，并且能够根据2输入AND门电路520的输出来控制输出/非输出的缓冲器电路。
221是持有放大与存储单元201相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器321的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
22n-1是持有放大与存储单元20n-1相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器32n-1的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
230是持有放大与存储单元300相同的列的存储单元的输出的读出放大器功能，并且能够根据2输入AND门电路530的输出来控制输出/非输出的缓冲器电路。
231是持有放大与存储单元301相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器331的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
23n-1是持有放大与存储单元30n-1相同的列的存储单元的输出的读出放大器功能，并且能够根据多路复用器33n-1的输出、数据排列切换信号131和它的反转信号来控制输出/非输出的缓冲器电路。
根据数据排列切换信号131选择控制多路复用器301，当数据排列切换信号131为L电平时输出2输入AND门电路501的输出，当为H电平时输出2输入AND门电路500的输出。
同样，根据数据排列切换信号131选择控制多路复用器30n-1，当数据排列切换信号131为L电平时输出2输入AND门电路50n-1的输出，当为H电平时输出2输入AND门电路500的输出。
以上表示了进行存储单元阵列10的读出控制的结构，但是关于其它的存储单元阵列11至13也具有同样的结构。
即，根据数据排列切换信号131选择控制多路复用器311，当数据排列切换信号131为L电平时输出2输入AND门电路511的输出，当为H电平时输出2输入AND门电路510的输出。
根据数据排列切换信号131选择控制多路复用器31n-1，当数据排列切换信号131为L电平时输出2输入AND门电路51n-1的输出，当为H电平时输出2输入AND门电路510的输出。
根据数据排列切换信号131选择控制多路复用器321，当数据排列切换信号131为L电平时输出2输入AND门电路521的输出，当为H电平时输出2输入AND门电路520的输出。
根据数据排列切换信号131选择控制多路复用器32n-1，当数据排列切换信号131为L电平时输出2输入AND门电路52n-1的输出，当为H电平时输出2输入AND门电路520的输出。
根据数据排列切换信号131选择控制多路复用器331，当数据排列切换信号131为L电平时输出2输入AND门电路531的输出，当为H电平时输出2输入AND门电路530的输出。
根据数据排列切换信号131选择控制多路复用器33n-1，当数据排列切换信号131为L电平时输出2输入AND门电路53n-1的输出，当为H电平时输出2输入AND门电路530的输出。
2输入AND门电路500输入列选择信号30、340，2输入AND门电路50n-1输入列选择信号3n-1、340，2输入AND门电路510输入列选择信号30、341，2输入AND门电路51n-1输入列选择信号3n-1、341。
又，2输入AND门电路520输入列选择信号30、342，2输入AND门电路52n-1输入列选择信号3n-1、342，2输入AND门电路530输入列选择信号30、343，2输入AND门电路53n-1输入列选择信号3n-1、343。
又，数据排列切换输出部101，与图1中的数据排列切换输出部101同样，由缓冲器电路200，...，2ii、缓冲器电路201，...，20n-1、210，212(未图示)，...，21n-1、...、2n-10，...，2n-1n-2、多路复用器301，...，30n-1，310，312(未图示)，...，31n-1、...、3n-10，...，3n-1n-2和2输入“与”门电路500，...，53n-1构成。
该数据排列切换输出部101，与数据排列切换信号131相应地，将来自构成第0个存储单元阵列组的存储单元阵列10至13的分别各1位的l位的数据，或者来自第0个存储单元阵列组中的1个存储单元阵列，例如，存储单元阵列10的属于同一字的存储单元，例如000至00n-1的分别各1位的n位的数据中的某一个，与数据排列切换信号131相应地切换输出到数据输出线40至4n-1。
进一步，存储单元阵列选择部104由数据排列切换输出部201和2输入“与”门电路500至53n-1构成，选择上述第0个存储单元阵列组中的存储单元阵列10至13中的某一个。
这里，将进行存储器地址0号的读出访问时的工作作为例子进行说明。
当将H电平输入到存储块100的字选择信号20和列选择信号30、340中，将L电平输入到其它的字选择信号21，...，2m-1和列选择信号31，...，3n-1以及341、342、343中时，如果这时数据排列切换信号131为L电平，则缓冲器电路200将存储单元000的输出输出到数据输出40，缓冲器电路201，...，20n-1、210，...，21n-1、220，...，22n-1、230，...，23n-1成为非输出。
对与信息数据的从位1到位n-1对应的存储单元阵列也分别进行同样的工作，由此能够在数据输出40，...，4n-1中读出存储器地址0号的信息数据。
又，当进行存储器地址0号的读出访问时，如果数据排列切换信号131为H电平，则缓冲器电路200，...，20n-1分别将存储单元000，...，00n-1的输出输出到数据输出40，...，4n-1，缓冲器电路210，...，21n-1、220，...，22n-1、230，...，23n-1成为非输出。
又，当进行存储器地址1号的读出访问时缓冲器电路210，...21n-1能够将存储单元100，...，10n-1的输出输出到数据输出40，...，4n-1中，当进行存储器地址2号的读出访问时缓冲器电路220，...，22n-1能够将存储单元200，...，20n-1的输出输出到数据输出40，...，4n-1中，当进行存储器地址3号的读出访问时缓冲器电路230，...，23n-1能够将存储单元300，...，30n-1的输出输出到数据输出40，...，4n-1中。
因此，当如图22所示的，将一个信息数据存储在多个存储器地址中，在逻辑地址空间中不仅是行方向和列方向而且还需要访问深度方向的逻辑地址空间时，可以以信息数据单位在深度方向只读出预定的数据位。
这样，如果根据本实施方式3，则因为将存储装置构成为当进行从存储收纳在多个存储器地址中的信息数据的存储单元阵列的读出时，可以控制与数据排列切换信号的值相应地读出各存储单元阵列的同一地址的存储单元还是读出构成1个存储单元阵列的同一行的全部地址的存储单元，所以即便在当进行从存储收纳在多个存储器地址中的信息数据的存储单元阵列的读出时，在逻辑地址空间中不仅是行方向和列方向而且还需要访问深度方向的逻辑地址空间的情形中，也可以以信息数据单位在深度方向只读出预定的数据位，具有通过只读出信息数据单位的预定的数据位能够削减用于存储冗长数据的存储器面积的效果。
(实施方式4)
下面，图11说明与本发明的实施方式4有关的存储器应用装置。
图11是表示在作为与本发明的实施方式4有关的存储器应用装置的显示控制装置中的存储器访问控制电路的概略结构的框图，显示控制装置的结构图与图6相同。又，显示用字体ROM506具有与本发明的实施方式3有关的存储装置同样的结构。
这里，当用4位数据显示字体数据的1点时，在图11中，在输入到存储器访问控制电路517中的显示用字体地址504上，与图21(a)所示的字体数据的纵点数相应地由加法器1000加上4×(n-1)的值，由减法器602减去由乘法器1001使水平扫描计数值516八倍得到的值后，将其结果输入到选择器603中。
选择器603，只当2输入“与”门电路604检测出显示器配置信号505为H电平并且显示器配置方向信号515成为H电平时输出减法结果作为变换字体地址518。当除此之外时原封不动地输出显示用字体地址504作为变换字体地址518。
从而，当使画面向左方向旋转90度而纵长地配置时，能够将加上上述的4×(n-1)的值、并减去由乘法器1001使水平扫描计数值516八倍得到的值的运算的结果，作为变换字体地址518输出。
图12(a)表示当使显示器512向右方向旋转90度而配置在纵方向时的字体数据。在图12(a)所示的字体数据的第1行中，图21(a)的字体数据的从层0到层3的最下位数据以连续的存储器地址被读出，又由数据排列变换电路513从最上位到最下位反转数据排列的排列顺序，所以在图21(a)的字体数据的层0的第1行读出的最下位的位的数据作为最上位的位，而且在当字体数据为纵m点时的层0的第m行读出的最下位的位的数据作为最下位的位，一次性读出。
同样读出层1，层2，层3份量的字体数据，作为图12(a)的字体数据的第1行显示出来。图12(b)表示从通常地配置的方向观察这时的TV画面的状态，当使画面向右方向旋转90度时成为图12(c)所示状态，实现持有灰度等级色的色表现的字体数据的显示。
这样，如果根据本实施方式4，则具有能够得到如下存储器应用装置的效果，该存储器应用装置因为设置了当从构成存储成为层的数据的存储单元阵列的存储单元进行读出时，控制与数据排列切换信号的值相应地读出各存储单元阵列的同一地址的存储单元还是读出构成1个存储单元阵列的同一行的全部地址的存储单元的显示工作控制电路，所以即便当在使TV画面旋转90度的用途中显示由多个位数据构成字体数据的1位的，持有灰度等级色的色表现的字体数据时，也能够不准备各个旋转状态的字体数据而进一步削减显示用字体ROM面积。
(实施方式5)
用附图说明与本发明的实施方式5有关的存储装置。图13是表示与本发明的实施方式5有关的存储装置的概略结构的框图。
在图13中，与图1相同的标号表示相同的结构。100是存储块，10是存储单元阵列，20，...，2m-1是字选择信号，30，...，3n-1是列选择信号，000，...，0m-1n-1是存储单元，200，...，20n-1是缓冲器电路，131是数据排列切换信号，132是反相器，301，...，30n-1是多路复用器，它们都与信息数据的位0对应。
虽然没有图示，但是关于位1至位n-1存在同样的存储单元阵列11至1n-1，根据与位0同样的连接关系连接起来。又，省略了字解码器和列解码器的图示。
下面，只关于位0说明图13的结构。
410，...，41n-1是数据输入输出，400，...，40n-1是将数据输入输出410，...，41n-1的信号写入到存储单元000，...，00n-1的输入缓冲器，133是当将数据输入输出410，...，41n-1的信号写入到存储单元000，...，00n-1时成为H电平的写入许可信号，500b是输入写入许可信号133和列选择信号30的2输入AND门电路，500a是以负逻辑输入写入许可信号133并且输入列选择信号30的2输入AND门电路，501b是输入写入许可信号133和多路复用器301的输出的2输入AND门电路，501a是以负逻辑输入写入许可信号133并且输入多路复用器301的输出的2输入AND门电路，50n-1b是输入写入许可信号133和多路复用器30n-1的输出的2输入AND门电路，50n-1a是以负逻辑输入写入许可信号133并且输入多路复用器30n-1的输出的2输入AND门电路。
2输入AND门电路500b，...，50n-1b的输出作为控制信号与输入缓冲器400，...，40n-1连接，当2输入AND门电路500b，...，50n-1b的输出为H电平时将数据输入输出410，...，41n-1的信号写入到存储单元000，...，00n-1成为许可状态，当为L电平时被禁止。又，在缓冲器电路200，...，20n-1上作为控制信号连接2输入AND门电路500a，...，50n-1a的输出，当写入许可信号133为H电平时被控制为非输出。
又，数据排列切换输出部101具有与图1中的排列切换输出部101同样的结构并进行与图1中的排列切换输出部101同样的工作。
数据写入部105，由缓冲器电路400至40n-1构成，以列单位将数据从数据输入输出410至41n-1写入到构成存储单元阵列10的存储单元000至0m-1n-1。
写入读出控制部106由2输入“与”门电路500a至50n-1a和500b至50n-1b构成，与写入许可信号133相应地使数据排列切换输出部101和数据写入部105中的某一方工作。
以上那样地构成的存储块100，除了进行与根据实施方式1的存储块同样的读出工作外，还可以进行将数据写入到存储单元中的工作。
即，在存储块100中，当将H电平输入到字选择信号20和列选择信号30中，而将L电平输入到其它的字选择信号21至2m-1和列选择信号31至3n-1时，这时如果数据排列切换信号133为L电平而且写入许可信号131为H电平，则因为2输入AND门电路500b的输出成为H电平，其它的2输入AND门电路501b，...，50n-1b的输出成为L电平，所以将数据输入输出410的信号只写入到存储单元000中。
同样，与信息数据的从位1到位n-1对应的存储单元阵列也进行相同的工作，由此能够从数据输入输出410，...，41n-1写入n位信息数据。
下面同样，当下一个存储器地址时，将H电平输入到字选择信号20和列选择信号31中，而将L电平输入到其它的字选择信号21，...，2m-1和列选择信号30，32，...，3n-1中，同样，如果数据排列切换信号133为L电平并且写入许可信号131为H电平，则将数据输入输出411的信号只写入到存储单元001中。
下面，如果将H电平输入到字选择信号20、列选择信号30和数据排列切换信号133中，写入许可信号131为L电平，则和与本发明的实施方式1有关的存储装置同样，可以将存储单元000，...，00n-1的输出作为n位的信息数据读出到数据输入输出410，...，41n-1中。
这样，如果根据本实施方式5，则因为将可改写的存储装置构成为当从构成存储单元阵列的存储单元进行读出时，可以与数据排列切换信号的值相应地控制读出各存储单元阵列的同一地址的存储单元还是读出构成1个存储单元阵列的同一行的全部地址的存储单元，所以可以进行从相同的可以改写的存储装置读出各存储单元阵列的同一地址的存储单元或者读出构成1个存储单元阵列的同一行的全部地址的存储单元这2种不同的读出，不需要准备与这2种读出方式对应的不同的存储装置，可以削减存储器容量或面积。
(实施方式6)
下面，图14说明与本发明的实施方式6有关的存储器应用装置。
图14是表示与本发明的实施方式6有关的存储器应用装置的发送接收系统中的概略结构的框图。
在图14所示的发送接收系统中，1300是发送器，1301是处理器，1303是发送电路，1304是传送路径，1305是接收器，1306是接收电路，1307是处理器，与图23所示的发送器2100，处理器2101，发送电路2104，传送路径2105，接收器2106，接收电路2107，处理器2108相同。
1309是当进行用于传送发送数据的交织处理时处理器1301输出H电平，当除此以外时成为L电平的交织控制信号，1310是当进行传送数据的去交织处理时处理器1307输出H电平，当除此以外时成为L电平的去交织控制信号。
1302，1308是具有与本发明的实施方式5的存储装置同样结构的发送数据存储RAM和接收数据存储RAM，交织控制信号1309和去交织控制信号1310与图13的数据排列切换信号131连接。
在以上那样构成的发送接收系统中，当从发送器1300传送发送数据时，处理器1301预先将发送数据存储在发送数据存储RAM1302中，当读出发送数据时使交织控制信号1309成为H电平。
这时，发送数据存储RAM1302，如果为了使图13的存储装置的结构与交织方式对应，而采用当以n位周期交织处理传送数据时存储单元阵列10内的存储单元1201的数目成为n的结构，则图24(a)所示的发送数据只要从发送数据存储RAM1302读出就成为图24(b)那样的经过交织的传送数据，只进行将数据交付给发送电路1303的处理。
而且，当由接收器1305接收传送数据时，处理器1307从接收电路1306输入传送数据，存储在接收数据存储RAM1308中，当读出传送数据时使去交织控制信号1310成为H电平。
这时，当接收数据存储RAM1308使用与交织方式对应的发送数据存储RAM1302相同的RAM时，只要从接收数据存储RAM1308读出图24(b)那样的经过交织的传送数据，就可以读出与图24(a)所示的发送数据相同的数据作为接收数据。
又，用流程图在图15(a)中表示在发送器1300中的利用处理器1301的命令步骤，在图15(b)中表示在接收器1308中的利用处理器1307的命令步骤。
因为在上述两种情况下都只要以将全部传送数据数除以在发送数据存储RAM1302或接收数据存储RAM1308中一次读出的数据位数得到的次数大小来重复3或4个命令步骤即可，所以可以用数10步骤的运算处理次数执行发送接收处理。
这样，如果根据本实施方式6，则因为构成为使用实施方式5的存储装置构成发送器的发送数据存储RAM和接收器的接收数据存储RAM，所以不需要用于交织处理的专用存储器或存储经过交织的数据的存储区域、用于去交织处理的专用存储器或存储经过去交织的数据的存储区域，从而具有能够削减构成发送接收系统的存储器的面积的效果。
(实施方式7)
下面，图16说明与本发明的实施方式7有关的存储器应用装置。
图16(a)是表示用与本发明的实施方式7有关的存储器应用装置中的第1CPU的处理器系统中的概略结构的框图。
在图16(a)所示的用CPU的处理器系统中，1500是CPU，1501是地址总线，与图26的用已有CPU的处理器系统的CPU2400，地址总线2401相同。
1502是地址总线1501的上位地址信号，1503是具有与本发明的实施方式1有关的存储装置的结构的程序存储器，上位地址信号1502与图1的数据排列切换信号131连接。
CPU1500，为了执行程序，将地址总线1501输入到程序存储器1503中，读出存储在相应的存储空间中的命令码。又，在已经存储着程序或数据表的存储空间内，对不同种类的程序的命令码，跨过多个存储器地址而分割并配置在不用作命令码的数据位中。
CPU1500为了执行不同种类的程序，对根据上位地址信号1502分配的存储空间读出命令码。这时，因为通过由CPU1500只读出已经存储着程序或数据表的存储空间内的预定数据位，执行不同种类的程序，能够用相同的存储区域执行多个不同的程序，所以可以削减程序存储器1503的存储器尺寸。
又，图16(b)是表示用与本实施方式7有关的存储器应用装置中的第1，第2CPU的处理器系统中的概略结构的框图。
在图16(b)所示的用CPU的处理器系统中，1506，1507是CPU，1508，1509是地址总线，1511是程序存储器，与图16(a)的用CPU的处理器系统的CPU1500，地址总线1501，程序存储器1503相同。
1504是CPU1506的系统时钟，1505是系统时钟1504的反转信号且成为CPU1507的系统时钟，CPU1506和CPU1507在相互相差系统时钟的半相大小的定时进行工作。
1510是将系统时钟1505作为选择信号选择地址总线1508，1509中的某一个，输出到程序存储器1511的选择器，又，系统时钟1505与图1的数据排列切换信号131连接。在程序存储器1511中，与图16(a)同样地，跨过多个存储器地址而分割并配置存储在存储空间中的程序的命令码和存储在相同的存储空间的预定数据位中的与上述程序不同种类的程序的命令码。
在用以上那样构成的CPU的处理器系统中，当系统时钟1504为H电平时，将CPU1506输出的地址总线1508输入到程序存储器1511中，这时因为将L电平输入到图1的数据排列切换信号131中，所以读出存储在存储空间中的程序并执行。
当系统时钟1504为L电平时，将CPU1507输出的地址总线1509输入到程序存储器1511中，这时因为将H电平输入到图1的数据排列切换信号131中，所以读出被分割并配置到多个存储器地址的预定的数据位的不同种类的程序的命令码并执行，从而即便在多处理器系统中，也可以用一个程序存储器的相同存储区域执行多个不同的程序，所以可以削减程序存储器1511的存储器尺寸。
这样，如果根据本实施方式7，则因为将以相位相互反转的2个系统时钟工作的2个CPU分别输出的地址切换并输入到应用存储器中，所以能够用一个程序存储器的相同存储区域执行多个不同程序，从而可以削减程序存储器的存储器尺寸。
此外，在上述实施方式1，3，4中，使画面沿顺时针方向旋转，但是也可以使画面沿逆时针方向旋转。
又，在上述各实施方式中，表示了使1个画面旋转的情形，但是也可以是在纵方向或横方向，进一步也可以是在该两个方向，增设多个显示器的情形，能够得到同样的效果。
进一步，在上述实施方式1，3，5中，构成存储单元阵列的各存储单元存储1位，但是也可以存储多位，能够得到同样的效果。
又，也可以使上述实施方式3的存储装置与实施方式5的存储装置同样，可以进行读写，能够得到同样的效果。
如以上那样，本发明通过访问预定的存储器地址读出存储在多个存储器地址中的预定的位数据作为来自存储装置的数据输出，或者重新排列数据的排列并读出，由此削减冗长的数据、有效地应用存储区域，从而能够削减存储器的容量，是有用的。

Claims (18)

1.一种存储装置，其特征在于，备有：
存储电路，该存储电路具有n个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；
字解码器，该字解码器同时选择上述n个存储单元阵列的分别各m条字线；
列解码器，该列解码器同时选择上述n个存储单元阵列的分别各n条列线；和
数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将以下两个数据中的某一个切换输出到n条数据输出线，其中，上述两个数据是：来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据。
2.根据权利要求1所述的存储装置，其特征在于：
上述数据排列切换输出部对上述位0至位n-1的各存储单元阵列分别具有：
第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；
第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i个列线的输出输出到第i条数据输出线；和
第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到第j条数据输出线和上述第i条数据输出线中的某一条数据输出线。
3.根据权利要求2所述的存储装置，其特征在于：
上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；且
上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据输出线，在非有效时将上述第j条列线的输出输出到上述第i条数据输出线。
4.一种存储器应用装置，其特征在于，备有：
显示用字体ROM，该显示用字体ROM由在权利要求1中记载的存储装置构成，存储由纵m点、横n点的多点构成的显示数据，使显示用字体地址和当将显示器配置在纵方向上时成为有效状态的显示器配置信号与上述数据排列切换信号连接，输出与上述显示用字体地址和上述显示器配置信号对应的显示用字体数据；和
显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；输入上述显示用字体数据，如果上述显示器配置信号为无效则将上述显示用字体数据作为变换字体数据输出，如果上述显示器配置信号为有效则将使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据输出的数据排列变换电路；和经由上述显示工作控制电路输入上述变换字体数据作为显示数据，并移位输出的显示数据移位寄存器。
5.根据权利要求4所述的存储器应用装置，其特征在于，进一步备有：
存储器访问控制电路，该存储器访问控制电路输入：上述显示工作控制电路生成的、使显示器向左方向旋转90度而配置在纵方向上时成为有效状态的显示器配置方向信号；当开始字体数据的第1行的水平扫描时被复位，在第n行的水平扫描结束的时刻停止计数的水平扫描计数值；和上述显示用字体地址以及上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号这两者都有效则在上述显示用字体地址上加上n-1，将从它的结果减去使上述水平扫描计数值成为2倍后的值得到的值作为变换字体地址输出；
其中，上述显示用字体ROM使上述显示器配置信号与上述数据排列切换信号连接，输出与上述变换字体地址和上述显示器配置信号对应的上述显示用字体数据；
上述显示控制装置输入上述显示用字体数据，如果上述显示器配置信号无效或上述显示器配置方向信号有效则输出上述显示用字体数据作为变换字体数据，如果上述显示器配置信号有效并且上述显示器配置方向信号无效则输出使上述显示用字体数据的数据排列的排列顺序从最上位到最下位进行了反转的数据作为变换字体数据。
6.一种存储装置，其特征在于，备有：
存储电路，该存储电路具有n×l个将可分别存储1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n×l个存储单元阵列被分配为在分别由l个存储单元阵列构成的存储单元阵列组的第i个存储单元阵列组中存储由n位构成的数据的第i位的数据，其中m、n是满足m、n≥2的整数，l是满足n≥l≥2的整数，i是满足0≤i≤l-1的整数；
字解码器，该字解码器同时选择上述n×l个存储单元阵列的每m条字线；
列解码器，该列解码器同时选择上述n×l个存储单元阵列的每n条列线；
数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将以下两个数据中的某一个切换输出到n条数据输出线，其中，上述两个数据是：来自上述第i个存储单元阵列组的第0至第l-1个存储单元阵列的各1位的l位数据、来自该第i个存储单元阵列组的第0至第n-1个中的某一个存储单元阵列的同一字的各1位的n位数据；和
存储单元阵列选择部，该存储单元阵列选择部选择上述第i个存储单元阵列组的第0至第n-1个中某一个存储单元阵列；
其中，存储在上述存储单元中的数据在地址空间中由l个地址的数据构成。
7.根据权利要求6所述的存储装置，其特征在于：
上述数据排列切换输出部对构成上述各存储单元阵列组的l个存储单元阵列的每一个分别具有：
第j个多路复用器电路，该第j个多路复用器电路根据上述数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；
第i个缓冲器电路，该第i个缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输出线；和
第j个缓冲器电路，该第j个缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到第j条数据输出线和上述第i条数据输出线中的某一条数据输出线。
8.根据权利要求7所述的存储装置，其特征在于：
上述存储单元阵列选择部对构成上述各存储单元阵列组的l个存储单元阵列的每一个具有：
逻辑电路，该逻辑电路根据选择该l个存储单元阵列的第0至第l-1个中的某一个存储单元阵列的存储单元阵列选择信号和来自上述列解码器的n个选择输出，使上述第i个缓冲器电路或上述第j个多路复用器电路中的某一个成为有效。
9.根据权利要求7所述的存储装置，其特征在于：
上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；
上述第j个缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据输出线，在非有效时输出到上述第i条数据输出线。
10.一种存储器应用装置，其特征在于，备有：
显示用字体ROM，该显示用字体ROM由在权利要求6中记载的存储装置构成，存储由纵m点、横n点的多点构成的显示数据，以显示用字体地址、和当将显示器配置在纵方向上时成为有效状态的显示器配置信号为输入，使用该数据排列切换信号作为上述显示器配置信号，输出与上述显示用字体地址和上述显示器配置信号相应的显示用字体数据；和
显示控制装置，该显示控制装置具有：根据从外部输入的水平同步信号和垂直同步信号，控制画面上的显示工作，并且生成上述显示用字体地址的显示工作控制电路；和存储器访问控制电路，其中，该存储器访问控制电路输入：上述显示工作控制电路生成的、使显示器向左方向旋转90度而配置在纵方向上时成为有效状态的显示器配置方向信号；当开始字体数据的第1行的水平扫描时被复位，在第n行的水平扫描结束的时刻停止计数的水平扫描计数值；和上述显示用字体地址以及上述显示器配置信号，如果上述显示器配置信号或显示器配置方向信号中的某一个为无效则将上述显示用字体地址作为变换字体地址输出，如果上述显示器配置信号和上述显示器配置方向信号两者都有效，则将n-1的l倍的值加到上述显示用字体地址上，将从它的结果减去上述水平扫描计数值和使l成为2倍后的值的相乘结果得到的值作为变换字体地址输出。
11.一种存储装置，其特征在于，备有：
存储电路，该存储电路具有n个将可分别改写1位数据的存储单元在列方向、字方向上以阵列状各排列m个、n个而构成的存储单元阵列，该n个存储单元阵列被分配为在其第i个存储单元阵列中存储由n位构成的数据的第i位数据，其中m、n是满足m、n≥2的整数，i是满足0≤i≤n-1的整数；
字解码器，该字解码器同时选择上述n个存储单元阵列的每m条字线；
列解码器，该列解码器同时选择上述n个存储单元阵列的每n条列线；和
数据排列切换输出部，该数据排列切换输出部根据数据排列切换信号将以下两个数据中的某一个切换输出到n条数据输出线，其中，上述两个数据是：来自存储由上述n位构成的数据的第0位至第n-1位的存储单元阵列的各1位的n位数据、来自存储该第0位至第n-1位中的某1位的存储单元阵列的同一字的n位数据；
数据写入部，该数据写入部将从上述n条数据输出线的第i条数据输出线输入的数据分别写入到上述n个存储单元阵列的第i个存储单元阵列；和
写入读出控制部，该写入读出控制部根据写入许可信号来使上述数据排列切换输出部和上述数据写入部中的某一个工作。
12.根据权利要求11所述的存储装置，其特征在于：
上述数据排列切换输出部对各存储单元阵列中的每一个分别具有：
第j个多路复用器电路，该第j个多路复用器电路根据数据排列切换信号来输出上述列解码器的第i和第j个输出中的某一个，其中j是满足0≤j≤n-1并且i≠j的整数；
第i个读出缓冲器电路，该第i个读出缓冲器电路可根据上述列解码器的第i个输出来控制是否将上述位i的存储单元阵列的第i条列线的输出输出到第i条数据输出线；和
第j个读出缓冲器电路，该第j个读出缓冲器电路可根据上述第j个多路复用器的输出来控制是否输出上述位i的存储单元阵列的第j条列线的输出，可根据上述数据排列切换信号来切换是否将该第j条列线的输出输出到上述第i条和第j条中的某一条数据输出线，
上述数据写入部具有：
第i个写入缓冲器电路，该第i个写入缓冲器电路可控制是否将第i条数据输出线的数据输出到上述位i的存储单元阵列的第i条列线；
上述写入读出控制部具有：
第i个逻辑门电路，该第i个逻辑门电路根据上述写入许可信号来将上述列解码器的第i个输出输出到上述数据排列切换部或上述数据写入部中的某一个；和
第j个逻辑门电路，该第j个逻辑门电路根据上述写入许可信号来将上述第j个多路复用器的输出输出到上述数据排列切换部或上述数据写入部中的某一个。
13.根据权利要求12所述的存储装置，其特征在于：
上述第j个多路复用器电路在上述数据排列切换信号为有效时选择上述列解码器的第i个输出，在非有效时选择该列解码器的第j个输出；
上述第j个读出缓冲器电路在上述数据排列切换信号为有效时将上述第j条列线的输出输出到上述第j条数据输出线，当非有效时将上述第j条列线的输出输出到上述第i条数据输出线。
14.一种存储器应用装置，其特征在于，备有发送器，上述发送器具备：
处理器；
发送数据存储RAM，该发送数据存储RAM由在权利要求11中记载的存储装置构成，利用上述处理器存储发送数据，并且将从该处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和
发送电路，该发送电路交接上述处理器从上述发送数据存储RAM读出的发送数据。
15.一种存储器应用装置，其特征在于，备有接收器，上述接收器具备：
处理器；
接收数据存储RAM，该接收数据存储RAM由在权利要求11中记载的存储装置构成，利用上述处理器存储接收数据，并且将从该处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和
接收电路，该接收电路接收上述处理器存储到上述接收数据存储RAM的接收数据。
16.一种存储器应用装置，其特征在于，备有发送接收系统，该发送接收系统具备：
发送器；
接收器；和
相互连接上述发送器和上述接收器的传输路径，
上述发送器具备：第一处理器；发送数据存储RAM，该发送数据存储RAM由在权利要求11中记载的存储装置构成，利用上述第一处理器存储发送数据，并且将从该第一处理器输出、当读出上述发送数据时有效的交织控制信号用作上述数据排列切换信号；和发送电路，该发送电路交接上述第一处理器从上述发送数据存储RAM读出的发送数据，
上述接收器具备：第二处理器；接收数据存储RAM，该接收数据存储RAM由在权利要求11中记载的存储装置构成，利用上述第二处理器存储接收数据，并且将从该第二处理器输出、当读出上述接收数据时有效的去交织控制信号用作上述数据排列切换信号；和接收电路，该接收电路接收上述第二处理器存储到上述接收数据存储RAM的接收数据。
17.一种存储器应用装置，其特征在于，备有处理器系统，该处理器系统具备：
CPU；和
程序存储器，该程序存储器由在权利要求1中记载的存储装置构成，存储由上述CPU执行的程序，并且输入该CPU输出的地址，将该地址中的上位地址用作上述数据排列切换信号。
18.一种存储器应用装置，其特征在于，备有处理器系统，该处理器系统具备：
程序存储器，由在权利要求1中记载的存储装置构成；
第1CPU，输入第1系统时钟信号；
第2CPU，输入反转了上述第1系统时钟信号的第2系统时钟信号；和
选择部，选择上述第1CPU输出的地址信号和上述第2CPU输出的地址信号并输出到上述程序存储器，
其中，当上述第1系统时钟信号为第1逻辑值时将上述第1CPU输出的地址信号输入到上述程序存储器中，当上述第1系统时钟信号为第2逻辑值时将上述第2CPU输出的地址信号输入到上述程序存储器中。
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