JPH10116226A - 半導体記憶装置のアドレス整列装置 - Google Patents
半導体記憶装置のアドレス整列装置Info
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- JPH10116226A JPH10116226A JP9201227A JP20122797A JPH10116226A JP H10116226 A JPH10116226 A JP H10116226A JP 9201227 A JP9201227 A JP 9201227A JP 20122797 A JP20122797 A JP 20122797A JP H10116226 A JPH10116226 A JP H10116226A
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Abstract
(57)【要約】
【課題】 アドレス入力時に順序が整列された複数バイ
トの長さを有する記憶素子を連続的にアクセスできるよ
うにする。 【解決手段】 入力されるアドレスをデコーディングし
て、ｎビットの長さを有するセルをａ×ｂの大きさを有
する少なくとも２つ以上のブロックに分け、入力される
アドレスによって、制御部からデータ入出力選択信号を
出力させて、そのブロックの連続するバイトを選択し
て、出力させる。
トの長さを有する記憶素子を連続的にアクセスできるよ
うにする。 【解決手段】 入力されるアドレスをデコーディングし
て、ｎビットの長さを有するセルをａ×ｂの大きさを有
する少なくとも２つ以上のブロックに分け、入力される
アドレスによって、制御部からデータ入出力選択信号を
出力させて、そのブロックの連続するバイトを選択し
て、出力させる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体記憶装置の
アドレス整列装置(address alignment system）に関
するもので、特にアドレス入力時に順序の整列された複
数バイトの長さを有する記憶素子を連続的にアクセスで
きるようにした半導体記憶装置のアドレス整列装置に関
するものである。
アドレス整列装置(address alignment system）に関
するもので、特にアドレス入力時に順序の整列された複
数バイトの長さを有する記憶素子を連続的にアクセスで
きるようにした半導体記憶装置のアドレス整列装置に関
するものである。
【０００２】
【従来の技術】一般に、半導体記憶装置は、記憶素子の
ほかに入力アドレスにより指定されたメモリワードを選
択するためのデコーダを必要とする。以下、添付図面を
参照して、従来技術による半導体記憶装置のデコーダに
関して説明する。図１は従来技術による半導体記憶装置
とデコーダの構成ブロック図である。ワード当たりのｎ
ビットのサイズを有するｍワードから構成された半導体
記憶装置は、ｍ×ｎ個の２進記憶素子２と各ワードを選
択するために設けられているアドレスデコーダ１とから
構成される。２進記憶素子２は半導体記憶装置の基本設
計ブロックである。アドレス入力はアドレスデコーダ１
に連結されており、アドレスデコーダ１はメモリイネー
ブル信号により作動する。アドレスデコーダ１に入力さ
れるメモリイネーブル信号が０であれば、アドレスデコ
ーダ１の出力は０になるので、ワードを選択できない。
アドレスデコーダ１に入力されるメモリイネーブル信号
が１であれば、ワードを選択できる。図の例では２個の
アドレス入力信号が入力され、それに基づいて４つのワ
ードの中の１つが選択される。
ほかに入力アドレスにより指定されたメモリワードを選
択するためのデコーダを必要とする。以下、添付図面を
参照して、従来技術による半導体記憶装置のデコーダに
関して説明する。図１は従来技術による半導体記憶装置
とデコーダの構成ブロック図である。ワード当たりのｎ
ビットのサイズを有するｍワードから構成された半導体
記憶装置は、ｍ×ｎ個の２進記憶素子２と各ワードを選
択するために設けられているアドレスデコーダ１とから
構成される。２進記憶素子２は半導体記憶装置の基本設
計ブロックである。アドレス入力はアドレスデコーダ１
に連結されており、アドレスデコーダ１はメモリイネー
ブル信号により作動する。アドレスデコーダ１に入力さ
れるメモリイネーブル信号が０であれば、アドレスデコ
ーダ１の出力は０になるので、ワードを選択できない。
アドレスデコーダ１に入力されるメモリイネーブル信号
が１であれば、ワードを選択できる。図の例では２個の
アドレス入力信号が入力され、それに基づいて４つのワ
ードの中の１つが選択される。
【０００３】読み出し／書き込み信号が１であれば、指
定されているワードの２進記憶素子２の格納値が３個の
ＯＲゲート３を通過して出力端子に出力される。そのほ
かの２進記憶素子２は０を発生するので、出力に影響が
及ばない。そして、読み出し／書き込み信号が０であれ
ば、データ入力端子に待機中の情報が指定されたワード
の２進記憶素子２に格納される。従来の半導体記憶装置
においては、アドレスデコーダ１にアドレスが入力され
ると当該行の複数バイトの記憶素子が同時にアクセスさ
れる。
定されているワードの２進記憶素子２の格納値が３個の
ＯＲゲート３を通過して出力端子に出力される。そのほ
かの２進記憶素子２は０を発生するので、出力に影響が
及ばない。そして、読み出し／書き込み信号が０であれ
ば、データ入力端子に待機中の情報が指定されたワード
の２進記憶素子２に格納される。従来の半導体記憶装置
においては、アドレスデコーダ１にアドレスが入力され
ると当該行の複数バイトの記憶素子が同時にアクセスさ
れる。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
は、アドレスがアドレスデコーダに入力されると該当す
る行に接続された記憶素子のみにアクセス可能であるた
め、アドレス入力に連続性が無くなる。そのため、２行
に亘る長さとアドレスを有するデータを格納しようとす
る場合、それぞれの行に対して動作を分けて行わなけれ
ばならず、動作のスピードが非常に落ちる。本発明は、
上記のような従来技術の半導体記憶装置の問題点を解決
するために案出したもので、アドレス入力時に順序が整
列した複数バイトの長さを有する記憶素子を連続的にア
クセスできるようにした半導体記憶装置のアドレス整列
装置を提供することが目的である。
は、アドレスがアドレスデコーダに入力されると該当す
る行に接続された記憶素子のみにアクセス可能であるた
め、アドレス入力に連続性が無くなる。そのため、２行
に亘る長さとアドレスを有するデータを格納しようとす
る場合、それぞれの行に対して動作を分けて行わなけれ
ばならず、動作のスピードが非常に落ちる。本発明は、
上記のような従来技術の半導体記憶装置の問題点を解決
するために案出したもので、アドレス入力時に順序が整
列した複数バイトの長さを有する記憶素子を連続的にア
クセスできるようにした半導体記憶装置のアドレス整列
装置を提供することが目的である。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
のアドレス整列装置は、ｎビットのサイズを有するｍ個
のセルを、ａ行×ｂ列のサイズを有する少なくとも２つ
以上のブロックに分けて配置した記憶装置と、それらの
ブロックに対応して設けられ、入力されるアドレスをデ
コードして、入力アドレスに応じてセルをそれぞれアク
セスするアドレスデコーダと、入力アドレスによりデー
タ入出力選択信号を出力する制御手段部と、前記ブロッ
クの同じａ列のセルに同時に連結されていて、前記制御
手段部のデータ入出力選択信号により、いずれか１つの
ブロックのセルを選択するａ個のセル選択手段部と、前
記制御手段部の入出力選択信号により前記ａ個のセル選
択手段部のいずれか１つを選択して、アドレスの順序通
りにデータを再整列して出力するａ個の入出力選択部
と、前記それぞれの入出力選択部に連結されるａ個の入
出力ポートと、を有することを特徴とする。
のアドレス整列装置は、ｎビットのサイズを有するｍ個
のセルを、ａ行×ｂ列のサイズを有する少なくとも２つ
以上のブロックに分けて配置した記憶装置と、それらの
ブロックに対応して設けられ、入力されるアドレスをデ
コードして、入力アドレスに応じてセルをそれぞれアク
セスするアドレスデコーダと、入力アドレスによりデー
タ入出力選択信号を出力する制御手段部と、前記ブロッ
クの同じａ列のセルに同時に連結されていて、前記制御
手段部のデータ入出力選択信号により、いずれか１つの
ブロックのセルを選択するａ個のセル選択手段部と、前
記制御手段部の入出力選択信号により前記ａ個のセル選
択手段部のいずれか１つを選択して、アドレスの順序通
りにデータを再整列して出力するａ個の入出力選択部
と、前記それぞれの入出力選択部に連結されるａ個の入
出力ポートと、を有することを特徴とする。
【０００６】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体記憶装置のアドレス整列装置に関して詳細に
説明する。図２は、本発明実施形態のアドレス整列装置
の構成ブロック図であり、図３は、アドレス整列装置の
動作に従う真理値テーブルである。本実施形態の半導体
記憶装置は、ｎビットのサイズを有するｍ個のデータを
格納するための記憶素子がａ行×ｂ列のサイズを有する
少なくとも２つ以上のブロックに分けて配置されてい
る。図示の例においては、２個のブロックに分けて配置
されている。すなわち、第１メモリセルブロック３１と
第２メモリセルブロック３２である。それぞれのブロッ
クは４バイトの入出力構造を有する。本アドレス配列装
置は、半導体記憶装置に入力されたアドレスをそれぞれ
デコードする第１アドレスデコーダ２９と、第２アドレ
スデコーダ３０とを備え、第１アドレスデコーダ２９は
入力されたアドレスをデコードして第１メモリセルブロ
ック３１のセルにアクセスし、第２アドレスデコーダ３
０は入力されたアドレスをデコードして第２メモリセル
ブロック３２のセルにアクセスする。さらに、本実施形
態は、前記入力されるアドレスによりデータ入出力選択
信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ
０）、（ＳＵ１）を出力する制御回路部２０をも備えて
いる。制御回路部２０の入出力選択信号（Ｓ０）により
前記第１メモリセルブロック３１、且つ第２メモリセル
ブロック３２に連結されてデータ入出力を選択する２入
力第１マルチプレクサ２１と、前記制御回路部２０のデ
ータ入出力選択信号（Ｓ１）により前記第１メモリセル
ブロック３１、且つ第２メモリセルブロック３２に連結
されてデータ入出力を選択する２入力第２マルチプレク
サ２２と、前記制御回路部２０のデータ入出力選択信号
（Ｓ２）により前記第１メモリセルブロック３１、且つ
第２メモリセルブロック３２に連結されてデータ入出力
を選択する２入力第３マルチプレクサ２３と、前記制御
回路部２０のデータ入出力選択信号（Ｓ３）により前記
第１メモリセルブロック３１、且つ第２メモリセルブロ
ック３２に連結されてデータ入出力を選択する２入力第
４マルチプレクサ２４との４つのマルチプレクサを備え
ている。これらはいずれも入力される選択信号が０のと
き第１メモリブロック３１へ接続され、１のとき第２メ
モリブロック３２へ接続される。さらに、前記制御回路
部２０のデータ入出力選択信号（ＳＵ０）、（ＳＵ１）
によりセルデータを入出力する４入力第１、２、３、４
マルチプレクサ２５、２６、２７、２８と、この４入力
第１、２、３、４、マルチプレクサ２５、２６、２７、
２８のデータを入出力する第１、２、３、４入出力ポー
ト３３、３４、３５、３６とから構成される。上記４入
力マルチプレクサ２５〜２８は、その入力（ＳＵ０）、
（ＳＵ１）の状態に応じて２入力マルチプレクサ２１〜
２４を選択的に接続される。第１マルチプレクサ２５は
入力状態が００、０１、１０、１１のとき、マルチプレ
クサ２６は入力状態が１１、００、０１、１０のとき、
マルチプレクサ２７は入力状態が１０、１１、００、１
０のとき、マルチプレクサ２８は入力状態が０１、１
０、１１、００のときそれぞれマルチプレクサ２１、２
２、２３、２４へ接続される。前記それぞれの第１、
２、３、４入出力ポート３３、３４、３５、３６は、８
ビットのデータの幅をもっているので、最大３２ビット
の入出力が同時に行われる。
明の半導体記憶装置のアドレス整列装置に関して詳細に
説明する。図２は、本発明実施形態のアドレス整列装置
の構成ブロック図であり、図３は、アドレス整列装置の
動作に従う真理値テーブルである。本実施形態の半導体
記憶装置は、ｎビットのサイズを有するｍ個のデータを
格納するための記憶素子がａ行×ｂ列のサイズを有する
少なくとも２つ以上のブロックに分けて配置されてい
る。図示の例においては、２個のブロックに分けて配置
されている。すなわち、第１メモリセルブロック３１と
第２メモリセルブロック３２である。それぞれのブロッ
クは４バイトの入出力構造を有する。本アドレス配列装
置は、半導体記憶装置に入力されたアドレスをそれぞれ
デコードする第１アドレスデコーダ２９と、第２アドレ
スデコーダ３０とを備え、第１アドレスデコーダ２９は
入力されたアドレスをデコードして第１メモリセルブロ
ック３１のセルにアクセスし、第２アドレスデコーダ３
０は入力されたアドレスをデコードして第２メモリセル
ブロック３２のセルにアクセスする。さらに、本実施形
態は、前記入力されるアドレスによりデータ入出力選択
信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ
０）、（ＳＵ１）を出力する制御回路部２０をも備えて
いる。制御回路部２０の入出力選択信号（Ｓ０）により
前記第１メモリセルブロック３１、且つ第２メモリセル
ブロック３２に連結されてデータ入出力を選択する２入
力第１マルチプレクサ２１と、前記制御回路部２０のデ
ータ入出力選択信号（Ｓ１）により前記第１メモリセル
ブロック３１、且つ第２メモリセルブロック３２に連結
されてデータ入出力を選択する２入力第２マルチプレク
サ２２と、前記制御回路部２０のデータ入出力選択信号
（Ｓ２）により前記第１メモリセルブロック３１、且つ
第２メモリセルブロック３２に連結されてデータ入出力
を選択する２入力第３マルチプレクサ２３と、前記制御
回路部２０のデータ入出力選択信号（Ｓ３）により前記
第１メモリセルブロック３１、且つ第２メモリセルブロ
ック３２に連結されてデータ入出力を選択する２入力第
４マルチプレクサ２４との４つのマルチプレクサを備え
ている。これらはいずれも入力される選択信号が０のと
き第１メモリブロック３１へ接続され、１のとき第２メ
モリブロック３２へ接続される。さらに、前記制御回路
部２０のデータ入出力選択信号（ＳＵ０）、（ＳＵ１）
によりセルデータを入出力する４入力第１、２、３、４
マルチプレクサ２５、２６、２７、２８と、この４入力
第１、２、３、４、マルチプレクサ２５、２６、２７、
２８のデータを入出力する第１、２、３、４入出力ポー
ト３３、３４、３５、３６とから構成される。上記４入
力マルチプレクサ２５〜２８は、その入力（ＳＵ０）、
（ＳＵ１）の状態に応じて２入力マルチプレクサ２１〜
２４を選択的に接続される。第１マルチプレクサ２５は
入力状態が００、０１、１０、１１のとき、マルチプレ
クサ２６は入力状態が１１、００、０１、１０のとき、
マルチプレクサ２７は入力状態が１０、１１、００、１
０のとき、マルチプレクサ２８は入力状態が０１、１
０、１１、００のときそれぞれマルチプレクサ２１、２
２、２３、２４へ接続される。前記それぞれの第１、
２、３、４入出力ポート３３、３４、３５、３６は、８
ビットのデータの幅をもっているので、最大３２ビット
の入出力が同時に行われる。
【０００７】上記のように構成された本発明の半導体記
憶装置のアドレス整列装置の動作は、下記の通りであ
る。まず、記憶素子をアクセスするためにアドレスを入
力した場合、入力されたアドレスは第１アドレスデコー
ダ２９と第２アドレスデコーダ３０によりそれぞれデコ
ードされる。このとき同時に制御回路部２０にもアドレ
スが入力されて、制御回路部２０からデータ入出力選択
信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ
０）、（ＳＵ１）を出力する。
憶装置のアドレス整列装置の動作は、下記の通りであ
る。まず、記憶素子をアクセスするためにアドレスを入
力した場合、入力されたアドレスは第１アドレスデコー
ダ２９と第２アドレスデコーダ３０によりそれぞれデコ
ードされる。このとき同時に制御回路部２０にもアドレ
スが入力されて、制御回路部２０からデータ入出力選択
信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ
０）、（ＳＵ１）を出力する。
【０００８】図３を参照して、それぞれのアドレス値に
よる各構成ブロックの動作を説明すれば、下記の通りで
ある。図３は、入力されたアドレスＡの最下位ビットを
Ａ０、次下位ビットをＡ１、Ａ２、．．．．と仮定した
場合の動作テーブル値を示すものである。入力されたア
ドレスが０であれば、制御回路部２０から出力される
（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）のデータ入出
力選択信号が全て０になって、それぞれの２入力マルチ
プレクサ２１、２２、２３、２４は、全て第１メモリセ
ルブロック３１と連結される。そして、（ＳＵ０）、
（ＳＵ１）のデータ入出力選択信号も０になるので、そ
れぞれの４入力マルチプレクサ２５、２６、２７、２８
は、順序通りにそれぞれの入出力ポート３３、３４、３
５、３６に連結される。よって、それぞれの入出力ポー
ト３３、３４、３５、３６の入出力はバイト０、バイト
１、バイト２、バイト３になる。
よる各構成ブロックの動作を説明すれば、下記の通りで
ある。図３は、入力されたアドレスＡの最下位ビットを
Ａ０、次下位ビットをＡ１、Ａ２、．．．．と仮定した
場合の動作テーブル値を示すものである。入力されたア
ドレスが０であれば、制御回路部２０から出力される
（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）のデータ入出
力選択信号が全て０になって、それぞれの２入力マルチ
プレクサ２１、２２、２３、２４は、全て第１メモリセ
ルブロック３１と連結される。そして、（ＳＵ０）、
（ＳＵ１）のデータ入出力選択信号も０になるので、そ
れぞれの４入力マルチプレクサ２５、２６、２７、２８
は、順序通りにそれぞれの入出力ポート３３、３４、３
５、３６に連結される。よって、それぞれの入出力ポー
ト３３、３４、３５、３６の入出力はバイト０、バイト
１、バイト２、バイト３になる。
【０００９】そして、入力されたアドレスが１であれ
ば、（Ｓ０）のデータ入出力選択信号は１になって、２
入力第１マルチプレクサ２１は第２メモリセルブロック
３２に連結され、（Ｓ１）、（Ｓ２）、（Ｓ３）のデー
タ入出力選択信号は０になって、２入力第２、３、４マ
ルチプレクサ２２、２３、２４は全て第１メモリセルブ
ロック３１に連結される。そして、（ＳＵ０）、（ＳＵ
１）のデータ入出力選択信号は０１になるので、４入力
第１、２、３、４マルチプレクサ２５、２６、２７、２
８は、第１、２、３、４入出力ポート３３、３４、３
５、３６の入出力がそれぞれバイト１、バイト２、バイ
ト３、バイト４になるように動作する。
ば、（Ｓ０）のデータ入出力選択信号は１になって、２
入力第１マルチプレクサ２１は第２メモリセルブロック
３２に連結され、（Ｓ１）、（Ｓ２）、（Ｓ３）のデー
タ入出力選択信号は０になって、２入力第２、３、４マ
ルチプレクサ２２、２３、２４は全て第１メモリセルブ
ロック３１に連結される。そして、（ＳＵ０）、（ＳＵ
１）のデータ入出力選択信号は０１になるので、４入力
第１、２、３、４マルチプレクサ２５、２６、２７、２
８は、第１、２、３、４入出力ポート３３、３４、３
５、３６の入出力がそれぞれバイト１、バイト２、バイ
ト３、バイト４になるように動作する。
【００１０】そして、入力されたアドレスが２であれ
ば、（Ｓ０）、（Ｓ１）のデータ入出力選択信号は１に
なって、２入力第１、２マルチプレクサ２１、２２は第
２メモリセルブロック３２に連結され、（Ｓ２）、（Ｓ
３）のデータ入出力選択信号は０になって、２入力第
３、４マルチプレクサ２３、２４は第１メモリセルブロ
ック３１に連結される。そして、（ＳＵ０）、（ＳＵ
１）のデータ入出力選択信号は１０になるので、４入力
第１、２、３、４マルチプレクサ２５、２６、２７、２
８は、第１、２、３、４入出力ポート３３、３４、３
５、３６の入出力がそれぞれバイト２、バイト３、バイ
ト４、バイト５になるように動作する。
ば、（Ｓ０）、（Ｓ１）のデータ入出力選択信号は１に
なって、２入力第１、２マルチプレクサ２１、２２は第
２メモリセルブロック３２に連結され、（Ｓ２）、（Ｓ
３）のデータ入出力選択信号は０になって、２入力第
３、４マルチプレクサ２３、２４は第１メモリセルブロ
ック３１に連結される。そして、（ＳＵ０）、（ＳＵ
１）のデータ入出力選択信号は１０になるので、４入力
第１、２、３、４マルチプレクサ２５、２６、２７、２
８は、第１、２、３、４入出力ポート３３、３４、３
５、３６の入出力がそれぞれバイト２、バイト３、バイ
ト４、バイト５になるように動作する。
【００１１】そして、入力されたアドレスが４であれ
ば、（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）のデータ
入出力選択信号は全て１になって、２入力第１、２、
３、４マルチプレクサ２１、２２、２３、２４は第２メ
モリセルブロック３２に連結される。そして、（ＳＵ
０）、（ＳＵ１）のデータ入出力選択信号は０になるの
で、４入力第１、２、３、４マルチプレクサ２５、２
６、２７、２８は第１、２、３、４入出力ポート３３、
３４、３５、３６への入出力がそれぞれバイト４、バイ
ト５、バイト６、バイト７になるように動作する。
ば、（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）のデータ
入出力選択信号は全て１になって、２入力第１、２、
３、４マルチプレクサ２１、２２、２３、２４は第２メ
モリセルブロック３２に連結される。そして、（ＳＵ
０）、（ＳＵ１）のデータ入出力選択信号は０になるの
で、４入力第１、２、３、４マルチプレクサ２５、２
６、２７、２８は第１、２、３、４入出力ポート３３、
３４、３５、３６への入出力がそれぞれバイト４、バイ
ト５、バイト６、バイト７になるように動作する。
【００１２】そして、入力アドレスが４、５、６、７の
場合、第１メモリセルブロック３１のアドレスに８が加
わってデコードされる。すなわち、次の行のバイトがア
クセスされる。したがって、入力アドレスが例えば６の
場合、第１メモリセルブロック３１のデータはバイト８
〜バイト１１から選択される。例えば、上記のように入
力アドレスが６の場合、（Ｓ０）、（Ｓ１）のデータ入
出力選択信号は０になり、（Ｓ２）、（Ｓ３）のデータ
入出力選択信号は１になって、２入力第１、２マルチプ
レクサ２１、２２は第１メモリセルブロック３１に連結
され、２入力第３、４マルチプレクサ２３、２４は第２
メモリセルブロック３２に連結される。そして、（ＳＵ
０）、（ＳＵ１）のデータ入出力選択信号は０１になる
ので、４入力第１、２、３、４マルチプレクサ２５、２
６、２７、２８は第１、２、３、４入出力ポート３３、
３４、３５、３６の入出力がそれぞれバイト６、バイト
７、バイト８、バイト９になるように動作する。
場合、第１メモリセルブロック３１のアドレスに８が加
わってデコードされる。すなわち、次の行のバイトがア
クセスされる。したがって、入力アドレスが例えば６の
場合、第１メモリセルブロック３１のデータはバイト８
〜バイト１１から選択される。例えば、上記のように入
力アドレスが６の場合、（Ｓ０）、（Ｓ１）のデータ入
出力選択信号は０になり、（Ｓ２）、（Ｓ３）のデータ
入出力選択信号は１になって、２入力第１、２マルチプ
レクサ２１、２２は第１メモリセルブロック３１に連結
され、２入力第３、４マルチプレクサ２３、２４は第２
メモリセルブロック３２に連結される。そして、（ＳＵ
０）、（ＳＵ１）のデータ入出力選択信号は０１になる
ので、４入力第１、２、３、４マルチプレクサ２５、２
６、２７、２８は第１、２、３、４入出力ポート３３、
３４、３５、３６の入出力がそれぞれバイト６、バイト
７、バイト８、バイト９になるように動作する。
【００１３】
【発明の効果】本発明の半導体記憶装置のアドレス整列
装置は、以上で説明したように、どのアドレスを選択し
ても連続している複数バイト記憶場所をアクセスできる
ので、データの伝送効率及び記憶装置の使用効率を向上
させるという効果がある。特に、長さの異なる様々な命
令語を有するＣＰＵの主記憶装置などに用いる場合、ア
ドレスアクセス動作が効率よく成されて、処理速度及び
信頼性を向上させる効果がある。
装置は、以上で説明したように、どのアドレスを選択し
ても連続している複数バイト記憶場所をアクセスできる
ので、データの伝送効率及び記憶装置の使用効率を向上
させるという効果がある。特に、長さの異なる様々な命
令語を有するＣＰＵの主記憶装置などに用いる場合、ア
ドレスアクセス動作が効率よく成されて、処理速度及び
信頼性を向上させる効果がある。
【図１】 従来技術による半導体記憶装置のデコーダの
構成ブロック図。
構成ブロック図。
【図２】 本発明実施形態のアドレス整列装置の構成ブ
ロック図。
ロック図。
【図３】 アドレス整列装置の動作に従う真理値テーブ
ル。
ル。
２０ 制御回路部 ２１、２２、２３、２４ ２入力マルチプレクサ ２５、２６、２７、２８ ４入力マルチプレクサ ２９ 第１アドレスデコーダ ３０ 第２アドレスデコーダ ３１ 第１メモリセルブロック ３２ 第２メモリセルブロック ３３、３４、３５、３６ 入出力ポート
Claims (4)
- 【請求項１】 ｎビットのサイズを有するｍ個のセル
を、ａ行×ｂ列のサイズを有する少なくとも２つ以上の
ブロックに分けて配置した記憶装置と、 それらのブロックに対応して設けられ、入力されるアド
レスをデコードして、入力アドレスに応じてセルをそれ
ぞれアクセスするアドレスデコーダと、 入力アドレスによりデータ入出力選択信号を出力する制
御手段部と、 前記ブロックの同じａ列のセルに同時に連結されてい
て、前記制御手段部のデータ入出力選択信号により、い
ずれか１つのブロックのセルを選択するａ個のセル選択
手段部と、 前記制御手段部の入出力選択信号により前記ａ個のセル
選択手段部のいずれか１つを選択して、アドレスの順序
通りにデータを再整列して出力するａ個の入出力選択部
と、 前記それぞれの入出力選択部に連結されるａ個の入出力
ポートと、を有することを特徴とする半導体記憶装置の
アドレス整列装置。 - 【請求項２】 アドレスデコーダが最後のブロックの当
該行のセルをアクセスするようになると、最初ブロック
に対応する他のアドレスデコーダは、次行のセルをアク
セスすることを特徴とする請求項１記載の半導体記憶装
置のアドレス整列装置。 - 【請求項３】 順次増加するアドレスを有するバイト単
位の記憶素子からなる第１、２メモリセルブロックと、 入力されるアドレスをデコーディングして、前記第１、
２メモリセルブロックをそれぞれアクセスする第１、２
アドレスデコーダと、 アドレスが入力されて、データ入出力選択信号（Ｓ
０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ０）、
（ＳＵ１）を出力する制御回路部と、 前記制御回路部から出力されるそれぞれのデータ入出力
選択信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）によ
り前記第１メモリセルブロック、或いは第２メモリセル
ブロックのセルを選択する２入力第１、第２、第３及び
第４マルチプレクサと、 前記制御回路部から出力されるデータ入出力選択信号
（ＳＵ０）、（ＳＵ１）により前記２入力第１、第２、
第３及び第４マルチプレクサのいずれか１つにそれぞれ
連結され、アドレスの順序通りにデータを再整列して出
力する４入力第１、第２、第３、第４マルチプレクサ
と、 前記４入力第１、第２、第３及び第４マルチプレクサに
それぞれ連結されてデータを入出力する第１、第２、第
３及び第４入出力ポートと、を有することを特徴とする
半導体記憶装置のアドレス整列装置。 - 【請求項４】 ４入力第１、第２、第３及び第４マルチ
プレクサは、入力されるアドレスの下位の幾つかのビッ
トをデコーディングして出力されるデータ入出力選択信
号（ＳＵ０）、（ＳＵ１）により、２入力第１、第２、
第３及び第４マルチプレクサに選択的にそれぞれ連結さ
れてメモリセルブロックを選択することを特徴とする請
求項３記載の半導体記憶装置のアドレス整列装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR31642/1996 | 1996-07-31 | ||
| KR1019960031642A KR100205351B1 (ko) | 1996-07-31 | 1996-07-31 | 반도체 기억 장치의 주소 정렬 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116226A true JPH10116226A (ja) | 1998-05-06 |
Family
ID=19468245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201227A Pending JPH10116226A (ja) | 1996-07-31 | 1997-07-28 | 半導体記憶装置のアドレス整列装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5875147A (ja) |
| JP (1) | JPH10116226A (ja) |
| KR (1) | KR100205351B1 (ja) |
| TW (1) | TW391011B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009081551A1 (ja) * | 2007-12-21 | 2009-07-02 | Panasonic Corporation | メモリ装置及びその制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6993619B2 (en) * | 2003-03-28 | 2006-01-31 | International Business Machines Corporation | Single request data transfer regardless of size and alignment |
| US8776049B2 (en) | 2004-10-20 | 2014-07-08 | Seagate Technology Llc | Address aligned resource set allocation in a memory space |
| CN103544113A (zh) * | 2012-07-09 | 2014-01-29 | 成都林海电子有限责任公司 | 基于数据块的卷积交织在fpga中ram的实现方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| US5138705A (en) * | 1989-06-26 | 1992-08-11 | International Business Machines Corporation | Chip organization for an extendable memory structure providing busless internal page transfers |
| US5197130A (en) * | 1989-12-29 | 1993-03-23 | Supercomputer Systems Limited Partnership | Cluster architecture for a highly parallel scalar/vector multiprocessor system |
| JP2962080B2 (ja) * | 1991-12-27 | 1999-10-12 | 日本電気株式会社 | ランダムアクセスメモリ |
| JPH07262147A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 共通メモリ保護方式 |
-
1996
- 1996-07-31 KR KR1019960031642A patent/KR100205351B1/ko not_active IP Right Cessation
-
1997
- 1997-02-04 TW TW086101351A patent/TW391011B/zh not_active IP Right Cessation
- 1997-06-06 US US08/870,297 patent/US5875147A/en not_active Expired - Fee Related
- 1997-07-28 JP JP9201227A patent/JPH10116226A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009081551A1 (ja) * | 2007-12-21 | 2009-07-02 | Panasonic Corporation | メモリ装置及びその制御方法 |
| US8347026B2 (en) | 2007-12-21 | 2013-01-01 | Panasonic Corporation | Memory device and memory device control method |
| JP5204777B2 (ja) * | 2007-12-21 | 2013-06-05 | パナソニック株式会社 | メモリ装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW391011B (en) | 2000-05-21 |
| KR980011478A (ko) | 1998-04-30 |
| KR100205351B1 (ko) | 1999-07-01 |
| US5875147A (en) | 1999-02-23 |
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