JP2000137651A - データ誤り訂正装置およびその方法 - Google Patents
データ誤り訂正装置およびその方法Info
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- JP2000137651A JP2000137651A JP10308846A JP30884698A JP2000137651A JP 2000137651 A JP2000137651 A JP 2000137651A JP 10308846 A JP10308846 A JP 10308846A JP 30884698 A JP30884698 A JP 30884698A JP 2000137651 A JP2000137651 A JP 2000137651A
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Abstract
(57)【要約】
【課題】 簡単かつ小規模な構成で、誤り訂正処理を短
時間で行うことができるデータ誤り訂正装置を提供す
る。 【解決手段】 バンク２４ａ，２４ｂを有するメモリ２
４と、入力した誤り訂正対象データにＣ１訂正を行って
第１の誤り訂正データを生成し、当該生成した第１の誤
り訂正データを、バンク２４ａ，２４ｂに、積符号化が
一体的に行われるデータフレームを単位として交互に書
き込むＥＣＣプロセッサ２２ａと、メモリ２４から読み
出した第１の誤り訂正データのＣ２訂正を行って第２の
誤り訂正データを生成し、当該生成した第２の誤り訂正
データを前記読み出しを行ったバンク２４ａ，２４ｂに
書き込み、メモリ２４から読み出した第２の誤り訂正デ
ータの２回目のＣ１訂正を行うＥＣＣプロセッサ２２ｂ
とを有する。
時間で行うことができるデータ誤り訂正装置を提供す
る。 【解決手段】 バンク２４ａ，２４ｂを有するメモリ２
４と、入力した誤り訂正対象データにＣ１訂正を行って
第１の誤り訂正データを生成し、当該生成した第１の誤
り訂正データを、バンク２４ａ，２４ｂに、積符号化が
一体的に行われるデータフレームを単位として交互に書
き込むＥＣＣプロセッサ２２ａと、メモリ２４から読み
出した第１の誤り訂正データのＣ２訂正を行って第２の
誤り訂正データを生成し、当該生成した第２の誤り訂正
データを前記読み出しを行ったバンク２４ａ，２４ｂに
書き込み、メモリ２４から読み出した第２の誤り訂正デ
ータの２回目のＣ１訂正を行うＥＣＣプロセッサ２２ｂ
とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、リードソ
ロモン符号などの積符号化された誤り訂正対象データの
誤り訂正を行うデータ誤り訂正装置およびその方法に関
する。
ロモン符号などの積符号化された誤り訂正対象データの
誤り訂正を行うデータ誤り訂正装置およびその方法に関
する。
【０００２】
【従来の技術】リード・ソロモン符号（以下ＲＳ符号）
は、その符号化効率の良さとバーストエラーに対する適
性から、主に記録媒体やデイジタル伝送の外符号に用い
られている。また、ＩＣ化技術の進歩とともに、８バイ
ト訂正以上の比較的訂正能力の高い符号に対応した符号
化／複号ＩＣが１チップで実現できるようになり、その
応用範囲が急速に広まった。このＲＳ符号については、
例えば文献（１）「G.C.Clark,Jr. 、J.B.Cain著、Erro
r-correction coding for digital communications、Pl
enum Press、１９８１年」や文献（２）「有川著、誤り
訂正符号の仕組みリード・ソロモン符号、テレビ技術誌
１９８９年１月号〜１９９１年６月号」に詳しく記載さ
れている。記録媒体用の誤り訂正符号は、積符号の構成
をとることが多い（文献（２））。具体的には、記録媒
体用の誤り訂正符号として、例えば、図６に示すよう
に、縦横のマトリックス状にシンボルを配置した誤り訂
正用のデータフレームが用いられる。このデータフレー
ムは、１８４バイト（縦）×１７０バイト（横）の情報
部に対して、縦方向に１６バイトの冗長シンボル（Ｃ２
パリティ用のシンボル）を付加し、横方向に１０バイト
の冗長シンボル（Ｃ１パリティ用のシンボル）を付加し
た２００×１８０のシンボルからなる。
は、その符号化効率の良さとバーストエラーに対する適
性から、主に記録媒体やデイジタル伝送の外符号に用い
られている。また、ＩＣ化技術の進歩とともに、８バイ
ト訂正以上の比較的訂正能力の高い符号に対応した符号
化／複号ＩＣが１チップで実現できるようになり、その
応用範囲が急速に広まった。このＲＳ符号については、
例えば文献（１）「G.C.Clark,Jr. 、J.B.Cain著、Erro
r-correction coding for digital communications、Pl
enum Press、１９８１年」や文献（２）「有川著、誤り
訂正符号の仕組みリード・ソロモン符号、テレビ技術誌
１９８９年１月号〜１９９１年６月号」に詳しく記載さ
れている。記録媒体用の誤り訂正符号は、積符号の構成
をとることが多い（文献（２））。具体的には、記録媒
体用の誤り訂正符号として、例えば、図６に示すよう
に、縦横のマトリックス状にシンボルを配置した誤り訂
正用のデータフレームが用いられる。このデータフレー
ムは、１８４バイト（縦）×１７０バイト（横）の情報
部に対して、縦方向に１６バイトの冗長シンボル（Ｃ２
パリティ用のシンボル）を付加し、横方向に１０バイト
の冗長シンボル（Ｃ１パリティ用のシンボル）を付加し
た２００×１８０のシンボルからなる。
【０００３】以下、上述したようなデータフレームの誤
り訂正を行うデータ誤り訂正装置について説明する。図
７は、従来のデータ誤り訂正装置１の構成図である。図
７に示すように、データ誤り訂正装置１は、ＥＣＣプロ
セッサ２、メモリコントローラ３およびメモリ４を有す
る。データ誤り訂正装置１では、例えば、図６に示すデ
ータフレームを構成する誤り訂正の対象となるＥＣＣ入
力データＳ５が、先ず、メモリ４の記憶領域４ａに記憶
される。その後、ＥＣＣ入力データＳ５は、誤り訂正の
単位で、記憶領域４ａと４ｂとに交互に記憶される。こ
のとき、例えば、図６に示すデータフレームのシンボル
が、行単位で上から下に向けて、かつ、各行内で左から
右に向けて順にＥＣＣ入力データＳ５としてデータ誤り
訂正装置１に入力される。
り訂正を行うデータ誤り訂正装置について説明する。図
７は、従来のデータ誤り訂正装置１の構成図である。図
７に示すように、データ誤り訂正装置１は、ＥＣＣプロ
セッサ２、メモリコントローラ３およびメモリ４を有す
る。データ誤り訂正装置１では、例えば、図６に示すデ
ータフレームを構成する誤り訂正の対象となるＥＣＣ入
力データＳ５が、先ず、メモリ４の記憶領域４ａに記憶
される。その後、ＥＣＣ入力データＳ５は、誤り訂正の
単位で、記憶領域４ａと４ｂとに交互に記憶される。こ
のとき、例えば、図６に示すデータフレームのシンボル
が、行単位で上から下に向けて、かつ、各行内で左から
右に向けて順にＥＣＣ入力データＳ５としてデータ誤り
訂正装置１に入力される。
【０００４】そして、例えば、記憶領域４ａへの１デー
タフレームの書き込みが完了すると、メモリコントロー
ラ３の制御に基づいて、記憶領域４ａからデータフレー
ムが所定のパターンで読み出され、ＥＣＣプロセッサ２
において誤り訂正が行われる。また、それと並行して、
記憶領域４ｂへのデータフレームの書き込みが行われ
る。一方、誤り訂正の単位のデータフレームの記憶領域
４ｂへの書き込みが完了すると、メモリコントローラ３
の制御に基づいて、記憶領域４ｂからＥＣＣプロセッサ
２にデータフレームが所定のパターンで読み出されて誤
り訂正が行われる。また、それと並行して、記憶領域４
ａへのデータフレームの書き込みが行われる。
タフレームの書き込みが完了すると、メモリコントロー
ラ３の制御に基づいて、記憶領域４ａからデータフレー
ムが所定のパターンで読み出され、ＥＣＣプロセッサ２
において誤り訂正が行われる。また、それと並行して、
記憶領域４ｂへのデータフレームの書き込みが行われ
る。一方、誤り訂正の単位のデータフレームの記憶領域
４ｂへの書き込みが完了すると、メモリコントローラ３
の制御に基づいて、記憶領域４ｂからＥＣＣプロセッサ
２にデータフレームが所定のパターンで読み出されて誤
り訂正が行われる。また、それと並行して、記憶領域４
ａへのデータフレームの書き込みが行われる。
【０００５】上述したようなデータ誤り訂正装置１にお
ける処理を連続的に行うには、記憶領域４ａあるいは４
ｂに１データフレームが記憶されるまでに、先の１デー
タフレームについてのＥＣＣプロセッサ２における誤り
訂正処理を終了する必要がある。
ける処理を連続的に行うには、記憶領域４ａあるいは４
ｂに１データフレームが記憶されるまでに、先の１デー
タフレームについてのＥＣＣプロセッサ２における誤り
訂正処理を終了する必要がある。
【０００６】データ誤り訂正装置１における誤り訂正処
理では、最初、データフレームを横方向から訂正し（１
８０回のＣ１訂正）、訂正後のデータは元の領域に書き
戻される。このとき、エラーが生じたデータのみ書き換
えると、メモリ４に対するアクセス回数を削減できる。
次に、縦方向での訂正（２００回のＣ２訂正）を実行す
る。さらに、横方向（Ｃ１訂正），縦方向（Ｃ２訂
正），．．．というように訂正を繰り返し実行していく
ことで訂正能力を高めることも可能である。それぞれの
訂正の結果はメモリ４に一旦記憶されて、次の訂正を行
う際に、再度所定の方向（順序）で読み出されて、ＥＣ
Ｃプロセッサ２に出力される。
理では、最初、データフレームを横方向から訂正し（１
８０回のＣ１訂正）、訂正後のデータは元の領域に書き
戻される。このとき、エラーが生じたデータのみ書き換
えると、メモリ４に対するアクセス回数を削減できる。
次に、縦方向での訂正（２００回のＣ２訂正）を実行す
る。さらに、横方向（Ｃ１訂正），縦方向（Ｃ２訂
正），．．．というように訂正を繰り返し実行していく
ことで訂正能力を高めることも可能である。それぞれの
訂正の結果はメモリ４に一旦記憶されて、次の訂正を行
う際に、再度所定の方向（順序）で読み出されて、ＥＣ
Ｃプロセッサ２に出力される。
【０００７】通常の訂正手法では、最大訂正数は冗長シ
ンボルの数の半分である。図６に示すような積符号化さ
れたデータフレームものは、２回目以降の訂正におい
て、消失誤り訂正(Erasure Error Correction)を行うこ
とで、その訂正能力を高めることができる。消失誤り訂
正では、例えば、Ｃ１訂正およびＣ２訂正を順に行う場
合には、Ｃ１の復号でランダム誤りを訂正すると同時
に、訂正能力を越すランダム誤りおよびバースト誤りに
ついては誤りが存在していることを示すため、その符号
語の全シンボルにポインタ（消失フラグ）を付加する。
このポインタはＣ２の誤り位置を示し、Ｃ２の復号で
は、この情報を利用する。
ンボルの数の半分である。図６に示すような積符号化さ
れたデータフレームものは、２回目以降の訂正におい
て、消失誤り訂正(Erasure Error Correction)を行うこ
とで、その訂正能力を高めることができる。消失誤り訂
正では、例えば、Ｃ１訂正およびＣ２訂正を順に行う場
合には、Ｃ１の復号でランダム誤りを訂正すると同時
に、訂正能力を越すランダム誤りおよびバースト誤りに
ついては誤りが存在していることを示すため、その符号
語の全シンボルにポインタ（消失フラグ）を付加する。
このポインタはＣ２の誤り位置を示し、Ｃ２の復号で
は、この情報を利用する。
【０００８】そのため、以上述べたような積符号化され
たデータフレームについては、Ｃ１，Ｃ２の最低２回の
訂正を実行するのが基本であるが、縦横両方向とも消失
誤り訂正を行うという意味では、最低でもＣ１，Ｃ２，
Ｃ１の３回の訂正を実行することが望ましい。この場合
には、メモリ４に対するアクセスは、データフレームの
メモリ４への最初の書き込みと、Ｃ１，Ｃ２訂正を行う
ためのＥＣＣプロセッサ２への読み込みと、これらの訂
正の結果の書き込みと、２回目のＣ１訂正を行うための
ＥＣＣプロセッサ２への読み込みの合計６回必要であ
る。
たデータフレームについては、Ｃ１，Ｃ２の最低２回の
訂正を実行するのが基本であるが、縦横両方向とも消失
誤り訂正を行うという意味では、最低でもＣ１，Ｃ２，
Ｃ１の３回の訂正を実行することが望ましい。この場合
には、メモリ４に対するアクセスは、データフレームの
メモリ４への最初の書き込みと、Ｃ１，Ｃ２訂正を行う
ためのＥＣＣプロセッサ２への読み込みと、これらの訂
正の結果の書き込みと、２回目のＣ１訂正を行うための
ＥＣＣプロセッサ２への読み込みの合計６回必要であ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うに、誤り訂正のために、メモリ４に対して６回ものア
クセスを行うと、訂正処理時間全体に占めるメモリ４へ
のアクセス時間の割合が高くなり、高速化を図ることが
困難になるという問題がある。
うに、誤り訂正のために、メモリ４に対して６回ものア
クセスを行うと、訂正処理時間全体に占めるメモリ４へ
のアクセス時間の割合が高くなり、高速化を図ることが
困難になるという問題がある。
【００１０】また、近年、コンピュータ用記録メディア
に対する高速アクセスを実現する要求が高まっている。
そのため、誤り訂正処理の高速化の要求も大きい。この
ような高速化を実現するには、例えば複数のＥＣＣプロ
セッサ２を用いて並列動作を行うことが考えられる。し
かしながら、ＥＣＣプロセッサ２を単純に複数にする
と、回路規模が大幅に増大してしまうという問題があ
る。
に対する高速アクセスを実現する要求が高まっている。
そのため、誤り訂正処理の高速化の要求も大きい。この
ような高速化を実現するには、例えば複数のＥＣＣプロ
セッサ２を用いて並列動作を行うことが考えられる。し
かしながら、ＥＣＣプロセッサ２を単純に複数にする
と、回路規模が大幅に増大してしまうという問題があ
る。
【００１１】ところで、誤り訂正用のメモリは、出力用
のバッファメモリと共用する場合が多い。図８は、従来
のその他のデータ誤り訂正装置１１の構成図である。図
８に示すように、データ誤り訂正装置１１は、ＥＣＣプ
ロセッサ２、メモリコントローラ１３、出力用バッファ
メモリ１４および出力コントローラ１６を有する。デー
タ誤り訂正装置１１では、ＥＣＣ入力データＳ５が、出
力用バッファメモリ１４の記憶領域１４ａ1 〜１４ａm
に向けて順に記憶される。そして、例えば、ＥＣＣ入力
データＳ５が記憶領域１４ａn （ｎ＜ｍ）に書き込まれ
ているときに、既に書き込みが完了している記憶領域内
のデータについて、メモリコントローラ１３の制御に基
づいて、ＥＣＣプロセッサ２における誤り訂正処理が行
われる。そして、誤り訂正の結果が出力用バッファメモ
リ１４に記憶され、出力コントローラ１６によって、読
み出しを行う出力用バッファメモリ１４の記憶領域が指
定され、読み出された誤り訂正の結果が、適当なフォー
マットに変換されて出力データＳ１６として出力され
る。
のバッファメモリと共用する場合が多い。図８は、従来
のその他のデータ誤り訂正装置１１の構成図である。図
８に示すように、データ誤り訂正装置１１は、ＥＣＣプ
ロセッサ２、メモリコントローラ１３、出力用バッファ
メモリ１４および出力コントローラ１６を有する。デー
タ誤り訂正装置１１では、ＥＣＣ入力データＳ５が、出
力用バッファメモリ１４の記憶領域１４ａ1 〜１４ａm
に向けて順に記憶される。そして、例えば、ＥＣＣ入力
データＳ５が記憶領域１４ａn （ｎ＜ｍ）に書き込まれ
ているときに、既に書き込みが完了している記憶領域内
のデータについて、メモリコントローラ１３の制御に基
づいて、ＥＣＣプロセッサ２における誤り訂正処理が行
われる。そして、誤り訂正の結果が出力用バッファメモ
リ１４に記憶され、出力コントローラ１６によって、読
み出しを行う出力用バッファメモリ１４の記憶領域が指
定され、読み出された誤り訂正の結果が、適当なフォー
マットに変換されて出力データＳ１６として出力され
る。
【００１２】しかしながら、図８に示すデータ誤り訂正
装置１１においても、前述した図７に示すデータ誤り訂
正装置１と同様の問題がある。
装置１１においても、前述した図７に示すデータ誤り訂
正装置１と同様の問題がある。
【００１３】本発明は上述した従来技術の問題点に鑑み
てなされ、簡単かつ小規模な構成で、誤り訂正処理を短
時間で行うことができるデータ誤り訂正装置およびその
方法を提供することを目的とする。
てなされ、簡単かつ小規模な構成で、誤り訂正処理を短
時間で行うことができるデータ誤り訂正装置およびその
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ誤り訂正装置は、第１の誤り訂正符
号および第２の誤り訂正符号により積符号化された誤り
訂正対象データに対して、少なくとも前記第１の誤り訂
正符号に対しての第１の誤り訂正と、前記第２の誤り訂
正符号に対しての第２の誤り訂正と、前記第１の誤り訂
正符号に対しての第３の誤り訂正とを順に行うデータ誤
り訂正装置であって、略同時にアクセス可能な少なくと
も第１のバンクおよび第２のバンクを有する記憶回路
と、前記記憶回路へのアクセスを制御する記憶回路制御
回路と、入力した前記誤り訂正対象データに前記第１の
誤り訂正を行って第１の誤り訂正データを生成し、当該
生成した第１の誤り訂正データを、前記第１のバンクお
よび前記第２のバンクに、前記積符号化が一体的に行わ
れるデータフレームを単位として交互に書き込む第１の
誤り訂正回路と、前記記憶回路から読み出した前記第１
の誤り訂正データに前記第２の誤り訂正を行って第２の
誤り訂正データを生成し、当該生成した第２の誤り訂正
データを前記読み出しを行った前記第１のバンクおよび
前記第２のバンクに書き込み、前記記憶回路から読み出
した前記第２の誤り訂正データに前記第３の誤り訂正を
行って第３の誤り訂正データを生成し、前記第１の誤り
訂正回路において１データフレーム分の前記第１の誤り
訂正を行う間に、１データフレーム分の前記第２の誤り
訂正および前記第３の誤り訂正を行う第２の誤り訂正回
路とを有する。
点を解決し、上述した目的を達成するために、本発明の
第１の観点のデータ誤り訂正装置は、第１の誤り訂正符
号および第２の誤り訂正符号により積符号化された誤り
訂正対象データに対して、少なくとも前記第１の誤り訂
正符号に対しての第１の誤り訂正と、前記第２の誤り訂
正符号に対しての第２の誤り訂正と、前記第１の誤り訂
正符号に対しての第３の誤り訂正とを順に行うデータ誤
り訂正装置であって、略同時にアクセス可能な少なくと
も第１のバンクおよび第２のバンクを有する記憶回路
と、前記記憶回路へのアクセスを制御する記憶回路制御
回路と、入力した前記誤り訂正対象データに前記第１の
誤り訂正を行って第１の誤り訂正データを生成し、当該
生成した第１の誤り訂正データを、前記第１のバンクお
よび前記第２のバンクに、前記積符号化が一体的に行わ
れるデータフレームを単位として交互に書き込む第１の
誤り訂正回路と、前記記憶回路から読み出した前記第１
の誤り訂正データに前記第２の誤り訂正を行って第２の
誤り訂正データを生成し、当該生成した第２の誤り訂正
データを前記読み出しを行った前記第１のバンクおよび
前記第２のバンクに書き込み、前記記憶回路から読み出
した前記第２の誤り訂正データに前記第３の誤り訂正を
行って第３の誤り訂正データを生成し、前記第１の誤り
訂正回路において１データフレーム分の前記第１の誤り
訂正を行う間に、１データフレーム分の前記第２の誤り
訂正および前記第３の誤り訂正を行う第２の誤り訂正回
路とを有する。
【００１５】本発明の第１の観点のデータ誤り訂正装置
では、入力された誤り訂正対象データに対して、第１の
誤り訂正回路において、第１の誤り訂正が行われ、その
訂正結果である第１の誤り訂正データが、記憶回路の第
１のバンクおよび第２のバンクに、前記積符号化が一体
的に行われるデータフレームを単位として交互に書き込
まれる。そして、前記記憶回路から読み出された前記第
１の誤り訂正データに対して、第２の誤り訂正回路にお
いて、第２の誤り訂正が行われて第２の誤り訂正データ
が生成される。そして、当該生成した第２の誤り訂正デ
ータが、前記読み出しを行った前記第１のバンクおよび
前記第２のバンクに書き込まれる。そして、前記記憶回
路から読み出された前記第２の誤り訂正データに対し
て、第２の誤り訂正回路において、第３の誤り訂正が行
われて第３の誤り訂正データが生成される。このとき、
前記第１の誤り訂正回路において１データフレーム分の
前記第１の誤り訂正を行う間に、前記第２の誤り訂正回
路において１データフレーム分の前記第２の誤り訂正お
よび前記第３の誤り訂正が行われる。
では、入力された誤り訂正対象データに対して、第１の
誤り訂正回路において、第１の誤り訂正が行われ、その
訂正結果である第１の誤り訂正データが、記憶回路の第
１のバンクおよび第２のバンクに、前記積符号化が一体
的に行われるデータフレームを単位として交互に書き込
まれる。そして、前記記憶回路から読み出された前記第
１の誤り訂正データに対して、第２の誤り訂正回路にお
いて、第２の誤り訂正が行われて第２の誤り訂正データ
が生成される。そして、当該生成した第２の誤り訂正デ
ータが、前記読み出しを行った前記第１のバンクおよび
前記第２のバンクに書き込まれる。そして、前記記憶回
路から読み出された前記第２の誤り訂正データに対し
て、第２の誤り訂正回路において、第３の誤り訂正が行
われて第３の誤り訂正データが生成される。このとき、
前記第１の誤り訂正回路において１データフレーム分の
前記第１の誤り訂正を行う間に、前記第２の誤り訂正回
路において１データフレーム分の前記第２の誤り訂正お
よび前記第３の誤り訂正が行われる。
【００１６】また、本発明の第１の観点のデータ誤り訂
正装置は、好ましくは、前記第２の誤り訂正回路は、前
記第２の誤り訂正および前記第３の誤り訂正を一組の誤
り訂正とした場合に、前記第１の誤り訂正回路において
１データフレーム分の前記第１の誤り訂正を行う間に、
１データフレーム分の単数組または複数組の誤り訂正を
行う。
正装置は、好ましくは、前記第２の誤り訂正回路は、前
記第２の誤り訂正および前記第３の誤り訂正を一組の誤
り訂正とした場合に、前記第１の誤り訂正回路において
１データフレーム分の前記第１の誤り訂正を行う間に、
１データフレーム分の単数組または複数組の誤り訂正を
行う。
【００１７】また、本発明の第１の観点のデータ誤り訂
正装置は、好ましくは、前記第２の誤り訂正回路は、消
失誤り訂正を行う。
正装置は、好ましくは、前記第２の誤り訂正回路は、消
失誤り訂正を行う。
【００１８】また、本発明の第１の観点のデータ誤り訂
正装置は、好ましくは、出力用記憶回路と、前記第３の
誤り訂正データについての前記出力用記憶回路の書き込
みおよび読み出しを、前記データフレームを単位として
制御する出力用記憶回路制御回路とをさらに有する。
正装置は、好ましくは、出力用記憶回路と、前記第３の
誤り訂正データについての前記出力用記憶回路の書き込
みおよび読み出しを、前記データフレームを単位として
制御する出力用記憶回路制御回路とをさらに有する。
【００１９】また、本発明の第１の観点のデータ誤り訂
正装置は、好ましくは、前記積符号は、リードソロモン
符号の積符号である。
正装置は、好ましくは、前記積符号は、リードソロモン
符号の積符号である。
【００２０】また、本発明の第２の観点のデータ誤り訂
正装置は、第１の誤り訂正符号および第２の誤り訂正符
号により積符号化された誤り訂正対象データに対して、
少なくとも前記第１の誤り訂正符号に対しての第１の誤
り訂正と、前記第２の誤り訂正符号に対しての第２の誤
り訂正と、前記第１の誤り訂正符号に対しての第３の誤
り訂正とを順に行うデータ誤り訂正装置であって、第１
の記憶回路と、前記第１の記憶回路へのアクセスを制御
する記憶回路制御回路と、入力した前記誤り訂正対象デ
ータに前記第１の誤り訂正を行って第１の誤り訂正デー
タを生成し、当該生成した第１の誤り訂正データを、前
記第１の記憶回路に書き込む第１の誤り訂正回路と、前
記第１の記憶回路から読み出した前記第１の誤り訂正デ
ータに前記第２の誤り訂正を行って第２の誤り訂正デー
タを生成し、当該生成した第２の誤り訂正データを前記
第１の記憶回路に書き込み、前記第１の記憶回路から読
み出した前記第２の誤り訂正データに前記第３の誤り訂
正を行って第３の誤り訂正データを生成し、前記第１の
誤り訂正回路において１データフレーム分の前記第１の
誤り訂正を行う間に、１データフレーム分の前記第２の
誤り訂正および前記第３の誤り訂正を行う第２の誤り訂
正回路と、前記第３の誤り訂正データを記憶する出力用
記憶回路と、前記第３の誤り訂正データについての前記
出力用記憶回路の書き込みおよび読み出しを、前記デー
タフレームを単位として制御する出力用記憶回路制御回
路とを有する。
正装置は、第１の誤り訂正符号および第２の誤り訂正符
号により積符号化された誤り訂正対象データに対して、
少なくとも前記第１の誤り訂正符号に対しての第１の誤
り訂正と、前記第２の誤り訂正符号に対しての第２の誤
り訂正と、前記第１の誤り訂正符号に対しての第３の誤
り訂正とを順に行うデータ誤り訂正装置であって、第１
の記憶回路と、前記第１の記憶回路へのアクセスを制御
する記憶回路制御回路と、入力した前記誤り訂正対象デ
ータに前記第１の誤り訂正を行って第１の誤り訂正デー
タを生成し、当該生成した第１の誤り訂正データを、前
記第１の記憶回路に書き込む第１の誤り訂正回路と、前
記第１の記憶回路から読み出した前記第１の誤り訂正デ
ータに前記第２の誤り訂正を行って第２の誤り訂正デー
タを生成し、当該生成した第２の誤り訂正データを前記
第１の記憶回路に書き込み、前記第１の記憶回路から読
み出した前記第２の誤り訂正データに前記第３の誤り訂
正を行って第３の誤り訂正データを生成し、前記第１の
誤り訂正回路において１データフレーム分の前記第１の
誤り訂正を行う間に、１データフレーム分の前記第２の
誤り訂正および前記第３の誤り訂正を行う第２の誤り訂
正回路と、前記第３の誤り訂正データを記憶する出力用
記憶回路と、前記第３の誤り訂正データについての前記
出力用記憶回路の書き込みおよび読み出しを、前記デー
タフレームを単位として制御する出力用記憶回路制御回
路とを有する。
【００２１】さらに、本発明のデータ誤り訂正方法は、
第１の誤り訂正符号および第２の誤り訂正符号により積
符号化された誤り訂正対象データに対して、少なくとの
前記第１の誤り訂正符号に対しての第１の誤り訂正と、
前記第２の誤り訂正符号に対しての第２の誤り訂正と、
前記第１の誤り訂正符号に対しての第３の誤り訂正とを
順に行うデータ誤り訂正方法であって、前記誤り訂正対
象データに前記第１の誤り訂正を行って第１の誤り訂正
データを生成し、当該生成した第１の誤り訂正データ
を、記憶回路の第１のバンクおよび第２のバンクに、前
記積符号化が一体的に行われるデータフレームを単位と
して交互に書き込み、前記記憶回路から読み出した前記
第１の誤り訂正データに前記第２の誤り訂正を行って第
２の誤り訂正データを生成し、当該生成した第２の誤り
訂正データを前記読み出しを行った前記第１のバンクお
よび前記第２のバンクに書き込み、前記記憶回路から読
み出した前記第２の誤り訂正データに前記第３の誤り訂
正を行って第３の誤り訂正データを生成し、１データフ
レーム分の前記第１の誤り訂正を行う間に、１データフ
レーム分の前記第２の誤り訂正および前記第３の誤り訂
正を行うように、前記第１の誤り訂正と、前記第２の誤
り訂正および前記第３の誤り訂正とを並行して行う。
第１の誤り訂正符号および第２の誤り訂正符号により積
符号化された誤り訂正対象データに対して、少なくとの
前記第１の誤り訂正符号に対しての第１の誤り訂正と、
前記第２の誤り訂正符号に対しての第２の誤り訂正と、
前記第１の誤り訂正符号に対しての第３の誤り訂正とを
順に行うデータ誤り訂正方法であって、前記誤り訂正対
象データに前記第１の誤り訂正を行って第１の誤り訂正
データを生成し、当該生成した第１の誤り訂正データ
を、記憶回路の第１のバンクおよび第２のバンクに、前
記積符号化が一体的に行われるデータフレームを単位と
して交互に書き込み、前記記憶回路から読み出した前記
第１の誤り訂正データに前記第２の誤り訂正を行って第
２の誤り訂正データを生成し、当該生成した第２の誤り
訂正データを前記読み出しを行った前記第１のバンクお
よび前記第２のバンクに書き込み、前記記憶回路から読
み出した前記第２の誤り訂正データに前記第３の誤り訂
正を行って第３の誤り訂正データを生成し、１データフ
レーム分の前記第１の誤り訂正を行う間に、１データフ
レーム分の前記第２の誤り訂正および前記第３の誤り訂
正を行うように、前記第１の誤り訂正と、前記第２の誤
り訂正および前記第３の誤り訂正とを並行して行う。
【００２２】
【発明の実施の形態】以下、本発明の実施形態に係わる
データ誤り訂正装置について説明する。第１実施形態 図１は、本実施形態のデータ誤り訂正装置２１の構成図
である。図１に示すように、データ誤り訂正装置２１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ２３ａ，２３ｂおよびメモリ２４を有する。
データ誤り訂正装置について説明する。第１実施形態 図１は、本実施形態のデータ誤り訂正装置２１の構成図
である。図１に示すように、データ誤り訂正装置２１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ２３ａ，２３ｂおよびメモリ２４を有する。
【００２３】メモリ２４は、略同時にアクセス可能なバ
ンク２４ａおよび２４ｂを有し、ＥＣＣ出力データＳ２
２ａおよびＳ２２ｂ1 を記憶するバンクを１データフレ
ーム単位で切り換えると共に、ＥＣＣ出力データＳ２２
ｂ1 を読み出すバンクを１データフレーム単位で切り換
える。なお、バンク２４ａおよび２４ｂは、それぞれ１
データフレーム分のＣ１，Ｃ２訂正結果を記憶可能な記
憶容量を有する。
ンク２４ａおよび２４ｂを有し、ＥＣＣ出力データＳ２
２ａおよびＳ２２ｂ1 を記憶するバンクを１データフレ
ーム単位で切り換えると共に、ＥＣＣ出力データＳ２２
ｂ1 を読み出すバンクを１データフレーム単位で切り換
える。なお、バンク２４ａおよび２４ｂは、それぞれ１
データフレーム分のＣ１，Ｃ２訂正結果を記憶可能な記
憶容量を有する。
【００２４】メモリコントローラ２３ａは、ＥＣＣ入力
データＳ５のＥＣＣプロセッサ２２ａへの供給と、ＥＣ
Ｃプロセッサ２２ａとメモリ２４のバンク２４ａとの間
のデータ転送を制御する。また、メモリコントローラ２
３ａは、ＥＣＣ出力データＳ２２ｂ2 の出力と、ＥＣＣ
プロセッサ２２ｂとメモリ２４のバンク２４ｂとの間の
データ転送を制御する。
データＳ５のＥＣＣプロセッサ２２ａへの供給と、ＥＣ
Ｃプロセッサ２２ａとメモリ２４のバンク２４ａとの間
のデータ転送を制御する。また、メモリコントローラ２
３ａは、ＥＣＣ出力データＳ２２ｂ2 の出力と、ＥＣＣ
プロセッサ２２ｂとメモリ２４のバンク２４ｂとの間の
データ転送を制御する。
【００２５】ＥＣＣプロセッサ２２ａは、メモリコント
ローラ２３ａの制御に基づいて、ＥＣＣ入力データＳ５
を入力して、当該入力したＥＣＣ入力データＳ５に対し
てＣ１訂正を行う。このとき、例えば、図６に示すデー
タフレームのシンボルが、行単位で上から下に向けて、
かつ、各行内で左から右に向けて順にＥＣＣ入力データ
Ｓ５としてＥＣＣプロセッサ２２ａに入力され、図６に
示す１行分のシンボルが入力される度に当該１行分のシ
ンボルについてＣ１訂正が行われる。ＥＣＣプロセッサ
２２ａにおけるＣ１訂正の結果は、メモリコントローラ
２３ａの制御に基づいて、ＥＣＣ出力データＳ２２ａと
して、データフレーム単位で、メモリ２４のバンク２４
ａおよび２４ｂに交互に書き込まれる。
ローラ２３ａの制御に基づいて、ＥＣＣ入力データＳ５
を入力して、当該入力したＥＣＣ入力データＳ５に対し
てＣ１訂正を行う。このとき、例えば、図６に示すデー
タフレームのシンボルが、行単位で上から下に向けて、
かつ、各行内で左から右に向けて順にＥＣＣ入力データ
Ｓ５としてＥＣＣプロセッサ２２ａに入力され、図６に
示す１行分のシンボルが入力される度に当該１行分のシ
ンボルについてＣ１訂正が行われる。ＥＣＣプロセッサ
２２ａにおけるＣ１訂正の結果は、メモリコントローラ
２３ａの制御に基づいて、ＥＣＣ出力データＳ２２ａと
して、データフレーム単位で、メモリ２４のバンク２４
ａおよび２４ｂに交互に書き込まれる。
【００２６】ＥＣＣプロセッサ２２ｂは、メモリコント
ローラ２３ｂの制御に基づいて、メモリ２４のバンク２
４ａおよび２４ｂから読み出された、ＥＣＣプロセッサ
２２ａにおいてＣ１訂正が行われたＥＣＣ出力データＳ
２２ａについてＣ２訂正およびＣ１訂正を順に行う。Ｅ
ＣＣプロセッサ２２ｂは、例えば、ＥＣＣ出力データＳ
２２ａについてＣ１訂正およびＣ２訂正をそれぞれ１回
ずつ行う場合には、先ず、バンク２４ａあるいはバンク
２４ｂから読み出したＥＣＣ出力データＳ２２ａについ
てＣ２訂正を行い、その訂正結果をＥＣＣ出力データＳ
２２ｂ1 として、読み出しを行ったバンク２４ａあるい
はバンク２４ｂに書き込む。次に、ＥＣＣプロセッサ２
２ｂは、バンク２４ａあるいはバンク２４ｂから読み出
したＥＣＣ出力データＳ２２ｂ 1 についてＣ１訂正を行
い、メモリコントローラ２３ｂの制御に基づいて、その
訂正結果をＥＣＣ出力データＳ２２ｂ2 として出力す
る。なお、ＥＣＣプロセッサ２２ｂでは、Ｃ１訂正およ
びＣ２訂正を行う際に、前述した消失誤り訂正を行うこ
とが可能である。
ローラ２３ｂの制御に基づいて、メモリ２４のバンク２
４ａおよび２４ｂから読み出された、ＥＣＣプロセッサ
２２ａにおいてＣ１訂正が行われたＥＣＣ出力データＳ
２２ａについてＣ２訂正およびＣ１訂正を順に行う。Ｅ
ＣＣプロセッサ２２ｂは、例えば、ＥＣＣ出力データＳ
２２ａについてＣ１訂正およびＣ２訂正をそれぞれ１回
ずつ行う場合には、先ず、バンク２４ａあるいはバンク
２４ｂから読み出したＥＣＣ出力データＳ２２ａについ
てＣ２訂正を行い、その訂正結果をＥＣＣ出力データＳ
２２ｂ1 として、読み出しを行ったバンク２４ａあるい
はバンク２４ｂに書き込む。次に、ＥＣＣプロセッサ２
２ｂは、バンク２４ａあるいはバンク２４ｂから読み出
したＥＣＣ出力データＳ２２ｂ 1 についてＣ１訂正を行
い、メモリコントローラ２３ｂの制御に基づいて、その
訂正結果をＥＣＣ出力データＳ２２ｂ2 として出力す
る。なお、ＥＣＣプロセッサ２２ｂでは、Ｃ１訂正およ
びＣ２訂正を行う際に、前述した消失誤り訂正を行うこ
とが可能である。
【００２７】以下、図１に示すデータ誤り訂正装置２１
の動作について図２を参照しながら説明する。図２は、
図１に示すメモリ２４のバンク２４ａ，２４ｂへのアク
セスを説明するための図である。先ず、時刻ｔ0 〜ｔ1
において、ＥＣＣ入力データＳ５が、メモリコントロー
ラ２３ａの制御に基づいて、ＥＣＣプロセッサ２２ａに
入力され、ＥＣＣプロセッサ２２ａにおいて、図６に示
す１行分のシンボルが入力される度に当該１行分のシン
ボルについてＣ１訂正が行われる。当該Ｃ１訂正結果
は、メモリコントローラ２３ａの制御に基づいて、ＥＣ
Ｃ出力データＳ２２ａとして、ＥＣＣプロセッサ２２ａ
からメモリ２４のバンク２４ａに書き込まれる。そし
て、時刻ｔ1 に、１データフレーム分のＥＣＣ出力デー
タＳ２２ａがバンク２４ａに書き込まれる。
の動作について図２を参照しながら説明する。図２は、
図１に示すメモリ２４のバンク２４ａ，２４ｂへのアク
セスを説明するための図である。先ず、時刻ｔ0 〜ｔ1
において、ＥＣＣ入力データＳ５が、メモリコントロー
ラ２３ａの制御に基づいて、ＥＣＣプロセッサ２２ａに
入力され、ＥＣＣプロセッサ２２ａにおいて、図６に示
す１行分のシンボルが入力される度に当該１行分のシン
ボルについてＣ１訂正が行われる。当該Ｃ１訂正結果
は、メモリコントローラ２３ａの制御に基づいて、ＥＣ
Ｃ出力データＳ２２ａとして、ＥＣＣプロセッサ２２ａ
からメモリ２４のバンク２４ａに書き込まれる。そし
て、時刻ｔ1 に、１データフレーム分のＥＣＣ出力デー
タＳ２２ａがバンク２４ａに書き込まれる。
【００２８】次に、時刻ｔ1 〜ｔ2 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ａに書
き込まれる。そして、時刻ｔ2 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ａに書き込
まれる。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ａに書
き込まれる。そして、時刻ｔ2 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ａに書き込
まれる。
【００２９】次に、時刻ｔ2 〜ｔ3 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ3 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ3 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
【００３０】また、時刻ｔ1 〜ｔ3 において、前述した
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ｂに書き込まれ
る。そして、時刻ｔ3 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ｂに書き込まれる。
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ｂに書き込まれ
る。そして、時刻ｔ3 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ｂに書き込まれる。
【００３１】次に、時刻ｔ3 〜ｔ4 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ｂからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ｂに書
き込まれる。そして、時刻ｔ4 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ｂに書き込
まれる。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ｂからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ｂに書
き込まれる。そして、時刻ｔ4 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ｂに書き込
まれる。
【００３２】次に、時刻ｔ4 〜ｔ5 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ｂからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ5 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ｂからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ5 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
【００３３】また、時刻ｔ3 〜ｔ5 において、前述した
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ａに書き込まれ
る。そして、時刻ｔ5 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ａに書き込まれる。
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ａに書き込まれ
る。そして、時刻ｔ5 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ａに書き込まれる。
【００３４】次に、時刻ｔ5 〜ｔ6 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ａに書
き込まれる。そして、時刻ｔ6 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ａに書き込
まれる。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ａが図６に示す列単位で順にメモリ２４
のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出さ
れる。そして、ＥＣＣプロセッサ２２ｂにおいて、ＥＣ
Ｃ出力データＳ２２ａのＣ２訂正が行われ、メモリコン
トローラ２３ｂの制御に基づいて、そのＣ２訂正結果が
ＥＣＣ出力データＳ２２ｂ1 として、バンク２４ａに書
き込まれる。そして、時刻ｔ6 に、１データフレーム分
のＥＣＣ出力データＳ２２ｂ1 がバンク２４ａに書き込
まれる。
【００３５】次に、時刻ｔ6 〜ｔ7 において、メモリコ
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ7 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
ントローラ２３ｂの制御に基づいて、前述したＥＣＣ出
力データＳ２２ｂ1 が図６に示す行単位で順にメモリ２
４のバンク２４ａからＥＣＣプロセッサ２２ｂに読み出
される。そして、ＥＣＣプロセッサ２２ｂにおいて、Ｅ
ＣＣ出力データＳ２２ｂ1 のＣ１訂正が行われ、メモリ
コントローラ２３ｂの制御に基づいて、そのＣ１訂正結
果がＥＣＣ出力データＳ２２ｂ2 として出力される。そ
して、時刻ｔ7 に、１データフレーム分のＥＣＣ出力デ
ータＳ２２ｂ2 の出力が完了する。
【００３６】また、時刻ｔ5 〜ｔ7 において、前述した
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ｂに書き込まれ
る。そして、時刻ｔ5 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ｂに書き込まれる。
ＥＣＣプロセッサ２２ｂの処理と並行して、次の１デー
タフレームについて、ＥＣＣ入力データＳ５が、メモリ
コントローラ２３ａの制御に基づいて、ＥＣＣプロセッ
サ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについてＣ１訂正が行われる。当該Ｃ
１訂正結果は、メモリコントローラ２３ａの制御に基づ
いて、ＥＣＣ出力データＳ２２ａとして、ＥＣＣプロセ
ッサ２２ａからメモリ２４のバンク２４ｂに書き込まれ
る。そして、時刻ｔ5 に、１データフレーム分のＥＣＣ
出力データＳ２２ａがバンク２４ｂに書き込まれる。
【００３７】以上説明したように、データ誤り訂正装置
２１によれば、図６に示すデータフレームに対してＣ１
訂正、Ｃ２訂正およびＣ１訂正を順に行う場合に、最初
のＣ１訂正を行うＥＣＣプロセッサ２２ａと、Ｃ２訂正
と２回目のＣ１訂正とを行うＥＣＣプロセッサ２２ｂ
と、ＥＣＣプロセッサ２２ａ，２２ｂから独立して同時
にアクセス可能なバンク２４ａ，２４ｂを備えたメモリ
２４とを有し、ＥＣＣプロセッサ２２ａにおいて１デー
タフレーム分の最初のＣ１訂正を行う間に、先のデータ
フレームのＣ２訂正および２回目のＣ１訂正が行われ
る。そのため、ＥＣＣプロセッサ２２ａにおけるＥＣＣ
入力データＳ５のＣ１訂正結果が、メモリ２４のバンク
２４ａおよび２４ｂに交互に途切れなく書き込まれ、訂
正処理時間全体に占めるメモリ２４へのアクセス時間の
割合を従来に比べて低くでき、訂正処理の高速化が図れ
る。
２１によれば、図６に示すデータフレームに対してＣ１
訂正、Ｃ２訂正およびＣ１訂正を順に行う場合に、最初
のＣ１訂正を行うＥＣＣプロセッサ２２ａと、Ｃ２訂正
と２回目のＣ１訂正とを行うＥＣＣプロセッサ２２ｂ
と、ＥＣＣプロセッサ２２ａ，２２ｂから独立して同時
にアクセス可能なバンク２４ａ，２４ｂを備えたメモリ
２４とを有し、ＥＣＣプロセッサ２２ａにおいて１デー
タフレーム分の最初のＣ１訂正を行う間に、先のデータ
フレームのＣ２訂正および２回目のＣ１訂正が行われ
る。そのため、ＥＣＣプロセッサ２２ａにおけるＥＣＣ
入力データＳ５のＣ１訂正結果が、メモリ２４のバンク
２４ａおよび２４ｂに交互に途切れなく書き込まれ、訂
正処理時間全体に占めるメモリ２４へのアクセス時間の
割合を従来に比べて低くでき、訂正処理の高速化が図れ
る。
【００３８】また、データ誤り訂正装置２１によれば、
ＥＣＣプロセッサ２２ａは最初のＣ１訂正のみを行い、
複雑な消失誤り訂正処理は行わない。そのため、ＥＣＣ
プロセッサ２２ａの構成を、ＥＣＣプロセッサ２２ｂに
比べて簡単かつ小規模にでき、従来のように、同じ機能
のＥＣＣプロセッサを２つ設けた場合に比べて、データ
誤り訂正装置２１の全体構成を簡単かつ小規模にでき
る。
ＥＣＣプロセッサ２２ａは最初のＣ１訂正のみを行い、
複雑な消失誤り訂正処理は行わない。そのため、ＥＣＣ
プロセッサ２２ａの構成を、ＥＣＣプロセッサ２２ｂに
比べて簡単かつ小規模にでき、従来のように、同じ機能
のＥＣＣプロセッサを２つ設けた場合に比べて、データ
誤り訂正装置２１の全体構成を簡単かつ小規模にでき
る。
【００３９】なお、上述した図２に示す例では、ＥＣＣ
プロセッサ２２ａにおいて１データフレーム分の最初の
Ｃ１訂正を行う間に、ＥＣＣプロセッサ２２ｂにおいて
先の１データフレーム分のＣ２訂正および２回目のＣ１
訂正を行う場合を例示したが、１データフレームに対し
てＣ１訂正、Ｃ２訂正、Ｃ１訂正、Ｃ２訂正およびＣ１
訂正を順に行う場合には、図３に示すように、ＥＣＣプ
ロセッサ２２ａにおいて１データフレーム分の最初のＣ
１訂正を行う間に、ＥＣＣプロセッサ２２ｂにおいて先
の１データフレーム分の最初のＣ２訂正、２回目のＣ１
訂正、２回目のＣ２訂正および３回目のＣ１訂正を行
う。このようにすることで、誤り訂正の精度を高めるこ
とができるが、ＥＣＣプロセッサ２２ｂの処理速度を上
げる必要がある。
プロセッサ２２ａにおいて１データフレーム分の最初の
Ｃ１訂正を行う間に、ＥＣＣプロセッサ２２ｂにおいて
先の１データフレーム分のＣ２訂正および２回目のＣ１
訂正を行う場合を例示したが、１データフレームに対し
てＣ１訂正、Ｃ２訂正、Ｃ１訂正、Ｃ２訂正およびＣ１
訂正を順に行う場合には、図３に示すように、ＥＣＣプ
ロセッサ２２ａにおいて１データフレーム分の最初のＣ
１訂正を行う間に、ＥＣＣプロセッサ２２ｂにおいて先
の１データフレーム分の最初のＣ２訂正、２回目のＣ１
訂正、２回目のＣ２訂正および３回目のＣ１訂正を行
う。このようにすることで、誤り訂正の精度を高めるこ
とができるが、ＥＣＣプロセッサ２２ｂの処理速度を上
げる必要がある。
【００４０】また、図１に示すデータ誤り訂正装置２１
の変形例としては、例えば、ＥＣＣ入力データＳ５をメ
モリ２４に一旦記憶し、ＥＣＣプロセッサ２２ａ，２２
ｂにおける訂正処理を経て、誤りのあるデータのみを更
新してもよい。
の変形例としては、例えば、ＥＣＣ入力データＳ５をメ
モリ２４に一旦記憶し、ＥＣＣプロセッサ２２ａ，２２
ｂにおける訂正処理を経て、誤りのあるデータのみを更
新してもよい。
【００４１】第２実施形態 図４は、本実施形態のデータ誤り訂正装置３１の構成図
である。図４に示すように、データ誤り訂正装置３１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ２３ａ，２３ｂ、メモリ２４、バッファッメモリコ
ントローラ３３、出力用バッファメモリ３４および出力
コントローラ３６を有する。図４に示す構成要素のうち
図１と同じ符号を付したものは、前述した第１実施形態
で説明したものと同じである。具体的には、ＥＣＣプロ
セッサ２２ａ，２２ｂ、メモリコントローラ２３ａ，２
３ｂおよびメモリ２４は、第１実施形態で前述したもの
と同じである。すなわち、図４に示すデータ誤り訂正装
置３１は、図１に示すデータ誤り訂正装置２１に、バッ
ファッメモリコントローラ３３、出力用バッファメモリ
３４および出力コントローラ３６を加えた構成をしてい
る。
である。図４に示すように、データ誤り訂正装置３１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ２３ａ，２３ｂ、メモリ２４、バッファッメモリコ
ントローラ３３、出力用バッファメモリ３４および出力
コントローラ３６を有する。図４に示す構成要素のうち
図１と同じ符号を付したものは、前述した第１実施形態
で説明したものと同じである。具体的には、ＥＣＣプロ
セッサ２２ａ，２２ｂ、メモリコントローラ２３ａ，２
３ｂおよびメモリ２４は、第１実施形態で前述したもの
と同じである。すなわち、図４に示すデータ誤り訂正装
置３１は、図１に示すデータ誤り訂正装置２１に、バッ
ファッメモリコントローラ３３、出力用バッファメモリ
３４および出力コントローラ３６を加えた構成をしてい
る。
【００４２】出力用バッファメモリ３４は、記憶領域３
４1 〜３４m を有し、各記憶領域は、例えば１データフ
レーム分の訂正結果を記憶可能な記憶容量を有する。出
力用バッファメモリ３４は、バッファッメモリコントロ
ーラ３３の制御に基づいて、ＥＣＣプロセッサ２２ｂか
ら出力されたＥＣＣ出力データＳ２２ｂ2 を、記憶領域
３４1 〜３４m に順に記憶する。また、出力用バッファ
メモリ３４は、バッファッメモリコントローラ３３の制
御に基づいて、各記憶領域に記憶したＥＣＣ出力データ
Ｓ２２ｂ2 を読み出して出力コントローラ３６に出力す
る。このとき、出力用バッファメモリ３４の記憶領域の
うち、ＥＣＣ出力データＳ２２ｂ2 の書き込みが完了し
ている記憶領域から読み出しが行われる。例えば、記憶
領域３４1 〜３４n-1 にＥＣＣ出力データＳ２２ｂ2 の
書き込みが完了した場合には、記憶領域３４k （ｋ＜
ｎ）から読み出しが行われる。
４1 〜３４m を有し、各記憶領域は、例えば１データフ
レーム分の訂正結果を記憶可能な記憶容量を有する。出
力用バッファメモリ３４は、バッファッメモリコントロ
ーラ３３の制御に基づいて、ＥＣＣプロセッサ２２ｂか
ら出力されたＥＣＣ出力データＳ２２ｂ2 を、記憶領域
３４1 〜３４m に順に記憶する。また、出力用バッファ
メモリ３４は、バッファッメモリコントローラ３３の制
御に基づいて、各記憶領域に記憶したＥＣＣ出力データ
Ｓ２２ｂ2 を読み出して出力コントローラ３６に出力す
る。このとき、出力用バッファメモリ３４の記憶領域の
うち、ＥＣＣ出力データＳ２２ｂ2 の書き込みが完了し
ている記憶領域から読み出しが行われる。例えば、記憶
領域３４1 〜３４n-1 にＥＣＣ出力データＳ２２ｂ2 の
書き込みが完了した場合には、記憶領域３４k （ｋ＜
ｎ）から読み出しが行われる。
【００４３】バッファッメモリコントローラ３３は、出
力用バッファメモリ３４の各記憶領域に対しての読み出
しおよび書き込みを制御する。
力用バッファメモリ３４の各記憶領域に対しての読み出
しおよび書き込みを制御する。
【００４４】出力コントローラ３６は、出力用バッファ
メモリ３４から読み出されたＥＣＣ出力データＳ２２ｂ
2 を適当なフォーマットに変換して出力データＳ３６と
して出力する。
メモリ３４から読み出されたＥＣＣ出力データＳ２２ｂ
2 を適当なフォーマットに変換して出力データＳ３６と
して出力する。
【００４５】以上説明したように、データ誤り訂正装置
３１によれば、前述した第１実施形態のデータ誤り訂正
装置２１の効果に加えて、以下の効果を有することがで
きる。すなわち、データ誤り訂正装置３１によれば、メ
モリコントローラ２３ａ，２３ｂとは別に、出力用バッ
ファメモリ３４の入出力制御専用のバッファッメモリコ
ントローラ３３を設けたことで、図８に示すデータ誤り
訂正装置１１と比べて、出力用バッファメモリ３４の入
出力動作を高速に行うことができる。
３１によれば、前述した第１実施形態のデータ誤り訂正
装置２１の効果に加えて、以下の効果を有することがで
きる。すなわち、データ誤り訂正装置３１によれば、メ
モリコントローラ２３ａ，２３ｂとは別に、出力用バッ
ファメモリ３４の入出力制御専用のバッファッメモリコ
ントローラ３３を設けたことで、図８に示すデータ誤り
訂正装置１１と比べて、出力用バッファメモリ３４の入
出力動作を高速に行うことができる。
【００４６】第３実施形態 図５は、本実施形態のデータ誤り訂正装置４１の構成図
である。図５に示すように、データ誤り訂正装置４１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ４３、メモリ４４、出力コントローラ４６、バッフ
ァメモリコントローラ５３、出力用バッファメモリ５４
およびコントローラ６３を有する。ここで、図５におい
て、図１と同じ符号を付した構成要素は、第１実施形態
で前述したものと同じである。具体的には、ＥＣＣプロ
セッサ２２ａ，２２ｂは前述した第１実施形態で説明し
たものと同じである。
である。図５に示すように、データ誤り訂正装置４１
は、ＥＣＣプロセッサ２２ａ，２２ｂ、メモリコントロ
ーラ４３、メモリ４４、出力コントローラ４６、バッフ
ァメモリコントローラ５３、出力用バッファメモリ５４
およびコントローラ６３を有する。ここで、図５におい
て、図１と同じ符号を付した構成要素は、第１実施形態
で前述したものと同じである。具体的には、ＥＣＣプロ
セッサ２２ａ，２２ｂは前述した第１実施形態で説明し
たものと同じである。
【００４７】コントローラ６３は、ＥＣＣ入力データＳ
５をＥＣＣプロセッサ２２ａに出力し、ＥＣＣプロセッ
サ２２ａから出力されたＥＣＣ出力データＳ２２ａをバ
ッファメモリコントローラ５３に出力する。
５をＥＣＣプロセッサ２２ａに出力し、ＥＣＣプロセッ
サ２２ａから出力されたＥＣＣ出力データＳ２２ａをバ
ッファメモリコントローラ５３に出力する。
【００４８】バッファメモリコントローラ５３は、ＥＣ
Ｃプロセッサ２２ａから出力されたＥＣＣ出力データＳ
２２ａを、データフレーム単位で、出力用バッファメモ
リ５４の記憶領域５４1 〜５４m に順に書き込む。ま
た、バッファメモリコントローラ５３は、出力用バッフ
ァメモリ５４からＥＣＣ出力データＳ２２ａを図６に示
す列単位で読み出してＥＣＣプロセッサ２２ｂに出力す
る。また、バッファメモリコントローラ５３は、ＥＣＣ
プロセッサ２２ｂが出力したＥＣＣ出力データＳ２２ｂ
2 を、出力用バッファメモリ５４の既にＥＣＣ出力デー
タＳ２２ａが読み出された記憶領域５４1 〜５４m に順
に書き込む。また、バッファメモリコントローラ５３
は、出力用バッファメモリ５４の記憶領域５４1 〜５４
m に記憶されているＥＣＣ出力データＳ２２ｂ2 を順に
読み出して出力コントローラ４６に出力する。
Ｃプロセッサ２２ａから出力されたＥＣＣ出力データＳ
２２ａを、データフレーム単位で、出力用バッファメモ
リ５４の記憶領域５４1 〜５４m に順に書き込む。ま
た、バッファメモリコントローラ５３は、出力用バッフ
ァメモリ５４からＥＣＣ出力データＳ２２ａを図６に示
す列単位で読み出してＥＣＣプロセッサ２２ｂに出力す
る。また、バッファメモリコントローラ５３は、ＥＣＣ
プロセッサ２２ｂが出力したＥＣＣ出力データＳ２２ｂ
2 を、出力用バッファメモリ５４の既にＥＣＣ出力デー
タＳ２２ａが読み出された記憶領域５４1 〜５４m に順
に書き込む。また、バッファメモリコントローラ５３
は、出力用バッファメモリ５４の記憶領域５４1 〜５４
m に記憶されているＥＣＣ出力データＳ２２ｂ2 を順に
読み出して出力コントローラ４６に出力する。
【００４９】出力用バッファメモリ５４は、前述した図
４に示す出力用バッファメモリ３４と同じ構成を有して
いるが、バッファメモリコントローラ５３によるアクセ
ス形態が異なる。
４に示す出力用バッファメモリ３４と同じ構成を有して
いるが、バッファメモリコントローラ５３によるアクセ
ス形態が異なる。
【００５０】ＥＣＣプロセッサ２２ｂは、メモリコント
ローラ４３の制御に基づいて、出力用バッファメモリ５
４から読み出されたＥＣＣ出力データＳ２２ａのＣ２訂
正を行い、その訂正結果であるＥＣＣ出力データＳ２２
ｂ1 をメモリ４４に書き込む。また、ＥＣＣプロセッサ
２２ｂは、メモリコントローラ４３の制御に基づいて、
メモリ４４から読み出されたＥＣＣ出力データＳ２２ｂ
1 のＣ１訂正を行い、その訂正結果であるＥＣＣ出力デ
ータＳ２２ｂ2 を出力する。ここで、ＥＣＣプロセッサ
２２ｂにおける１データフレームのＣ２訂正および２回
目のＣ１訂正は、ＥＣＣプロセッサ２２ａにおいて１デ
ータフレームの１回目のＣ１訂正が行われる間に完了す
る。
ローラ４３の制御に基づいて、出力用バッファメモリ５
４から読み出されたＥＣＣ出力データＳ２２ａのＣ２訂
正を行い、その訂正結果であるＥＣＣ出力データＳ２２
ｂ1 をメモリ４４に書き込む。また、ＥＣＣプロセッサ
２２ｂは、メモリコントローラ４３の制御に基づいて、
メモリ４４から読み出されたＥＣＣ出力データＳ２２ｂ
1 のＣ１訂正を行い、その訂正結果であるＥＣＣ出力デ
ータＳ２２ｂ2 を出力する。ここで、ＥＣＣプロセッサ
２２ｂにおける１データフレームのＣ２訂正および２回
目のＣ１訂正は、ＥＣＣプロセッサ２２ａにおいて１デ
ータフレームの１回目のＣ１訂正が行われる間に完了す
る。
【００５１】メモリ４４は、ＥＣＣプロセッサ２２ｂか
ら出力された１データフレーム分のＥＣＣ出力データＳ
２２ｂ1 を記憶可能な記憶容量を有する。
ら出力された１データフレーム分のＥＣＣ出力データＳ
２２ｂ1 を記憶可能な記憶容量を有する。
【００５２】メモリコントローラ４３は、ＥＣＣプロセ
ッサ２２ｂおよびメモリ４４のデータ入出力を制御す
る。
ッサ２２ｂおよびメモリ４４のデータ入出力を制御す
る。
【００５３】以下、図５に示すデータ誤り訂正装置４１
の動作について説明する。先ず、ＥＣＣ入力データＳ５
が、コントローラ６３の制御に基づいて、ＥＣＣプロセ
ッサ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについて１回目のＣ１訂正が行われ
る。当該Ｃ１訂正結果は、コントローラ６３およびバッ
ファメモリコントローラ５３の制御に基づいて、ＥＣＣ
出力データＳ２２ａとして、ＥＣＣプロセッサ２２ａか
ら出力用バッファメモリ５４の記憶領域５４1 〜５４m
に順に書き込まれる。
の動作について説明する。先ず、ＥＣＣ入力データＳ５
が、コントローラ６３の制御に基づいて、ＥＣＣプロセ
ッサ２２ａに入力され、ＥＣＣプロセッサ２２ａにおい
て、図６に示す１行分のシンボルが入力される度に当該
１行分のシンボルについて１回目のＣ１訂正が行われ
る。当該Ｃ１訂正結果は、コントローラ６３およびバッ
ファメモリコントローラ５３の制御に基づいて、ＥＣＣ
出力データＳ２２ａとして、ＥＣＣプロセッサ２２ａか
ら出力用バッファメモリ５４の記憶領域５４1 〜５４m
に順に書き込まれる。
【００５４】次に、バッファメモリコントローラ５３お
よびメモリコントローラ４３の制御に基づいて、出力用
バッファメモリ５４の記憶領域５４1 〜５４m に書き込
まれたＥＣＣ出力データＳ２２ａが順に、図６に示す列
単位で読み出され、ＥＣＣプロセッサ２２ｂに出力され
る。また、記憶領域５４1 〜５４m のうち既にＥＣＣ出
力データＳ２２ａが読み出された記憶領域５４1 〜５４
m に、ＥＣＣプロセッサ２２ａから出力されたＥＣＣ出
力データＳ２２ａが順に書き込まれる。
よびメモリコントローラ４３の制御に基づいて、出力用
バッファメモリ５４の記憶領域５４1 〜５４m に書き込
まれたＥＣＣ出力データＳ２２ａが順に、図６に示す列
単位で読み出され、ＥＣＣプロセッサ２２ｂに出力され
る。また、記憶領域５４1 〜５４m のうち既にＥＣＣ出
力データＳ２２ａが読み出された記憶領域５４1 〜５４
m に、ＥＣＣプロセッサ２２ａから出力されたＥＣＣ出
力データＳ２２ａが順に書き込まれる。
【００５５】そして、ＥＣＣプロセッサ２２ｂでは、入
力したＥＣＣ出力データＳ２２ａについてＣ２訂正が行
われ、その訂正結果であるＥＣＣ出力データＳ２２ｂ1
が、メモリコントローラ４３の制御に基づいて、メモリ
４４に書き込まれる。次に、メモリ４４からＥＣＣ出力
データＳ２２ｂ1 が、図６に示す行単位で読み出され、
ＥＣＣプロセッサ２２ｂに出力される。そして、ＥＣＣ
プロセッサ２２ｂにおいて、ＥＣＣ出力データＳ２２ｂ
1 の２回目のＣ１訂正が行われ、その訂正結果であるＥ
ＣＣ出力データＳ２２ｂ2 が、出力用バッファメモリ５
４の記憶領域５４1 〜５４m のうち、ＥＣＣ出力データ
Ｓ２２ａの読み出しが行われた記憶領域５４1 〜５４m
に順に書き込まれる。
力したＥＣＣ出力データＳ２２ａについてＣ２訂正が行
われ、その訂正結果であるＥＣＣ出力データＳ２２ｂ1
が、メモリコントローラ４３の制御に基づいて、メモリ
４４に書き込まれる。次に、メモリ４４からＥＣＣ出力
データＳ２２ｂ1 が、図６に示す行単位で読み出され、
ＥＣＣプロセッサ２２ｂに出力される。そして、ＥＣＣ
プロセッサ２２ｂにおいて、ＥＣＣ出力データＳ２２ｂ
1 の２回目のＣ１訂正が行われ、その訂正結果であるＥ
ＣＣ出力データＳ２２ｂ2 が、出力用バッファメモリ５
４の記憶領域５４1 〜５４m のうち、ＥＣＣ出力データ
Ｓ２２ａの読み出しが行われた記憶領域５４1 〜５４m
に順に書き込まれる。
【００５６】次に、出力用バッファメモリ５４の記憶領
域５４1 〜５４m に記憶されているＥＣＣ出力データＳ
２２ｂ2 が、バッファメモリコントローラ５３の制御に
基づいて、順に読み出されて出力コントローラ４６に出
力される。
域５４1 〜５４m に記憶されているＥＣＣ出力データＳ
２２ｂ2 が、バッファメモリコントローラ５３の制御に
基づいて、順に読み出されて出力コントローラ４６に出
力される。
【００５７】次に、出力コントローラ４６において、Ｅ
ＣＣ出力データＳ２２ｂ2 が適当なフォーマットに変換
され、出力データＳ３６として出力される。
ＣＣ出力データＳ２２ｂ2 が適当なフォーマットに変換
され、出力データＳ３６として出力される。
【００５８】以上説明したように、データ誤り訂正装置
４１によれば、前述した第２実施形態のデータ誤り訂正
装置３１の効果に加えて、以下の効果を有することがで
きる。すなわち、データ誤り訂正装置４１によれば、メ
モリ４４の規模を図４に示すメモリ２４の半分にでき
る。
４１によれば、前述した第２実施形態のデータ誤り訂正
装置３１の効果に加えて、以下の効果を有することがで
きる。すなわち、データ誤り訂正装置４１によれば、メ
モリ４４の規模を図４に示すメモリ２４の半分にでき
る。
【００５９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、誤り訂正符号とし
てＲＳ符号を例示したが、誤り訂正符号は、誤り訂正を
複数の段階で行うものであれば特に限定されない。ま
た、上述した第２実施形態および第３実施形態におい
て、Ｃ１訂正、Ｃ２訂正およびＣ１訂正を、さらに繰り
返して行うようにしてもよい。
い。例えば、上述した実施形態では、誤り訂正符号とし
てＲＳ符号を例示したが、誤り訂正符号は、誤り訂正を
複数の段階で行うものであれば特に限定されない。ま
た、上述した第２実施形態および第３実施形態におい
て、Ｃ１訂正、Ｃ２訂正およびＣ１訂正を、さらに繰り
返して行うようにしてもよい。
【００６０】
【発明の効果】以上説明してきたように、本発明のデー
タ誤り訂正装置によれば、簡単かつ小規模な構成で、誤
り訂正処理を短時間で行うことができる。また、本発明
のデータ誤り訂正方法によれば、誤り訂正を短時間で行
うことができる。
タ誤り訂正装置によれば、簡単かつ小規模な構成で、誤
り訂正処理を短時間で行うことができる。また、本発明
のデータ誤り訂正方法によれば、誤り訂正を短時間で行
うことができる。
【図１】図１は、本発明の第１実施形態のデータ誤り訂
正装置の構成図である。
正装置の構成図である。
【図２】図２は、図１に示すメモリの各バンクへのアク
セスを説明するための図である。
セスを説明するための図である。
【図３】図２は、図１に示すメモリの各バンクへのアク
セスのその他の形態を説明するための図である。
セスのその他の形態を説明するための図である。
【図４】図４は、本発明の第２実施形態のデータ誤り訂
正装置の構成図である。
正装置の構成図である。
【図５】図５は、本発明の第３実施形態のデータ誤り訂
正装置の構成図である。
正装置の構成図である。
【図６】図６は、記録媒体用の誤り訂正符号を説明する
ための図である。
ための図である。
【図７】図７は、従来のデータ誤り訂正装置の構成図で
ある。
ある。
【図８】図８は、従来のその他のデータ誤り訂正装置の
構成図である。
構成図である。
２１，３１，４１…データ誤り訂正装置 ２２ａ，２２ｂ…ＥＣＣプロセッサ ２３ａ，２３ｂ…メモリコントローラ ２４…メモリ ２４ａ，２４ｂ…バンク ３３，５３…バッファッメモリコントローラ ３４，５４…出力用バッファメモリ ３６，４６…出力コントローラ ４４…メモリ ６３…コントローラ
Claims (11)
- 【請求項１】第１の誤り訂正符号および第２の誤り訂正
符号により積符号化された誤り訂正対象データに対し
て、少なくとも前記第１の誤り訂正符号に対しての第１
の誤り訂正と、前記第２の誤り訂正符号に対しての第２
の誤り訂正と、前記第１の誤り訂正符号に対しての第３
の誤り訂正とを順に行うデータ誤り訂正装置において、 略同時にアクセス可能な少なくとも第１のバンクおよび
第２のバンクを有する記憶回路と、 前記記憶回路へのアクセスを制御する記憶回路制御回路
と、 入力した前記誤り訂正対象データに前記第１の誤り訂正
を行って第１の誤り訂正データを生成し、当該生成した
第１の誤り訂正データを、前記第１のバンクおよび前記
第２のバンクに、前記積符号化が一体的に行われるデー
タフレームを単位として交互に書き込む第１の誤り訂正
回路と、 前記記憶回路から読み出した前記第１の誤り訂正データ
に前記第２の誤り訂正を行って第２の誤り訂正データを
生成し、当該生成した第２の誤り訂正データを前記読み
出しを行った前記第１のバンクおよび前記第２のバンク
に書き込み、前記記憶回路から読み出した前記第２の誤
り訂正データに前記第３の誤り訂正を行って第３の誤り
訂正データを生成し、前記第１の誤り訂正回路において
１データフレーム分の前記第１の誤り訂正を行う間に、
１データフレーム分の前記第２の誤り訂正および前記第
３の誤り訂正を行う第２の誤り訂正回路とを有するデー
タ誤り訂正装置。 - 【請求項２】前記第２の誤り訂正回路は、前記第２の誤
り訂正および前記第３の誤り訂正を一組の誤り訂正とし
た場合に、前記第１の誤り訂正回路において１データフ
レーム分の前記第１の誤り訂正を行う間に、１データフ
レーム分の単数組または複数組の誤り訂正を行う請求項
１に記載のデータ誤り訂正装置。 - 【請求項３】前記第２の誤り訂正回路は、消失誤り訂正
を行う請求項１または請求項２に記載のデータ誤り訂正
装置。 - 【請求項４】出力用記憶回路と、 前記第３の誤り訂正データについての前記出力用記憶回
路の書き込みおよび読み出しを、前記データフレームを
単位として制御する出力用記憶回路制御回路とをさらに
有する請求項１〜３のいずれかに記載のデータ誤り訂正
装置。 - 【請求項５】前記積符号は、リードソロモン符号の積符
号である請求項１〜４のいずれかに記載のデータ誤り訂
正装置。 - 【請求項６】第１の誤り訂正符号および第２の誤り訂正
符号により積符号化された誤り訂正対象データに対し
て、少なくとも前記第１の誤り訂正符号に対しての第１
の誤り訂正と、前記第２の誤り訂正符号に対しての第２
の誤り訂正と、前記第１の誤り訂正符号に対しての第３
の誤り訂正とを順に行うデータ誤り訂正装置において、 第１の記憶回路と、 前記第１の記憶回路へのアクセスを制御する記憶回路制
御回路と、 入力した前記誤り訂正対象データに前記第１の誤り訂正
を行って第１の誤り訂正データを生成し、当該生成した
第１の誤り訂正データを、前記第１の記憶回路に書き込
む第１の誤り訂正回路と、 前記第１の記憶回路から読み出した前記第１の誤り訂正
データに前記第２の誤り訂正を行って第２の誤り訂正デ
ータを生成し、当該生成した第２の誤り訂正データを前
記第１の記憶回路に書き込み、前記第１の記憶回路から
読み出した前記第２の誤り訂正データに前記第３の誤り
訂正を行って第３の誤り訂正データを生成し、前記第１
の誤り訂正回路において１データフレーム分の前記第１
の誤り訂正を行う間に、１データフレーム分の前記第２
の誤り訂正および前記第３の誤り訂正を行う第２の誤り
訂正回路と、 前記第３の誤り訂正データを記憶する出力用記憶回路
と、 前記第３の誤り訂正データについての前記出力用記憶回
路の書き込みおよび読み出しを、前記データフレームを
単位として制御する出力用記憶回路制御回路とを有する
データ誤り訂正装置。 - 【請求項７】前記第２の誤り訂正回路は、前記第２の誤
り訂正および前記第３の誤り訂正を一組の誤り訂正とし
た場合に、前記第１の誤り訂正回路において１データフ
レーム分の前記第１の誤り訂正を行う間に、１データフ
レーム分の単数組または複数組の誤り訂正を行う請求項
６に記載のデータ誤り訂正装置。 - 【請求項８】前記第２の誤り訂正回路は、消失誤り訂正
を行う請求項６または請求項７に記載のデータ誤り訂正
装置。 - 【請求項９】前記積符号は、リードソロモン符号の積符
号である請求項６〜８のいずれかに記載のデータ誤り訂
正装置。 - 【請求項１０】第１の誤り訂正符号および第２の誤り訂
正符号により積符号化された誤り訂正対象データに対し
て、少なくとの前記第１の誤り訂正符号に対しての第１
の誤り訂正と、前記第２の誤り訂正符号に対しての第２
の誤り訂正と、前記第１の誤り訂正符号に対しての第３
の誤り訂正とを順に行うデータ誤り訂正方法において、 前記誤り訂正対象データに前記第１の誤り訂正を行って
第１の誤り訂正データを生成し、 当該生成した第１の誤り訂正データを、記憶回路の第１
のバンクおよび第２のバンクに、前記積符号化が一体的
に行われるデータフレームを単位として交互に書き込
み、 前記記憶回路から読み出した前記第１の誤り訂正データ
に前記第２の誤り訂正を行って第２の誤り訂正データを
生成し、 当該生成した第２の誤り訂正データを前記読み出しを行
った前記第１のバンクおよび前記第２のバンクに書き込
み、 前記記憶回路から読み出した前記第２の誤り訂正データ
に前記第３の誤り訂正を行って第３の誤り訂正データを
生成し、 １データフレーム分の前記第１の誤り訂正を行う間に、
１データフレーム分の前記第２の誤り訂正および前記第
３の誤り訂正を行うように、前記第１の誤り訂正と、前
記第２の誤り訂正および前記第３の誤り訂正とを並行し
て行うデータ誤り訂正方法。 - 【請求項１１】前記積符号は、リードソロモン符号の積
符号である請求項１０に記載のデータ誤り訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308846A JP2000137651A (ja) | 1998-10-29 | 1998-10-29 | データ誤り訂正装置およびその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10308846A JP2000137651A (ja) | 1998-10-29 | 1998-10-29 | データ誤り訂正装置およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137651A true JP2000137651A (ja) | 2000-05-16 |
Family
ID=17985988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10308846A Withdrawn JP2000137651A (ja) | 1998-10-29 | 1998-10-29 | データ誤り訂正装置およびその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000137651A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001089134A1 (fr) * | 2000-05-18 | 2001-11-22 | Mitsubishi Denki Kabushiki Kaisha | Systeme de transmission optique, multiplexeur fec, multiplexeur/separateur fec, et procede de correction d'erreurs |
| US7346829B2 (en) | 2004-03-30 | 2008-03-18 | Elpida Memory, Inc. | Semiconductor device and testing method for same |
| JP2010092459A (ja) * | 2008-07-17 | 2010-04-22 | Marvell World Trade Ltd | 固体メモリデバイスにおけるデータ復帰 |
| JP2010526365A (ja) * | 2007-05-02 | 2010-07-29 | サムスン エレクトロニクス カンパニー リミテッド | エラー制御コード装置およびその方法 |
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| US11327838B2 (en) | 2018-04-20 | 2022-05-10 | Samsung Electronics Co., Ltd. | Memory device having error correction function and operating method thereof |
-
1998
- 1998-10-29 JP JP10308846A patent/JP2000137651A/ja not_active Withdrawn
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| US7529986B2 (en) | 2004-03-30 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor device and testing method for same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |