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WO2007011037A1 - データの回転またはインターリーブ機能を有する半導体メモリ装置 - Google Patents

データの回転またはインターリーブ機能を有する半導体メモリ装置 Download PDF

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Publication number
WO2007011037A1
WO2007011037A1 PCT/JP2006/314522 JP2006314522W WO2007011037A1 WO 2007011037 A1 WO2007011037 A1 WO 2007011037A1 JP 2006314522 W JP2006314522 W JP 2006314522W WO 2007011037 A1 WO2007011037 A1 WO 2007011037A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
output
memory
signal
display
Prior art date
Application number
PCT/JP2006/314522
Other languages
English (en)
French (fr)
Inventor
Keiji Kawashima
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US11/996,398 priority Critical patent/US20090231351A1/en
Priority to JP2007526070A priority patent/JPWO2007011037A1/ja
Priority to CN2006800334171A priority patent/CN101263562B/zh
Publication of WO2007011037A1 publication Critical patent/WO2007011037A1/ja

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    • G09G2360/12—Frame memory handling
    • G09G2360/123—Frame memory handling using interleaving

Definitions

  • the present invention relates to a memory device and a memory application device, and in particular, by reading a predetermined memory address, reading predetermined bit data stored at a plurality of memory addresses as its data output.
  • the present invention relates to a memory device that can perform the above and a memory application device having such a memory device.
  • a memory device has been used as information storage means in a system configuration of a semiconductor integrated circuit.
  • ROM read-only memory
  • RAM read Z write memory
  • FIG. 17 is a block diagram showing a configuration of a ROM as an example of a conventional memory device.
  • the memory memory array 1601, 1602,..., 1603 is a memory block
  • 1601 is the number of bits of information data stored in this memory device ( ⁇ is positive) It is a memory cell array that stores only bit 0 data.
  • reference numerals 1602,..., 1603 are memory cell arrays for storing only data of bits 1,..., Bit ⁇ -1. 1604, 1606, word selection signal, 1607, 1608, 1609, column selection signal, 1610, 1611, ..., 1612, word selection signal 1604 This is a memory cell of the memory cell array 1601 selected by.
  • 1613, 1614, ⁇ , 1615,-, and 1616, 1617, ⁇ , 1618 are also memory cell arrays 1602 and 1603 respectively selected by the mode selection signal 1604. is there. For the sake of illustration, only the memory cells of each memory cell array selected by the word selection signal 1604 are labeled.
  • the memory cells of each memory cell array are connected to each other by word lines (not shown) in the horizontal direction and column lines (not shown) in the vertical direction.
  • 1627, 1626, 1627 have sense amplifier functions that amplify the outputs of the memory cell arrays 1601, 1602, and 1603, respectively, and gates that can control the output Z output of the amplification result by the column selection signal It is a buffer circuit with a function
  • 1628 is the data output of bit 0 when it is the number of bits of information data, and the outputs of the noffer circuits 1619, 1620, ..., 1621 are combined into one by wired OR .
  • 1629,..., 1630 are data outputs of bits 1,..., Bit n ⁇ 1 when the number of bits of information data is 3 ⁇ 4 bits, and the buffer circuit 1622, 1623 and 1624 and the outputs of the buffer circuits 1625, 1626,..., 1627 are combined into one by wired OR.
  • 1631 is an address input
  • 1632 is an address decoder
  • 1633 is a word decoder
  • 1634 is a column decoder
  • 1635 is a memory device including the above components.
  • a predetermined address input 1631 for designating an area in which the information data is stored is stored in the address decoder 1632 of the memory device 1635.
  • the address input 1631 is input to the word decoder 1633, and a signal indicating the lower address is input to the column decoder 1634.
  • the word decoder 1633 sets one word selection signal corresponding to the upper address of the address input 1631 to the selected state of the memory cell and other word selection signals to the non-selected memory cell. Change to state.
  • the column coder 1634 changes one column selection signal corresponding to the lower address of the address input 1631 to the selected state of the memory cell and changes the other column selection signals to the unselected state of the memory cell.
  • the output of the memory cell in which both the word selection signal and the column selection signal are selected is output as a data output by the buffer circuit corresponding to the corresponding memory cell array.
  • the word selection signal is changed by the word decoder 1633 to only the word selection signal 1604 corresponding to address 0 to the H level, and other word selection signals 1605,.
  • memory memory 1610, 1611, ..., 1612, 1613, 1614, ..., 16 15, ..., 1616, 1617, ..., 1618 forces are selected.
  • the column selection signal is the column decoder 1634, and only the column selection signal 1607 corresponding to address 0 is changed to H level to select other columns. Signals 1608,..., 1609 are changed to the unselected L level.
  • the information data stored in the memory cells 1613,..., 1616 is output as data output 1629,..., 1630 of bits 1,.
  • Bit number power 3 ⁇ 4 bit information data is output (for example, see Patent Document 1).
  • FIG. 18 is a block diagram showing a configuration of a display control apparatus as an example of a conventional memory application apparatus.
  • the display control device 1700 displays the display timing on the display 1711.
  • the display operation control circuit 1703 controls the display operation at a predetermined position on the screen by inputting the horizontal synchronization signal 1701 and the vertical synchronization signal 1702 indicating the display, and the display data 1707 is input from the display operation control circuit 1703.
  • a display data shift register 1708 for shifting the display signal 1710 by a display dot clock 1709 inputted from the outside.
  • the display control device 1700 configured as described above causes the display 1711 to display an image of the display font data 1706 stored in the display font ROM 1705.
  • the display font ROM 1705 outputs display font data 1706 to the display operation control circuit 1703 based on the display font address 1704 output from the display operation control circuit 1703.
  • the display operation control circuit 1703 The display font data 1706 is output to the display data shift register 1708 as display data 1707 in the data format and timing for performing the display operation.
  • the display font ROM 1705 when performing a display operation, includes, for example, horizontal n dots and vertical m dots (m, m, as shown in FIG. 19 (a)). n is a positive integer), and display data shift register 1708 stores n horizontal dots. By outputting this to the display 1711 one bit at a time in synchronization with the display dot clock 1709, n-bit font data that is one horizontal line for each horizontal scan of the TV screen is obtained as shown in Fig. 19 (b). It is read and displayed on the TV screen. This run can be either progressive or interlaced.
  • FIG. 19 (c) a logical address space image in a state where font data is stored in the display font ROM 1705 is shown in FIG. 19 (c).
  • the display font ROM 1705 stores n-bit font data read in each horizontal scan in order in a continuous logical address space.
  • the display 1711 is rotated from the original display position, that is, in a horizontally long state (see FIG. 20 (a)), for example, clockwise (rotated 90 degrees clockwise). ) And display it vertically (see Fig. 20 (b)), the font data shown on the TV screen (see Fig. 20 (c)) is also rotated 90 degrees clockwise as with the display. (See Fig. 20 (d)).
  • FIGS. 20 (c) and 20 (d) are examples of font data, and for simplification of description, a case where the number “1” is displayed with 4 ⁇ 4 dot font data is shown. It is.
  • the display font ROM 1705 includes normal font data, that is, a font that is displayed upright when the display is installed in a landscape orientation. After preparing the font data in the rotated state, and rotating the display horizontally and vertically, the font is displayed normally, i.e., in an upright state without depending on this rotation. Select between! / And these two types of font data (for example, see Patent Document 2).
  • the font data is the 0th bit of the 4-bit data. Is composed of layer 0, the first bit only is layer 1, the second bit only is layer 2, and the third bit only is layer 3. All the data is stored in advance in the display font ROM1705 as one font data.
  • n bits (n is a positive integer) of font data for one horizontal line are converted from layer 0 to layer 3 for each horizontal scan of the TV screen. Are displayed as display data at the same time, and font data with a 4-bit color representation per dot is displayed.
  • the font data stored in the display font ROM 1705 is stored in a logical address space in which data from layer 0 to layer 3 continues in a horizontal scanning unit!
  • Figure 22 shows the image of the logical address space at that time.
  • FIG. 23 is a block diagram showing a configuration of a transmission / reception system of a conventional memory application device.
  • the transmission / reception system includes a transmitter 2100, a receiver 2106, and a transmission path 2105 for transmitting a signal from the transmitter 2100 to the receiver 2106.
  • the transmitter 2100 includes a processor 2101 that performs control, a transmission data storage RAM 2102 that stores transmission data, an interleave memory 2103, and a transmission circuit 2104.
  • the processor 2101 stores transmission data to be transmitted in the transmission data storage RAM 2102 and reads it when transmitting. Then, in order to perform an interleaving process for rearranging the arrangement of transmission data in order to avoid data errors in the transmission process, the read transmission data is stored in the interleave memory 2103 and the interleaved bit arrangement is changed. The rearranged transmission data is read and transferred to the transmission circuit 2104 to be transmitted to the transmission path 2105 as transmission data.
  • the receiver 2106 includes a receiving circuit 2107, a processor 2108 for controlling, a din leave memory 2109, and a received data storage RAM 2110 for storing received data.
  • the processor 2108 is connected to the transmission path 2105 by the receiving circuit 2107.
  • the transmission data is input and stored in the Dinterleave memory 2109.
  • the Dinterleave memory 2109 uses the same memory as the interleave memory 2103 of the transmitter 2100. By storing and reading the interleaved transmission data, it is rearranged into the bit array of the original transmission data. Is possible.
  • the processor 2108 stores the data read from the Dinterleave memory 2109 in the received data storage RAM 2110 as received data.
  • FIG. 24 illustrates an example of the bit array rearrangement contents by the interleave memory 2103.
  • transmission data consists of 128 bits in total and transmission data is transmitted with 16 bits skipped from the beginning
  • FIG. 4 (a) shows that 128-bit transmission data is continuous from the first bit DO to the last bit D127.
  • the transmission data becomes as shown in Fig. 24 (b), and the next bit after DO of the first bit is 16 bits, followed by D16, followed by 8 bits. D1 is followed by D1, and transmission data having the same arrangement is generated from D17 to D127, so that interleaving processing is realized (see, for example, Patent Document 4).
  • Fig. 25 (a) is a flowchart showing the contents of the interleaving process.
  • S11 start process
  • S12 16 bits of reordering cycle, that is, 2 bytes of data is stored in the transmission data.
  • S13 bit shift operation function
  • S14 logical OR operation function
  • the transmission data When the transmission data reaches 8 bits, it is passed to the transmission circuit 2104 (S17), and the next transmission data is generated by the same processing while the transmission data is transmitted until all the transmission data is transmitted. These processes can be realized by repeating several hundred steps (S18, S19).
  • Fig. 25 (b) is a flowchart showing the contents of the Dinterleave processing.
  • the transmission data from the reception circuit 2107 is-and the reception data.
  • storage RAM 2110 S22
  • read 8-bit that is, 1-byte data
  • S24 extract only received bits using bit shift operation function
  • S25 logical OR operation function
  • S26, S27 receive data Repeat until S reaches 16 bits
  • FIG. 26 is a block diagram showing a configuration of a processor system using a CPU of a conventional memory application device.
  • a processor system using a CPU includes a CPU 2400, an address bus 2401, a memory P-240 240, a program memory 2403, a chip select signal 2404,
  • the CPU 2400 uses the address bus 2401 to execute the program.
  • the memory space of the program memory 2403 is divided into bank areas, and different programs are stored in the respective bank areas.
  • FIG. 26 shows an example when the memory space of the program memory 2403 is divided into four bank areas.
  • the memory controller 2402 receives the address bus 2401, inputs a chip select signal 2404 for selecting the bank 0 area according to the memory space, a chip select signal 2405 for selecting the bank 1 area, and a chip select signal for selecting the bank 2 area. 2406, a chip select signal 2407 for selecting the bank 3 area is output.
  • the memory controller 2402 changes the chip select signal in accordance with the area of the corresponding address bus 2401.
  • a system having a plurality of memories can be similarly realized with this configuration (see, for example, Patent Document 5).
  • Patent Document 1 JP-A-9 293389 (Page 9, Fig. 1)
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-20046 (Page 4, Figure 2)
  • Patent Document 3 Japanese Patent Laid-Open No. 11 7272 (Page 4, Fig. 1)
  • Patent Document 4 Japanese Patent Laid-Open No. 62-298077 (Page 3, Fig. 3)
  • Patent Document 5 Japanese Patent Laid-Open No. 7-200398 (Page 8, Figure 1)
  • information data can be read only in units of physical addresses, and in order to read only predetermined bit data over a plurality of addresses, it is difficult to read information data.
  • the display control device of the conventional memory application device displays correctly even when it is used in a state where the display is rotated 90 degrees and installed in a vertically long state! As shown in the figure, it is necessary to prepare font data that has been rotated according to the rotation direction of the display in advance in the display font ROM.
  • the area further increases to 2 times, 3 times, or 4 times depending on the degree of gradation.
  • a means for displaying a buffer memory for displaying force which includes means such as bitmap display, and the font data from which the display font ROM power is also read is rotated by a processor or the like. Since processing to store the data in the buffer memory after rearranging the data array occurs, in addition to the increase in the area of the buffer memory, there is a problem that the processing load increases and the power consumption due to the high-speed processing increases. there were.
  • a memory for interleaving and deinterleaving is required in addition to RAM for storing transmission / reception data. This may cause an increase in area when mounted on an integrated circuit, and for memory for interleaving and diinterleaving, a selection signal for reading memory cells is required for all memory cells separately from the writing selection signal depending on the interleaving method. Therefore, the wiring area also increases.
  • the present invention has been made to solve the above-described problems, and realizes reading of only predetermined bit data of a memory device, and does not increase the memory size in the memory application device. It is another object of the present invention to provide a memory device and a memory application device that can reduce the burden of data processing that accompanies an increase in power consumption accompanying processor processing high-speed processing.
  • each of the memory devices according to claim 1 of the present invention includes:
  • n memory cell arrays that can store 1-bit data in an array of m and n memory cells in the column and word directions (m and n are integers satisfying m and n ⁇ 2).
  • the n memory cell arrays are assigned to store the i-th bit data of n-bit data in the i-th memory cell array (i is an integer satisfying 0 ⁇ i ⁇ n—1).
  • a memory circuit a word decoder that simultaneously selects m word lines of each of the n memory cell arrays, a column decoder that simultaneously selects n column lines of each of the n memory cell arrays, n-bit data, 0th bit or n—n bits of data from the memory cell array that stores the 1st bit, or n—1
  • Data array switching output that outputs n bits of data from the same word in the memory cell array that stores one bit of the second bit according to the data array switching signal. It is characterized by having a part.
  • the data array switching output unit applies to each of the memory cell arrays of bit 0 to bit n-1.
  • the j-th multiplexer outputs the deviation of the i-th and j-th outputs of the column decoder (j is an integer satisfying 0 ⁇ j ⁇ n—1 and i ⁇ j) according to the data array switching signal. It is possible to control whether the output of the ith circuit and the output of the i-th column line of the memory cell array of bit i to the i-th data output line according to the i-th output of the column decoder
  • the output of the j-th column line of the memory cell array of bit i and the output of the j-th multiplexer can be controlled according to the output of the j-th multiplexer.
  • the output of the i th column line to the i th and j th And a jth buffer circuit capable of switching the force to be output to any of the data output lines in accordance with the data array switching signal.
  • the memory device according to claim 3 of the present invention is the memory device according to claim 2, wherein the j-th multiplexer circuit is configured such that when the data array switching signal is active, the column decoder The j-th output of the column decoder is selected when the i-th output is inactive, and the j-th buffer circuit is configured to select the j-th output when the data array switching signal is active. The output of the j-th column line is output to the i-th data line when the data line is inactive.
  • a memory application device includes the memory device according to claim 1, stores display data including a plurality of dots of vertical m dots and horizontal dots n, and displays the data.
  • the display address corresponding to the display font address and the display arrangement signal is connected to the data arrangement switching signal, and the display arrangement signal that becomes valid when the display is arranged vertically.
  • a display operation control circuit that controls the display operation on the screen and generates the display font address based on the display font ROM that outputs font data and the horizontal and vertical synchronization signals input from the outside.
  • the display font data is input, and if the display arrangement signal is invalid, the display font data is If the display arrangement signal is valid, the arrangement order of the display font data is reversed to the highest power and the lowest.
  • a data array conversion circuit that outputs the converted data as converted font data, and a display data shift register that inputs the converted font data as display data via the display operation control circuit and outputs the shifted data. And a display control device.
  • the memory application device is the memory application device according to claim 4, wherein the display arrangement direction generated by the display operation control circuit is rotated 90 degrees to the left.
  • the horizontal scan of the first line of the font data is started, it is reset when the horizontal scan of the nth line is completed.
  • the horizontal scanning count value at which the count is stopped, the display font address and the display arrangement signal are input.
  • the display font address is If both the display arrangement signal and the display arrangement direction signal are valid, the display font add A memory access control circuit that outputs a converted font address by subtracting a value obtained by adding 2 to the horizontal scanning count value as a result, The display arrangement signal is connected to the data arrangement switching signal, and the display font data corresponding to the converted font address and the display arrangement signal is output.
  • the display control device inputs the display font data. If the display arrangement signal is invalid or the display arrangement direction signal is valid, the display font data is used. If the display arrangement signal is valid and the display arrangement direction signal is invalid, the display font is used. Data obtained by inverting the order of the data array from the highest level to the lowest level , It is characterized in that the output as converted font data.
  • the memory device includes m and n memory cells each capable of storing 1-bit data in the column direction and the word direction (m and n are m, n An integer satisfying ⁇ 2)
  • n X 1 memory cell arrays arranged in an array (1 is an integer satisfying n ⁇ l ⁇ 2), and each of the n X 1 memory cell arrays is one memory.
  • N-bit memory cell array group i-th memory cell array group (i is an integer satisfying 0 ⁇ i ⁇ l—l) A memory circuit allocated to store data of the i-th bit of power data, a word decoder for simultaneously selecting m word lines of each of the n XI memory cell arrays, and the n X 1 A column decoder that simultaneously selects n column lines of each of the memory cell arrays, and the 1st bit data from the 0th and 1st memory cell arrays of the i th memory cell array group, Alternatively, the 0th !, n-1st! Of the i-th memory cell array group, or any one of the n bits of data from the same node of one memory cell array.
  • a data array switching output unit that switches and outputs to n data output lines in response to the array switching signal, and the 0th! And n-1st! Of the i-th memory cell array group are shifted.
  • a memory cell array selecting unit for selecting one memory cell array, and is characterized in that the data to be stored in the memory cell is constituted by one address data in the address space.
  • the memory device is the memory device according to claim 6, wherein the data array switching output unit is provided for each memory cell array constituting each of the memory cell array groups.
  • the j-th multiplexer that outputs any of the i-th and j-th outputs of the column decoder (j is an integer satisfying 0 ⁇ j ⁇ n-l and i ⁇ j) according to the data array switching signal.
  • a circuit and whether to output the output of the i-th column line of the memory cell array of bit i to the i-th data output line can be controlled according to the i-th output of the column decoder.
  • the memory device according to claim 8 of the present invention is the memory device according to claim 6, wherein the memory cell array selection unit is configured for one memory cell array constituting each memory cell array group. In response to the memory cell array selection signal for selecting the 0th and 1st, shifted memory cell arrays of the one memory cell array and the n selection outputs from the column decoder, And a logic circuit that activates either the circuit or the j-th multiplexer circuit.
  • the memory device according to claim 9 of the present invention is the memory device according to claim 6, wherein the j-th multiplexer circuit is configured such that when the data array switching signal is active, the column decoder The j-th output of the column decoder is selected when the i-th output is inactive, and the j-th buffer circuit is configured to select the j-th output when the data array switching signal is active.
  • the output of the column line is output to the j-th data line and to the i-th data line when inactive, respectively.
  • a memory application device includes the memory device according to claim 6, stores the display data including a plurality of dots of vertical m dots and horizontal dots n for display.
  • a font address and a display arrangement signal that becomes valid when the display is arranged in the vertical direction are input, and the data arrangement switching signal is used as the display arrangement signal, and the display font address and Based on the display font ROM that outputs display font data corresponding to the display arrangement signal and the horizontal synchronization signal and the vertical synchronization signal input from the outside, the display operation on the screen is controlled and the display is performed.
  • a display operation control circuit for generating a font address; the display arrangement direction signal; the horizontal scan count value;
  • the font address for display and the display arrangement signal are input, and if either the display arrangement signal or the display arrangement direction signal is invalid, the display font address is used for both the display arrangement signal and the display arrangement direction signal. If valid, add 1 times n-1 to the display font address and convert the resulting value by subtracting the result of multiplying the horizontal scanning count value by 2 And a display control device having the memory access control circuit for outputting as a font address.
  • the memory device is provided with m and n memory cells each capable of rewriting 1-bit data in the column and word directions (m and n are m, n is an integer satisfying n ⁇ 2) It has n memory cell arrays arranged in an array, and the n memory cell arrays are the i-th memory (i is an integer satisfying 0 ⁇ i ⁇ n-1) A memory circuit allocated to store data of the i-th bit of n-bit data in the cell array; Data consisting of a word decoder that simultaneously selects m word lines in each of n memory cell arrays, a column decoder that simultaneously selects n column lines in each of the n memory cell arrays, and data consisting of the n bits Nth bit data from the memory cell array that stores the 0th bit or n— 1st bit, or n—the 1st bit, or n— A data array switching output unit that switches and outputs n bits of data from the same word of the memory cell array
  • the memory device is the memory device according to the eleventh aspect, wherein the data array switching output unit includes the i-th and j-th columns of the column decoder for each memory cell array. (J is an integer satisfying 0 ⁇ j ⁇ n—1 and i ⁇ j) in response to the data array switching signal, and the jth multiplexer circuit for outputting the bit i memory cell array.
  • the i-th read buffer circuit capable of controlling whether or not the output of the column line of i is output to the i-th data input / output line according to the i-th output of the column decoder, and the memory cell array of bit i It is possible to control whether or not to output the output of the j-th column line according to the output of the j-th multiplexer, and the output of the j-th column line is controlled by either the i-th or j-th data input.
  • a j-th read buffer circuit that can be switched in accordance with a switching signal, and the data writing unit transfers data of the i-th data input / output line of the memory cell array of bit i.
  • An i-th write buffer circuit capable of controlling whether or not the force is output to the i-th column line, and the write / read control unit is configured to control the i-th column of the column decoder in response to the write permission signal.
  • the i-th logic gate that outputs an output to either the data array switching unit or the data writing unit, and the output of the j-th multiplexer according to the write permission signal Alternatively, it has a j-th logic gate that outputs to any one of the data writing sections.
  • the j-th multiplexer circuit includes the column decoder when the data array switching signal is active.
  • the j-th output of the column decoder is selected when the i-th output of the column decoder is inactive, and the j-th buffer circuit is connected to the j-th data line when the data array switching signal is active.
  • the output of the j-th column line is output to the i-th data line when inactive.
  • a memory application device includes a processor and the memory device according to claim 11, in which transmission data is stored by the processor and output from the processor. And a transmission data storage RAM that uses an interleave control signal that is enabled when the transmission data is read as the data array switching signal, and the processor delivers the data read from the transmission data storage RAM. And a transmitter having a transmission circuit.
  • a memory application device includes a processor and the memory device according to claim 11, in which received data is stored by the processor and output from the processor.
  • Received data storage RAM that uses a Dinterleave control signal that is enabled when the received data is read as the data array switching signal, and receives the received data to be stored in the processor power S and the received data storage RAM.
  • a receiver having a circuit.
  • a memory application device includes the transmitter that configures the memory application device according to claim 14, and the memory application device according to claim 15 described above.
  • a transmission / reception system having a receiver and a transmission path for connecting the transmitter and the receiver to each other is provided.
  • a memory application device includes a CPU and the memory device according to claim 1, and stores a program executed by the CPU and outputs the program. And a program memory having a program memory that receives an address and uses an upper address in the address as the data array switching signal.
  • a memory application device is the memory device according to claim 1.
  • a powerful program memory a first CPU to which a first system clock signal is input, a second CPU to which a second system clock signal obtained by inverting the first system clock signal is input, and the first CPU
  • a selection unit that selects an address signal output from the first CPU and an address signal output from the second CPU and outputs the selected address signal to the program memory, wherein the first system clock signal is a first logic signal.
  • n memory cells each capable of storing 1-bit data in the column direction and the word direction (m and n are m, n An integer satisfying ⁇ 2) It has n memory cell arrays arranged in an array, and these n memory cell arrays are the i-th memory cell array (i is an integer satisfying 0 ⁇ i ⁇ n-1), a memory circuit allocated to store data of the i-th bit of n-bit data, a word decoder for simultaneously selecting m word lines of each of the n memory cell arrays, and the n A column decoder that simultaneously selects n column lines of each of the memory cell arrays, and one bit from the memory cell array that stores the 0th bit or the n-1st bit of the n-bit data.
  • n the 1st bit, the displacement power of the n-bit data from the same word in the memory cell array that stores one bit! Is provided with a data array switching output section that switches and outputs to n data output lines in response to a data array switching signal, so that only predetermined data bits of information data stored in a plurality of memory addresses can be read. This makes it possible to reduce the memory area for storing redundant data.
  • the data array switching output unit is provided in each memory cell array of the bit 0 to the bit n-1.
  • the i-th and j-th outputs of the column decoder (j is an integer satisfying 0 ⁇ j ⁇ n—1 and i ⁇ j) are output in response to the data array switching signal. Whether to output the output of the i-th column line of the memory cell array of bit i to the i-th data output line can be controlled according to the i-th output of the column decoder.
  • Whether or not to output the output of the j-th column line of the memory cell array of bit i and the i-th notifier circuit can be controlled according to the output of the j-th multiplexer, Since the output of the column line is output to either the first or jth data output line, the jth buffer circuit can be switched according to the data array switching signal.
  • the memory area for storing redundant data can be reduced, and the data array switching output section can be realized with a simple configuration.
  • the j-th multiplexer circuit includes the column decoder when the data array switching signal is active.
  • the j-th output of the column decoder is selected when the i-th output of the column decoder is inactive, and the buffer circuit in the side is configured to select the j-th output when the data array switching signal is active. Since the output of the j-th column line is output to the i-th data line when the data line is inactive, the memory area for storing redundant data can be reduced.
  • the multiplexer included in the data array switching output unit can be realized with a simple configuration.
  • the memory application device which stores display data composed of a plurality of dots of vertical m dots and horizontal dots n, A display font address and a display arrangement signal that becomes valid when the display is arranged vertically are connected to the data arrangement switching signal, and the display font address and the display arrangement signal corresponding to the display arrangement signal are connected.
  • a display font ROM for outputting font data, and a display operation control circuit for controlling the display operation on the screen and generating the display font address based on a horizontal synchronization signal and a vertical synchronization signal input from the outside;
  • the display font data is If the display arrangement signal is valid, the arrangement order of the data array of the display font data is the highest power and the lowest.
  • a data array conversion circuit for outputting the inverted data as converted font data, and a display data shift register for inputting the converted font data as display data via the display operation control circuit and performing shift output. It is possible to rotate the font data for normal display by 90 degrees, even if the TV screen is rotated 90 degrees to the right, even if it is a rotated font. This has the effect of reducing the area of the display font ROM without preparing the data.
  • the display arrangement direction generated by the display operation control circuit is rotated 90 degrees to the left. Displayed in the vertical direction and reset when the horizontal scanning of the first line of the font data is started, and counted when the horizontal scanning of the nth line is completed.
  • the display font address and the display arrangement signal are input, and either the display arrangement signal or the display arrangement direction signal is invalid, the display font address is If both the display arrangement signal and the display arrangement direction signal are valid, the display font symbol is displayed.
  • the display font ROM further includes a memory access control circuit that outputs a converted font address by subtracting a value obtained by adding n-1 to the output and subtracting a value obtained by doubling the horizontal scanning count value.
  • the display arrangement signal is connected to the data arrangement switching signal, and the conversion font address and the display font data corresponding to the display arrangement signal are output, and the display control device outputs the display font data. If the display arrangement signal is invalid or the display arrangement direction signal is valid, the display font data is used if the display arrangement signal is valid and the display arrangement direction signal is invalid.
  • font data for normal display can be rotated 90 degrees in the left and right directions, and the TV screen can be rotated 90 degrees in the left and right directions. This also has the effect of reducing the area of the display font ROM without preparing font data for each rotation state.
  • n memory cells each capable of storing 1-bit data in the column direction and the word direction (m and n are m, n Integers that satisfy n ⁇ 2)
  • n XI memory cell arrays arranged in an array (1 is an integer that satisfies n ⁇ l ⁇ 2), and each of the n X 1 memory cell arrays is one memory.
  • the i-th memory cell array group (i is an integer satisfying 0 ⁇ i ⁇ l-l) is assigned to store the i-th bit data of n bits.
  • a memory decoder a word decoder that simultaneously selects m word lines of each of the n XI memory cell arrays, and n column lines of each of the n X one memory cell arrays. Column decoder and the i th 1 to 1 bit data from the 1st memory cell array, or the 0th! And n—1st! Of the i-th memory cell array group.
  • a data array switching output unit that switches and outputs one of n bits of data from the same word of one memory cell array to n data output lines in response to a data array switching signal;
  • a memory cell array selection unit for selecting one memory cell array in the memory cell array group. The memory cell array selection unit selects one memory cell array in the address space.
  • the data array switching output unit includes one memory cell array constituting each of the memory cell array groups.
  • Each of the column decoders outputs either the i-th and j-th outputs of the column decoder (j is an integer satisfying 0 ⁇ j ⁇ n—1 and i ⁇ j) according to the data array switching signal.
  • the circuit and whether to output the output of the i-th column line of the memory cell array of bit i to the i-th data output line can be controlled according to the i-th output of the column decoder I-th buffer circuit and j-th memory cell array of bit i
  • the output of the j-th multiplexer can be controlled according to the output of the j-th multiplexer, and the output of the j-th column line can be controlled by either the first or j-th data. Since it has a jth buffer circuit that can switch whether to output to the output line according to the data array switching signal, redundant data for reading only predetermined data bits of information data units is stored.
  • the memory area can be reduced, and the data array switching output unit can be realized with a simple configuration.
  • the memory cell array selection unit is configured so that each memory cell array group configures each memory cell array group.
  • the i th Memory for storing redundant data for reading out only predetermined data bits in units of information data, because it has a logic circuit that activates either the above-described notch circuit or the j-th multiplexer circuit. The area can be reduced, and the memory cell array selector can be realized with a simple configuration.
  • the j-th multiplexer circuit includes the column decoder when the data array switching signal is active.
  • the j-th output of the column decoder is selected when the i-th output of the column decoder is inactive, and the buffer circuit in the side is configured to select the j-th output when the data array switching signal is active.
  • the column line output is output to the j-th data line and to the i-th data line when inactive, so only predetermined data bits in the information data unit are read out.
  • the memory area for storing redundant data can be reduced, and the multiplexer circuit and buffer circuit of the data array switching output section can be realized as simple operations. There is an effect.
  • the memory device power stores the display data consisting of a plurality of dots of vertical m dots and horizontal dots n.
  • the display font address and the display arrangement signal that becomes valid when the display is arranged in the vertical direction are input, and the data arrangement switching signal is input to the display arrangement signal.
  • the display operation control circuit for generating the display font address, the display arrangement direction signal, the horizontal scanning count value, the display font address, and the display arrangement signal are input.
  • the display font address is used. If both the display arrangement signal and the display arrangement direction signal are valid, the display font address is used. Adds a value 1 times n— 1 to the address
  • the display font ROM area can be reduced.
  • m and n memory cells each capable of rewriting 1-bit data in the column and word directions (m and n are m and n ⁇ 2).
  • N memory cell arrays arranged in an array, and the n memory cell arrays are arranged in the i-th memory cell array (i is an integer satisfying 0 ⁇ i ⁇ n—l).
  • a memory circuit assigned to store the data of the i-th bit of the data consisting of the memory, a word decoder for simultaneously selecting m word lines of each of the n memory cell arrays, and the n memories A column decoder that simultaneously selects n column lines of the cell array, and one bit from the memory cell array that stores the 0th bit to the n-1st bit of the n-bit data.
  • a data array switching output unit that switches and outputs to n data input / output lines in response to the switching signal, and an i th memory cell array of the n memory cell arrays to the i th data input line of the n data input / output lines.
  • a data writing section for writing data input from each data input / output line, and a writing / reading control for operating either the data array switching output section or the data writing section in response to a write permission signal. Since it is possible to store arbitrary information data in a plurality of memory addresses and read out only predetermined data bits, there is an effect of reducing the memory area for storing redundant data. .
  • the data array switching output unit is configured so that the i-th column decoder of the column decoder is provided for each memory cell array. And the jth output (j is an integer satisfying 0 ⁇ j ⁇ n—1 and i ⁇ j) according to the data array switching signal, and the memory cell array of the bit i
  • An i-th read buffer circuit capable of controlling whether to output the output of the i-th column line to the i-th data input / output line according to the i-th output of the column decoder; and the memory cell array of the bit i
  • the output of the jth column line can be controlled according to the output of the jth multiplexer, and the output of the jth column line can be controlled by either the i th or j th data.
  • a j-th read buffer circuit that can be switched in response to a data array switching signal, and the data writing unit transfers the data of the i-th data input / output line to the memory cell array of bit i.
  • the i-th write buffer circuit capable of controlling whether or not to output power to the i column line, and the write / read control unit outputs the i-th output of the column decoder in response to the write permission signal.
  • Output to either the data array switching unit or the data writing unit, and according to the write permission signal, the output of the multiplexer is connected to the data array switching unit or the data writing unit.
  • the j-th logic gate that outputs to any one of the input sections, so that the data array switching output section having the above-described configuration can provide redundant data. There is effect that can reduce the memory area for storing.
  • the j-th multiplexer circuit is configured so that the data array switching signal is active.
  • the i-th output of the column decoder selects the j-th output of the column decoder when it is inactive, and the buffer circuit of Since the output of the j-th column line is output to the j-th data line when the signal is active and to the i-th data line when the signal is inactive, the multiplexer circuit and When the buffer circuit performs the above operation, there is an effect that the memory area for storing redundant data can be reduced.
  • a processor and the memory device power of claim 11 wherein transmission data is stored by the processor and output from the processor. Then, an interleave control signal that is enabled when the transmission data is read is used as the data array switching signal, and the data read from the transmission data storage RAM by the processor is delivered. Since a transmitter having a transmitter circuit is provided, a dedicated memory for interleaving processing and a memory area for storing the interleaved data become unnecessary, and the memory area can be reduced.
  • the processor and the memory device of claim 11 are provided, and the received data is stored by the processor and output from the processor.
  • Received data storage RAM that uses a deinterleave control signal that is enabled when the received data is read as the data array switching signal, and a reception circuit that receives the received data that the processor stores in the received data storage RAM Therefore, there is no need for a memory area for storing the deinterleaved data, and the memory area can be reduced. .
  • the transmitter constituting the memory application device according to claim 14 and the memory application device according to claim 15 are constituted.
  • a transmission / reception system having a transmission path that connects the transmitter and the receiver to each other. Therefore, a dedicated memory for interleaving processing and deinterleaving processing, as well as interleaving and dining are provided. Since a memory area for storing the read data becomes unnecessary, the memory area can be reduced and the load on the processor can be reduced.
  • the CPU is described in claim 1.
  • a program memory that stores a program to be executed by the CPU, receives an address output from the CPU, and uses an upper address in the address as the data array switching signal. Since the processor system is provided, multiple different programs can be executed using the same memory area, so that the memory size of the program memory can be reduced.
  • the program memory having the memory device capability according to claim 1 and the first CP to which the first system clock signal is input.
  • U a second CPU to which a second system clock signal obtained by inverting the first system clock signal is input, an address signal output by the first CPU, and an address output by the second CPU
  • a selection unit that selects a signal and outputs the signal to the program memory, and when the first system clock signal is a first logical value, an address signal output by the first CPU is the first signal.
  • FIG. 1 is a block diagram showing a schematic configuration of a memory device according to Embodiment 1 of the present invention.
  • FIG. 2 (a) is a diagram showing a 4 ⁇ 4 dot number “1” for illustrating the principle of the address conversion operation of the memory device according to the first embodiment of the present invention. is there.
  • FIG. 2 (b) is assigned to the number “1” of 4 ⁇ 4 dots for illustrating the principle of the data array conversion operation of the memory device according to the first embodiment of the present invention. It is a figure which shows an address.
  • FIG. 2 (c) shows data at address 0 read in the first horizontal scan to illustrate the principle of the data array conversion operation of the memory device according to the first embodiment of the present invention. It is a figure.
  • FIG. 2 (d) is a data array conversion operation of the memory device according to Embodiment 1 of the present invention.
  • FIG. 5 is a diagram showing font data read in the first horizontal scanning for illustrating the principle of the above.
  • FIG. 2 (e) is a diagram showing a state in which the screen is rotated 90 degrees clockwise to illustrate the principle of the data array conversion operation of the memory device according to the first embodiment of the present invention. is there.
  • FIG. 2 (f) is an address that is read in a state in which the screen is rotated 90 degrees clockwise to illustrate the principle of the data array conversion operation of the memory device according to the first embodiment of the present invention.
  • FIG. 2 (g) is a diagram showing a state in which the font is displayed upright to illustrate the principle of the data array conversion operation of the memory device according to the first embodiment of the present invention. .
  • FIG. 3 is a block diagram showing a schematic configuration in the first display control apparatus of the memory application apparatus according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram showing the data array conversion circuit in FIG. 3.
  • FIG. 4 is a diagram showing the data array conversion circuit in FIG. 3.
  • FIG. 5 (a) shows the state of the font data in FIG.
  • FIG. 5 (b) is a diagram showing a state in which the font data in FIG. 3 is displayed when the TV screen is installed horizontally.
  • FIG. 5 (c) is a diagram showing a state in which the font data in FIG. 3 is displayed when the TV screen is installed vertically.
  • FIG. 6 is a block diagram showing a schematic configuration in a second display control device of the memory application device according to the second embodiment of the present invention.
  • FIG. 7 is a diagram showing a memory access control circuit in FIG.
  • FIG. 8 is a diagram showing a data array conversion circuit in FIG.
  • FIG. 9 (a) is a diagram showing the state of the font data in FIG.
  • FIG. 9 (b) is a diagram showing a state in which the font data in FIG. 6 is displayed when the TV screen is installed horizontally.
  • FIG. 9 (c) is a diagram showing a state in which the font data in FIG. 6 is displayed when the TV screen is installed vertically.
  • FIG. 10 is a block diagram showing a schematic configuration of a memory device according to Embodiment 3 of the present invention.
  • FIG. 11 is a block diagram showing a schematic configuration of a memory access control circuit in a third display control device of the memory application device according to the fourth embodiment.
  • FIG. 12 (a) is a diagram showing the state of font data according to the fourth embodiment.
  • FIG. 12 (b) is a diagram showing a state in which the font data in the fourth embodiment is displayed when the TV screen is installed horizontally.
  • FIG. 12 (c) is a diagram showing a state in which the font data in the fourth embodiment is displayed when the TV screen is installed vertically.
  • FIG. 13 is a block diagram showing a schematic configuration of a memory device according to Embodiment 5 of the present invention.
  • FIG. 14 is a block diagram showing a schematic configuration in a transmission / reception system of a memory application apparatus according to Embodiment 6 of the present invention.
  • FIG. 15 (a) is a flowchart showing instruction steps in the processor on the transmitter side according to Embodiment 6 of the present invention.
  • FIG. 15 (b) is a flowchart showing instruction steps in the processor on the receiver side according to Embodiment 6 of the present invention.
  • FIG. 16 (a) is a block diagram showing a schematic configuration in the processor system using the first CPU of the memory application device according to the seventh embodiment of the present invention.
  • FIG. 16 (b) shows the first and second CPs of the memory application device according to the seventh embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration in a ROM of a conventional memory device.
  • FIG. 18 is a block diagram showing a configuration of a display control device of a conventional memory application device.
  • FIG. 19 (a) shows the state of the font data in FIG.
  • FIG. 19 (b) is a diagram showing a state in which the font data in FIG. 18 is displayed when the TV screen is installed horizontally.
  • FIG. 19 (c) is a diagram showing a state in which the font data in FIG. 18 is displayed when the TV screen is installed vertically.
  • Fig. 20 (a) is a diagram showing a state in which the TV screen is installed horizontally.
  • FIG. 20 (b) is a diagram showing a state in which the TV screen is installed vertically.
  • FIG. 20 (c) is a diagram showing a state in which the 4 ⁇ 4 dot number “1” is displayed with the TV screen installed in landscape orientation.
  • FIG. 20 (d) is a diagram showing a state in which the 4 ⁇ 4 dot number “1” is displayed with the TV screen installed vertically.
  • FIG. 21 (a) is a diagram showing layers when the color representation of the font data in FIG. 18 is displayed on the TV screen in gradation colors.
  • FIG. 21 (b) is a diagram showing horizontal scanning in a case where the color representation of the font data in FIG. 18 is displayed on the TV screen in gradation colors.
  • FIG. 22 shows a logical address space image of font data stored in the memory in FIG.
  • FIG. 23 is a block diagram showing a configuration of a conventional memory application device transmission / reception system.
  • FIG. 24 (a) is a diagram illustrating an example of transmission data in the transmission / reception system of FIG.
  • FIG. 24 (b) is a diagram illustrating an example of transmission data in the transmission / reception system of FIG.
  • FIG. 25 (a) is a diagram showing a flowchart when the interleaving process is realized by using the logical operation function of the processor or the like in the normal RAM.
  • FIG. 25 (b) is a diagram showing a flowchart when the deinterleaving process is realized using the logical operation function of the processor or the like in the normal RAM.
  • FIG. 26 is a block diagram showing a configuration of a processor system using a CPU of a conventional memory application device.
  • FIG. 1 is a block diagram showing a schematic configuration of a memory device according to Embodiment 1 of the present invention.
  • 100 is a memory block
  • 1, 1,..., 1 is a memory memory array, 2, 2,.
  • , 2 is a word selection signal
  • 3, 3,, 3 is a column selection signal, 0, 0,
  • 1, 1,..., ⁇ — 1, n-l,..., N-l is the memory sense, 4, 4,.
  • n-l are connected to each other by m word lines (not shown) in the horizontal direction in the figure.
  • n column lines for each memory cell array
  • the word selection signal is input to m word lines.
  • the buffer circuit corresponding to the column address i of the memory cell array 1 of bit i (i 0, 1,..., N ⁇ l), that is, the memory cell 0 of the memory cell array 1 of bit 0
  • buffer circuit 2n corresponding to memory cell n-l in memory cell array 1 of bit n-l
  • Each 1 consists of a single buffer circuit 20a, 21a,..., 2n—1a.
  • 2 ⁇ -1, 2 ⁇ -1, ⁇ are 3 buffer circuits each
  • Buffer circuit 20 a ... 20 a, 21 a, 21 a (not shown) 21 a,... ⁇ 2n-
  • ⁇ C, 2n— consists of 1 c, ..., 2n-C.
  • Each single buffer circuit 2ia is controlled only by the column selection signal 3, and the output is connected to the data output 4 ;
  • Each is connected to a column line (not shown) corresponding to On-1.
  • buffer circuit 20 a, 21 a, ..., 2n— 1 a is output to data output 4, 4, ..., 4
  • the buffer circuits 20 a,..., 20 a, 21 a, 21 a (not shown)..., 21 &,.
  • n-l a ..., 2n-l a is followed by a buffer circuit 20 b, 20 b, 21 b, 21 b (
  • Output is data output 4, ⁇ , 4, 4, 4 (not shown), ⁇ , 4, ⁇ , 4, ⁇ , 4
  • buffer circuits 20a, ..., 20a, 21a, 21a (not shown), ..., 21a, ...
  • 2n— 1 a ..., 2n— 1 a is followed by a buffer circuit 20 c, ..., 20 c, 21 c, 21 c
  • ⁇ , 21 c, ⁇ , 2n-1 c, ⁇ , 2n-1 c are connected to each other.
  • Multiplexer 30 is selected and controlled by data array switching signal 131, and data array switching is performed.
  • the column selection signal 3 is used.
  • the multiplexer 30 uses the data array switching signal 13.
  • column selection signal 3 When 1 is at L level, column selection signal 3 is used.When H is at H level, column selection signal 3 is used.
  • Multiplexer 31 uses column selection signal when data array switching signal 131 is at L level.
  • column selection signal 3 is output.
  • Multiplexer 31 receives column selection signal when data array switching signal 131 is at L level.
  • column selection signal 3 When selected, column selection signal 3 is output.
  • Multiplexer 3n— 1 selects column when data array switching signal 131 is at L level
  • multiplexers 30, ..., 30, 31, 31 (not shown), ..., 31, ..., 3n
  • 1,..., 3n— 1 is a two-input OR gate 30 a, 30 a, 31 a, 31 a (not shown)
  • n-b, 31b, 31b (not shown), ..., 31b, ..., 3n-1b, 3n-1b, 2 inputs
  • OR gate is configured to receive at ka.
  • the output of the multiplexer k is as follows. [0119] However, the sign in the right term of the following expression represents the logical value of the corresponding signal line, "Z" represents the inversion of the logical value of the signal, and " ⁇ " represents the logical product.
  • Multiplexer 30 output / 131 ⁇ 3 + 131 ⁇ 3 (not shown)
  • Multiplexer 30 output ⁇ 131 ⁇ 3 + 131-3
  • Multiplexer 3 output ⁇ 131 ⁇ 3 + 131 ⁇ 3 (not shown)
  • Multiplexer 31 output / 131 3 + 131-3
  • the buffer circuits 20 a, ⁇ , 20 a, 21 a, 21 a (not shown), ⁇ , 21 &, ⁇ ,
  • 2n-l a, ..., 2n-l a control signal is multiplexer 30, ..., 30, 31, 31 (
  • the control signal of lb, ⁇ , 2n-l b is the data array switching signal 131 itself, and the buffer
  • 2n-l c control signal is inverted signal of data array switching signal 131 by inverter 132 n-2
  • the data array switching output unit 101 includes the above-described buffer circuits 20, ..., 21, ..., 2n
  • Buffer circuit 20 For, 20, 21, 21 (not shown),..., 21,.
  • the data array switching output unit 101 In response to the data array switching signal 131, the data array switching output unit 101 outputs n bits of data from each memory cell array of bit 0 or bit n ⁇ 1, or bit 0 to bit n ⁇ 1. Any one of n bits of data from the same word in one memory cell array is output to data outputs 4,.
  • H level is input to word selection signal 2 and column selection signal 3 of memory block 100,
  • the noffer circuits 20, 21,..., 2n-l output the outputs of the memory cells 0, 1,.
  • Data output 4, 4
  • ⁇ output to 4 and other buffer circuits 20, ⁇ , 20, 21, ⁇ , 21, ⁇ , 2 ⁇ — n ⁇ l i n ⁇ l 1
  • the present memory device can read out the information data stored in a predetermined memory address in the same manner as the conventional memory device.
  • the buffer circuits 20, 20, if the data array switching signal 131 is at H level, the buffer circuits 20, 20,.
  • the memory device can read only predetermined data bits of information data stored at a plurality of memory addresses.
  • the force becomes active.
  • control signal is the data array switching signal 131 itself.
  • the output of the plexer 31, '' 311—1 becomes active, and the buffer circuit 21 &, 2n-
  • the output of the buffer circuit 20 a, 20 a,..., 20 a becomes active.
  • Buffer circuit 21 c 21 c (not shown), because the output of 21 c is inactive The output of the memory cells 1, 1,..., 1 appears in the data outputs 4, 4,.
  • the memory cells of the same address in each memory cell array when reading from the memory cells constituting the memory cell array, the memory cells of the same address in each memory cell array according to the value of the data array switching signal
  • the ability to read out memory cells at all addresses in the same row of one memory cell array is controlled so that the ability to read out memory cells at the same address in each memory cell array from the same memory device. It is possible to perform two different readings: read out memory cells at all addresses that make up the same row in one memory cell array, and prepare separate memory devices corresponding to these two reading methods. This makes it possible to reduce the memory capacity and area that are not necessary.
  • FIG. 3 illustrates a memory application device according to Embodiment 2 of the present invention.
  • FIG. 3 shows an outline of a display control apparatus as a memory application apparatus according to Embodiment 2 of the present invention. It is a block diagram which shows a structure.
  • display control device 200 horizontal synchronization signal 201, vertical synchronization signal 202, display operation control circuit 203, display font address 204, display font data 207, display data 208, display data shift register 209, display dot
  • the clock 210, display signal 211, and display 212 are the display control device 1700, horizontal synchronization signal 1701, vertical synchronization signal 1702, display operation control circuit 1703, display font address 1704, display of the conventional memory application device shown in FIG. Font data 1706, display data 1707, display data shift register 1708, display dot clock 1709, display signal 1710, and display 1711 are the same.
  • [0145] 205 is a display layout that is L level when the display 212 is normally (horizontally long), and is H level when the display 212 is rotated 90 degrees and vertically (vertically long). Signal.
  • [0146] 213 inputs display font data 207 and display arrangement signal 205, and when display arrangement signal 205 is at L level, it outputs display font data 207 as it is as converted font data 214, and displays it when it is at H level.
  • This is a data array conversion circuit that inverts the data array of the font data 207 for use and outputs the converted font data 214 by inverting the highest power to the lowest power.
  • 206 is a display font ROM configured similarly to the memory device according to Embodiment 1 of the present invention, and display arrangement signal 205 is connected to data arrangement switching signal 131 in FIG. .
  • FIG. 4 is a diagram showing the data array conversion circuit 213 in FIG.
  • the display font data 207 input to the data array conversion circuit 213 is output by the array conversion circuit 300 by inverting the order of the data array from the highest level to the lowest level. This replaces the upper and lower data sides, which is necessary when the screen is rotated 90 degrees to the right.
  • the selector 301 is a circuit that outputs the display font data 207 as the converted font data 214 when the display arrangement signal 205 is at the L level and the output from the array conversion circuit 300 when the display arrangement signal 205 is at the H level.
  • the display arrangement signal 205 becomes L level when the display 212 is normally arranged.
  • the same font data as shown in FIG. 19A is read out from the display font data 207 read out from, and the display font data 207 is outputted as converted font data 214 as it is from the data array conversion circuit 213. Therefore, the same display as shown in FIG. 19 (b) is performed on the TV screen.
  • the display arrangement signal 205 becomes H level, so the display font data 207 read from the display font ROM 206 is shown in Fig. 19 (a).
  • the data of bit 0 read out on the first line of the font data shown in Fig. 5 is the least significant bit, and the data of bit 0 read out on the second line is bit 1.
  • the data of bit 0 read on the m-th line is read as the most significant bit.
  • the data array conversion circuit 213 reverses the order of the data array from the highest power to the lowest power, so that the font data shown in Fig. 5 (a) is displayed on the TV screen as converted font data 214. Is done.
  • Fig. 5 (b) shows the TV screen viewed from the normal (horizontal) orientation. When this is rotated 90 degrees to the right, the state shown in Fig. 5 (c) is obtained. This indicates that the font data shown in Fig. 19 (a) can be displayed upright even if the screen is rotated 90 degrees to the right.
  • FIG. 6 is a block diagram showing a schematic configuration of another display control device as a memory application device according to Embodiment 2 of the present invention.
  • display control device 500 horizontal synchronization signal 501, vertical synchronization signal 502, display operation control circuit 503, display font address 504, display arrangement signal 505, display font ROM 506, display font data 507, display data 508 , Display data shift register 509, display dot clock 510, display signal 511, display 512, and converted font data 514 are the display control device 200, horizontal synchronization signal 201, and vertical synchronization signal of the memory application device shown in FIG. 3, respectively.
  • 202 display operation control circuit 203, display font address 204, display arrangement signal 205, display font ROM 206, display font data 207, display data 208, display data shift register 209, display dot clock , 210, display signal 211, display 212, conversion font data 214
  • 515 When the TV screen is placed, 515 indicates a rotation direction that is L level when it is placed normally and rotated 90 degrees to the right, and is H level only when rotated 90 degrees to the left. It is a display arrangement direction signal.
  • 516 is a value obtained by counting the horizontal synchronizing signal 501. It is reset to 0 when the horizontal scanning of the first line of the font data starts, and n lines when the font data is vertical n dots. The horizontal scanning count value at which counting stops when the horizontal scanning of the eye is completed.
  • 5 17 is the font data read on the n-th line of the font data shown in Fig. 5 (a). This is a memory access control circuit for reading out the font data to be read on the nth line.
  • 518 is the converted font address output from the memory access control circuit 517, 513 is the display arrangement signal 505 is L level, or the display arrangement signal 505 is H level and the display arrangement direction signal 515 is H level In some cases, the display font data 50 7 is output as converted font data 514 as it is, and the data arrangement of the display font data 507 is the highest only when the display arrangement signal 505 is H level and the display arrangement direction signal 515 is L level.
  • This is a data array conversion circuit that outputs the converted font data 514 by inverting the force to the lowest level.
  • FIG. 7 is a diagram showing the memory access control circuit 517 in FIG.
  • the display font address 504 input to the memory access control circuit 517 is added with the value of n-1 by the adder 600 according to the number of vertical dots of the font data shown in Fig. 5 (a), and horizontal scanning is performed.
  • a value obtained by doubling the count value 516 by the multiplier 601 is subtracted by the subtractor 602, and the result is input to the selector 603.
  • the selector 603 converts the subtraction result of the subtractor 602 into the converted font address 518. Output as. Otherwise, the selector 603 outputs the display font address 504.
  • FIG. 8 is a diagram showing the data array conversion circuit 513 in FIG.
  • the arrangement conversion circuit 700 inverts the arrangement order of the data arrangement of the display font data 507 from the highest level to the lowest level. Only when the 2-input AND gate 702 detects that the display arrangement signal 505 is at the H level and the display arrangement direction signal 515 is at the L level, the selector 701 selects the output result of the array conversion circuit 700 and selects this. Output as converted font data 514.
  • the selector 701 outputs display font data 507.
  • the display control device 500 configured as described above, when the display operation is performed, when the display 512 is rotated 90 degrees rightward and vertically arranged, the display arrangement signal 505 is at the H level. Further, since the display arrangement direction signal 515 becomes L level, the display font address 504 is output as it is as the converted font address 518 from the memory access control circuit 517.
  • the result of inverting the order of the data array of the display font data 50 7 in the array conversion circuit 700 up to the highest power and the lowest is selected by the selector 701, and the converted font By outputting as data 514, the same display operation as the screen display shown in FIG. 5 is performed.
  • the display font data 507 is directly output as the conversion font data 514 and displayed on the TV screen, and thus the same display operation as the screen display shown in Fig. 5 is performed.
  • Figure 9 (a) shows the font data at that time.
  • the most significant bit data read on the first line of the font data shown in Fig. 19 (a) is the least significant bit, and the most significant bit data read on the second line is bit 1.
  • the most significant bit data read on the mth line when the font data is vertical m dots is read and displayed as the most significant bit.
  • Fig. 9 (b) shows a state in which the TV screen at that time is viewed from the normal directional force. When this is rotated 90 degrees counterclockwise, the state shown in Fig. 9 (c) is obtained. This indicates that the font data shown in Fig. 19 (a) can be displayed upright even if the screen is rotated 90 degrees to the left.
  • the memory cells of the same address in each memory cell array are determined according to the value of the data array switching signal.
  • a display operation control circuit is provided to control whether to read memory cells at all addresses in the same row of one memory cell array, so the screen is installed horizontally or rotated 90 degrees. In either state, the memory application device can be obtained that can display the font in an upright state in either state using only the font data recorded with the same contents.
  • FIG. 10 is a block diagram showing a schematic configuration of the memory device according to Embodiment 3 of the present invention.
  • 0 1 2 is memory cell array 0, memory cell array 1, memory cell array 2, and memory cell array 3.
  • the deviation also corresponds to bit 0 of the information data.
  • memory cell array group power consisting of a similar memory cell array 0, memory cell array 1, memory cell array 2, and memory cell array 3 is provided corresponding to bits 1 to n-1 respectively. ! / Speak.
  • ⁇ , 2 are word selection signals, 0, ⁇ , 0, 1, ⁇ , 1, 2, ⁇ , 2
  • 3,..., 3 is a memory cell
  • 4,..., 4 is a data output
  • 131 is a data array switch
  • 3, 3, 3 are the lowest addresses among the lower addresses of the address inputs input to the memory device
  • 34, 34, 34, and 34 are the lower addresses of the address input that is input to the memory device.
  • the column selection signal that selects the memory space specified by the least significant 2 bits.
  • the column selection signal 4 corresponds, and so on.
  • Signals 4 and 2 correspond to column selection signal 4
  • address 3 corresponds to column selection signal 4.
  • [0172] 20 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 0.
  • [0173] 20 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 0.
  • [0174] 20 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 0 n-1 On-1
  • the re-cell arrays 1 to 1 have the same configuration.
  • 21 is a sense amplifier that amplifies the output of the memory cell in the same column as the memory cell 1
  • [0177] 21 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 1.
  • 21 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 1 n-1 On-1
  • [0179] 22 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 2.
  • [0180] 22 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 2.
  • [0181] 22 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 2
  • [0182] 23 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 3.
  • [0183] 23 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 3.
  • [0184] 23 is a sense amplifier function that amplifies the output of the memory cell in the same column as memory cell 3
  • Multiplexer 30 is selected and controlled by data array switching signal 131, and data array switching is performed.
  • Input AND gate 50 outputs each output.
  • the multiplexer 30 is selected and controlled by the data array switching signal 131, and the data is switched.
  • the 2-input AND gate 50 output is set to the H level.
  • the above shows the configuration for performing the read control of the memory cell array 1.
  • the re-cell arrays 1 to 1 have the same configuration.
  • the multiplexer 31 is selected and controlled by the data array switching signal 131, and the data
  • the multiplexer 31 is selected and controlled by the data array switching signal 131, and the data array
  • Multiplexer 32 is selected and controlled by data array switching signal 131, and data array switching is performed.
  • Input AND gate 52 outputs each output.
  • Multiplexer 32 is selected and controlled by data array switching signal 131, and data array
  • Multiplexer 33 is selected and controlled by data array switching signal 131, and data array switching is performed.
  • Input AND gate 53 outputs each output.
  • the multiplexer 33 is selected and controlled by the data array switching signal 131, and the data array
  • the 2-input AND gate 50 receives the column selection signals 3 and 34, and the 2-input AND gate 50
  • the 2-input AND gate 52 receives the column selection signals 3 and 34, and the 2-input AND gate.
  • the data array switching output unit 101 is similar to the data array switching output unit 101 in FIG. 1 in that the buffer circuit 20,..., 2i, the buffer circuit 20,..., 20, 21, 21 ( Illustrated
  • the data array switching output unit 101 is a 1-bit memory bit 1 in each of the memory cell arrays 1 to 1 constituting the 0th memory cell array group.
  • Data or one memory cell array in the 0th memory cell array group for example, memory cells belonging to the same word of the memory cell array 1, for example, 1 bit of 0 to 0 force
  • Each n-bit data is switched and output to the data output lines 4 to 4 according to the data array switching signal 131.
  • the memory cell array selection unit 104 includes a data array switching output unit 201 and 2-input AND gates 50 to 53, and includes memory cells in the 0th memory cell array group.
  • H level is input to word selection signal 2 and column selection signals 3 and 34 of memory block 100
  • the noffer circuit 20 outputs the output of the memory cell 0 to the data output 4, and the
  • Buffer circuit 20 For example, 20, 21,..., 21, 22, 22, 23,.
  • the data output 4, ⁇ ⁇ ⁇ 4 has the information data at memory address 0.
  • Data can be read.
  • buffer circuit 21, ..., 21 Performs read access to memory cell address 2, output of memory cells 1,..., 1
  • buffer circuit 23, 23 is memory cell 3
  • ⁇ , 3 can be output to data outputs 4, 4, 4 respectively.
  • one piece of information data is stored at multiple memory addresses, and it is necessary to access the logical address space in the depth direction only in the row and column directions in the logical address space. When there is, it is possible to read only predetermined data bits in the depth direction in information data units.
  • each data array switching signal is used in accordance with the value of the data array switching signal.
  • the memory device is configured to control the ability to read memory cells at the same address in the memory cell array and whether to read memory cells at all addresses in the same row of one memory cell array. Even when it is necessary to access the logical address space in the depth direction that extends only in the row direction and the column direction in the logical address space when reading the memory cell array power for storing the stored information data, Therefore, it becomes possible to read only predetermined data bits in the depth direction in the information data unit. There is a memory area can be reduced effectively to store redundant data to read the Tsu bets only.
  • FIG. 11 illustrates a memory application device according to Embodiment 4 of the present invention.
  • FIG. 11 is a block diagram showing a schematic configuration of the memory access control circuit in the display control device as the memory application device according to the fourth embodiment, and the configuration diagram of the display control device is the same as FIG.
  • the display font ROM 506 has the same configuration as that of the memory device according to the third embodiment of the present invention.
  • FIG. 21 (a) when one dot of font data is displayed as 4-bit data, the display font address 504 input to the memory access control circuit 517 in FIG. 11 is shown in FIG. 21 (a).
  • a value of 4 X (n-1) is added by the adder 1000 according to the number of vertical dots in the font data, and the value obtained by multiplying the horizontal scanning count value 516 by 8 with the multiplier 1001 is subtracted with the subtractor 602. Thereafter, the result is input to the selector 603.
  • the selector 603 outputs the subtraction result as the converted font address 518 only when the 2-input AND gate 604 detects that the display arrangement signal 505 is H level and the display arrangement direction signal 515 is H level. . In other cases, the display font address 504 is output as the converted font address 518 as it is.
  • the above 4 X (n-1) value is added, and the horizontal scan count value 516 is multiplied by 8 by the multiplier 1001 and subtracted.
  • the result of the operation can be output as the converted font address 518.
  • Fig. 12 (a) shows the font data when the display 512 is rotated 90 degrees to the right and arranged vertically.
  • the least significant data of layer 0 to layer 3 of the font data shown in Fig. 21 (a) is read at consecutive memory addresses, and the data array conversion circuit 513 Since the order of the data array is reversed up to the most significant power, the least significant bit data read in the first line of layer 0 of the font data in Fig. 21 (a) is the most significant bit, and
  • the font data is vertical m dots
  • the least significant bit data read out on the mth line of layer 0 is read at a time as the least significant bit.
  • Fig. 12 (b) shows the state of the TV screen as viewed from the normal position. When it is rotated 90 degrees to the right, the state shown in Fig. 12 (c) is obtained. Display of font data with tonal color representation is realized.
  • each read operation is performed according to the value of the data array switching signal.
  • One memory cell A display operation control circuit is provided to control whether to read memory cells at all addresses in the same row of the array. Even when displaying font data with color representations of gradation colors such that is composed of multi-bit data for applications where the TV screen is rotated 90 degrees, prepare the font data for each rotated state. In addition, it is possible to obtain a memory application device that can further reduce the area of the display font ROM.
  • FIG. 13 is a block diagram showing a schematic configuration of the memory device according to Embodiment 5 of the present invention.
  • FIG. 13 the same reference numerals as those in FIG. 100 is memory block, 1 is memory
  • ⁇ , 0 is a memory cell
  • 20 is a buffer circuit
  • 131 is a data array switching m— In— 1 0 n— 1
  • Signal, 132 is an inverter, 30,..., 30 is a multiplexer.
  • 41, ..., 41 is the data input / output, 40, ..., 40 is the data in memory cell 0, ..., 0
  • Write enable signal, 50 b receives write enable signal 133 and column select signal 3 as input
  • 2-input AND gate, 50a inputs write enable signal 133 with negative logic
  • 50 b is a 2-input n-l n ⁇ l with the write enable signal 133 and the output of multiplexer 30 as inputs
  • Power AND gate, 50a inputs the write enable signal 133 with negative logic and multi
  • the input buffer 40, ..., 40 has two input AND gates 50b, ..., 50b outputs.
  • 2-input AND gate 50 b, ..., 50 b output is H level
  • data input / output 41, ..., 41 is written to memory cells 0, ..., 0. It is in a permitted state and prohibited when at L level.
  • the noffer circuit 20 In addition, the noffer circuit 20,.
  • 0 n-1 is a two-input AND gate.
  • the data array switching output unit 101 performs the same configuration and operation as the array switching output unit 101 in FIG.
  • the data writing unit 105 includes 40 to 40 buffer circuits and configures the memory cell array 1.
  • the write / read control unit 106 includes two-input AND gates 50a to 50a and 50b to 50.
  • the memory block 100 configured as described above can perform an operation of writing data to a memory cell in addition to a read operation similar to that of the memory block according to the first embodiment.
  • the word selection signal 2 and the column selection signal 3 are set to the H level.
  • the data array switching signal 133 is at the L level and the write n-1
  • the output of the 2-input AND gate 50b will be at H level.
  • the signal power of the data input / output 41 is written only to the S memory cell 0.
  • the memory cell array corresponding to bits 1 to n-1 of the information data performs the same operation, so that n-bit information data can be written from the data input / output 41,.
  • the word selection signal 2 and the column selection signal 3 are set to H.
  • 0 1 level is input and other word selection signals 2, 2, 2 and column selection signals 3,
  • L level is input to 3 and the data array switching signal 133 is L level as well.
  • word selection signal 2 column selection signal 3, and data array switching signal 133 are at H level.
  • the memory cells having the same address in each memory cell array are determined according to the value of the data array switching signal. Since the rewritable memory device is configured so that it can control whether to read the memory cells of all the addresses constituting the same row of one memory cell array, the same rewritable memory device power is also applied to each memory cell array.
  • the ability to read memory cells with the same address, or read all memory cells with the same row in one memory cell array can be performed in two different ways. Memory capacity and area can be reduced without having to prepare a separate memory device corresponding to the reading method.
  • FIG. 14 illustrates a memory application device according to Embodiment 6 of the present invention.
  • FIG. 14 is a block diagram showing a schematic configuration in the transmission / reception system of the memory application apparatus according to the sixth embodiment of the present invention.
  • reference numeral 1300 is a transmitter
  • 1301 is a processor
  • 1303 is a transmission circuit
  • 1304 is a transmission line
  • 1305 is a receiver
  • 1306 is a reception circuit
  • 1307 is a processor.
  • 1309 is an interleave control signal that outputs a low level when the processor 1301 performs interleave processing for transmitting transmission data, and otherwise becomes L level
  • 1310 is a deinterleaving of transmission data This is a Dinterleave control signal that the processor 1307 outputs a low level when performing processing, and goes low at other times.
  • Reference numerals 1302 and 1308 denote a transmission data storage RAM and a reception data storage RAM having the same configuration as that of the memory device according to the fifth embodiment of the present invention.
  • the data array switching signal 131 in FIG. Dinterleave control signal 1310 is connected It is.
  • the processor 1301 when transmitting transmission data from the transmitter 1300, the processor 1301 preliminarily stores the transmission data in the transmission data storage RAM 1302, and transmits the transmission data.
  • interleave control signal 1309 is set to H level.
  • the transmission data storage RAM 1302 corresponds to the memory device in FIG. 13 when the transmission data is interleaved in an n-bit cycle in order to correspond to the configuration of the memory device in FIG. If the number of cells 1201 is n, then Figure 24 (
  • the transmission data as shown in a) becomes the interleaved transmission data as shown in Fig. 24 (b) only by reading it from the transmission data storage RAM 1302, and only the process of transferring the data to the transmission circuit 1303 is performed.
  • the processor 1307 inputs the transmission data from the reception circuit 1306, stores it in the reception data storage RAM 1308, and reads out the transmission data. Set the Dinterleave control signal 1310 to H level.
  • the received data storage RAM 1308 is the same as the transmission data storage RAM 1302 corresponding to the interleave method
  • the interleaved transmission data as shown in Fig. 24 (b) is read from the reception data storage RAM 1308. It is possible to read the same data as the transmission data shown in Fig. 24 (a) as received data.
  • FIG. 15 (a) shows the instruction steps in the processor 1301 in the transmitter 1300, as shown in FIG.
  • the transmission data storage RAM of the transmitter and the reception data storage RAM of the receiver are configured using the memory device of the fifth embodiment.
  • Dedicated memory for interleaving and interleaved data Since there is no need for a memory area to store, a dedicated memory for the Dinterleave processing, and a memory area to store the Dinterleaved data, there is an effect of reducing the memory area constituting the transmission / reception system.
  • FIG. 16 illustrates a memory application device according to the seventh embodiment of the present invention.
  • FIG. 16 (a) is a block diagram showing a schematic configuration in a processor system using the first CPU in the memory application device according to the seventh embodiment of the present invention.
  • 1500 is a CPU and 1501 is an address bus, which is the same as the CPU 2400 and address bus 2401 of the processor system using the conventional CPU shown in FIG.
  • 1502 is an upper address signal of the address bus 1501
  • 1503 is a program memory having the configuration of the memory device according to the first embodiment of the present invention
  • the upper address signal 1502 is included in the data array switching signal 131 of FIG. It is connected.
  • the CPU 1500 uses the address bus 1501 as the program memory 1
  • the instruction code stored in the corresponding memory space is read out. Also, in the memory space where the program or data table is already stored, the instruction codes of different types of programs are divided and arranged over multiple memory addresses in the data bits that are not used as instruction codes.
  • the CPU 1500 reads an instruction code from the memory space allocated by the higher address signal 1502 to execute different types of programs. At that time, only predetermined data bits in the memory space in which the program or data table is already stored are read out to the CPU 1500, and different types of programs are executed. Therefore, the memory size of the program memory 1503 can be reduced.
  • FIG. 16 (b) is a block diagram showing a schematic configuration in a processor system using the first and second CPUs in the memory application device according to the seventh embodiment.
  • 1506 and 1507 are the CPU, 1508, 1509 ⁇ address node, 1511 ⁇ program memory, and the CPU shown in Fig. 16 (a) is used! /, This is the same as CPU1500, address bus 1501, and program memory 1503 of the processor system.
  • 1504 is the system clock of the CPU 1506, 1505 is the inverted signal of the system clock 1504 and becomes the system clock of the CPU 1507, and the CPU 1506 and CPU 1507 operate at different timings corresponding to the half phase of the system clock.
  • the program memory 1511 selects the address bus 1508 or 1509 using the system clock 1505 as a selection signal and outputs it to the program memory 1511.
  • the system clock 1505 is connected to the data array switching signal 131 in FIG. .
  • the program memory 1511 allocates the instruction codes of different types of programs divided over multiple memory addresses into the predetermined data bits in the same memory space as the program stored in the memory space. To do.
  • the address bus 1509 output by the CPU 1507 is input to the program memory 1511.
  • the H level is input to the data array switching signal 131 in FIG. Since the instruction codes of different types of programs arranged by dividing into predetermined data bits of the address are read and executed, even in a multi-processor system, a plurality of different codes are used by using the same memory area of one program memory. Since the program can be executed, the memory size of the program memory 1511 can be reduced.
  • the addresses output from the two CPUs operating with the two system clocks whose phases are inverted from each other are switched and input to the application memory.
  • Multiple different programs can be executed using the same memory area of one program memory, so the memory size of the program memory can be reduced
  • the screen is rotated clockwise. Even when rotating clockwise.
  • each memory cell constituting the memory cell array stores one bit. However, the same effect may be obtained by storing a plurality of bits. Is obtained.
  • the memory device of the third embodiment can be read and written in the same way as the memory device of the fifth embodiment.
  • predetermined bit data stored in a plurality of memory addresses is read as a data output of the memory device by accessing a predetermined memory address, and the data arrangement is changed.
  • memory capacity can be reduced by reducing redundant data and effectively using memory areas, which is useful.

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Abstract

　複数のメモリアドレスに格納されている所定のビットデータを、メモリ装置からのデータ出力として読み出すことでメモリの削減と処理の負担を軽減することができるメモリ装置およびメモリ応用装置を提供することを目的とする。 　本発明のメモリ装置は、バッファ回路（２０0，・・・，２ｎ－１n-1）が出力するメモリセル（０00，・・・，ｎ－１m-1n-1）のデータを、各メモリセルアレイ（１0）ないし（１n-1）から１ビットずつ、または１つのメモリセルアレイからｎビットのいずれかを選択出力できるマルチプレクサ（３０1，・・・，３ｎ－１n-2）を備える。

Description

明 細 書
データの回転またはインターリープ機能を有する半導体メモリ装置
技術分野
[0001] 本発明は、メモリ装置およびメモリ応用装置に関し、特に、所定のメモリアドレスにァ クセスすることで、複数のメモリアドレスに格納されている所定のビットデータをそのデ ータ出力として読み出すことができるメモリ装置、およびこの種のメモリ装置を有する メモリ応用装置の改良を図ったものに関する。
背景技術
[0002] 従来、半導体集積回路のシステム構成における情報記憶手段として、メモリ装置が 用いられている。
[0003] メモリ装置には、その製造工程において情報データを物理的に造り込んでおき、必 要なときに随時読み出すことが可能な読み出し専用メモリ（以降、 ROMという）や、情 報データを一時保存し、必要なときに読み出すことが出来る読み出し Z書き込みメモ リ（以降、 RAMという）がある。
[0004] このような従来のメモリ装置において、情報データの読み出しや書き込みを行う場 合はメモリ装置に記憶領域を指定するアドレス信号を入力することにより、読み出しの 場合は情報データ力 Sメモリアドレス入力により指定されるメモリセルから出力され、ま た、書き込みの場合は情報データを入力することにより、情報データカ モリアドレス 入力により指定されるメモリセルへ入力される。これにより、この種のメモリ装置を有す るメモリ応用装置が動作する。
[0005] 図 17は、従来のメモリ装置の一例としての ROMの構成を示すブロック図である。
図 17にお!/ヽて、 1600ίまメモリセノレアレイ 1601, 1602, · · · , 1603力らなるメモリ ブロック、 1601はこのメモリ装置に保存される情報データのビット数カ ビット（ηは正 の整数）であるとき、ビット 0のデータのみを格納するメモリセルアレイである。
[0006] また、 1602, · · · , 1603も同様にビット 1, · · · ,ビット η— 1のデータのみを格納する メモリセルアレイである。 1604, 1605, · · · , 1606はワード選択信号、 1607, 1608 , · · · , 1609はカラム選択信号、 1610, 1611, · · · , 1612はワード選択信号 1604 によって選択されるメモリセルアレイ 1601のメモリセルである。
[0007] 同様に 1613, 1614, · · · , 1615、 -、および、 1616, 1617, · · · , 1618もヮー ド選択信号 1604によってそれぞれ選択されるメモリセルアレイ 1602、および、 1603 のメモリセルである。なお、各メモリセルアレイのメモリセルは、図示の都合上、ワード 選択信号 1604によって選択されるもののみに符号を付している。
[0008] また、各メモリセルアレイのメモリセルは、図 17の横方向に図示しないワード線によ り、縦方向に図示しないカラム線により、それぞれ相互に接続されている。
[0009] 図 17【こお!ヽて、 1619, 1620, · · · , 1621、および、 1622, 1623, · · · , 1624、 ·
· ·、および、 1625, 1626, · · · , 1627はそれぞれメモリセルアレイ 1601および 160 2および 1603の出力を増幅するセンスアンプ機能を有するとともにカラム選択信号 により増幅結果の出力 Z非出力を制御できるゲート機能を有するバッファ回路である
[0010] 1628は情報データのビット数力 ビットであるときのビット 0のデータ出力であり、ノ ッファ回路 1619, 1620, · · · , 1621の出力をワイヤードオアにより 1つにまとめたも のである。
[0011] また、 1629, · · · , 1630も同様に、情報データのビット数力 ¾ビットであるときのビッ ト 1, · · · ,ビット n—1のデータ出力であり、バッファ回路 1622, 1623, · · · , 1624お よびバッファ回路 1625, 1626, · · · , 1627の出力をそれぞれワイヤードオアにより 1 つにまとめたものである。
[0012] 1631はアドレス入力、 1632はアドレスデコーダ、 1633はワードデコーダ、 1634は カラムデコーダ、 1635は以上の各構成要素により構成されたメモリ装置である。
[0013] このような従来のメモリ装置において、情報データの読み出しを実施する際には、メ モリ装置 1635のアドレスデコーダ 1632に、情報データが記憶されている領域を指 定する所定のアドレス入力 1631が入力され、アドレス入力 1631のうちの上位アドレ スを示す信号がワードデコーダ 1633へ、下位アドレスを示す信号がカラムデコーダ 1 634へそれぞれ入力される。
[0014] ワードデコーダ 1633はアドレス入力 1631の上位アドレスに該当する 1本のワード 選択信号をメモリセルの選択状態に、その他のワード選択信号をメモリセルの非選択 状態に変化させる。また、カラムコーダ 1634はアドレス入力 1631の下位アドレスに 該当する 1本のカラム選択信号をメモリセルの選択状態に、その他のカラム選択信号 をメモリセルの非選択状態に変化させる。
[0015] ワード選択信号およびカラム選択信号の両方が選択状態であるメモリセルの出力 は該当するメモリセルアレイに対応するバッファ回路によりデータ出力として出力され る。
[0016] ここで、アドレス入力 1631に、 0番地を示すアドレスが入力されたときの動作を例に とって説明する。
メモリセルの選択状態を Hレベルとすれば、この時、例えばワード選択信号はワード デコーダ 1633は 0番地に該当するワード選択信号 1604のみを Hレベルに変化させ 、その他のワード選択信号 1605, ···, 1606については非選択状態の Lレベルに変 ィ匕させる。これによつてメモリセノレ 1610, 1611, ···, 1612, 1613, 1614, ···, 16 15、 ···、 1616, 1617, ···, 1618力選択される。
[0017] また同様に、メモリセルの選択状態を Hレベルとすれば、例えばカラム選択信号は カラムデコーダ 1634は 0番地に該当するカラム選択信号 1607のみを Hレベルに変 化させ、その他のカラム選択信号 1608, ···, 1609については非選択状態の Lレべ ルに変化させる。
[0018] これによつて、バッファ回路 1619, 1622, ···, 1625のみ出力が有効となり、他の ノ ッファ回路 1620, ···, 1621, 1623, ···, 1624, 1626, ···, 1627につ!/ヽて【ま 出力が無効となるため、メモリセル 1610に記憶されている情報データがビット 0のデ ータ出力 1628として出力される。
[0019] 同様に、メモリセル 1613, ···, 1616に記憶されている情報データがビット 1, ···, ビット n—1のデータ出力 1629, ···, 1630として出力され、合わせてビット数力 ¾ビッ トの情報データが出力される（例えば、特許文献 1参照)。
[0020] ところで、このような従来のメモリ装置を用いたメモリ応用装置の一例として表示制 御装置がある。図 18は、従来のメモリ応用装置の一例としての表示制御装置の構成 を示すブロック図である。
[0021] 図 18に示したように、表示制御装置 1700は、ディスプレイ 1711への表示タイミン グを示す水平同期信号 1701および垂直同期信号 1702を外部力も入力して、画面 上の所定の位置で表示動作を制御する表示動作コントロール回路 1703と、表示動 作コントロール回路 1703から表示データ 1707を入力して、外部から入力する表示 用ドットクロック 1709によって表示信号 1710をシフト出力する表示データシフトレジ スタ 1708とを備える。
[0022] このように構成される表示制御装置 1700は、表示用フォント ROM 1705に格納さ れている表示用フォントデータ 1706を、ディスプレイ 1711に画像表示させる。
[0023] 表示用フォント ROM1705は、表示動作コントロール回路 1703が出力する表示用 フォントアドレス 1704に基づ!/、て表示用フォントデータ 1706を表示動作コントロール 回路 1703に出力し、表示動作コントロール回路 1703は、表示用フォントデータ 170 6を、表示動作を行うためのデータ形式やタイミングで表示データ 1707として表示デ ータシフトレジスタ 1708に出力する。
[0024] 以上のように構成される従来の表示制御装置において、表示動作を行う時、表示 用フォント ROM1705には、例えば図 19 (a)に示すような横 nドット、縦 mドット（m, n は正の整数）のフォントデータが格納されており、表示データシフトレジスタ 1708に は横 nドットずつが格納される。これを表示用ドットクロック 1709に同期して 1ビットず つディスプレイ 1711に出力することで、図 19 (b)のように TV画面の水平走査ごとに 横 1行分である nビットのフォントデータが読み出され、 TV画面に表示される。この走 查はプログレッシブでもインターレースでもよい。
[0025] このとき、表示用フォント ROM1705にフォントデータが格納されている状態の論理 アドレス空間イメージを図 19 (c)に示す。表示用フォント ROM1705には水平走査ご とに読み出される nビットのフォントデータ力 連続した論理アドレス空間に順番に格 納されている。
[0026] 即ち、図 19 (a)の n X mドットのフォントデータのワードアドレスを 0, 1, · · · , m— 1、 カラムアドレスを 0, 1, · · · , n—1とすると、フォントデータは図 19 (c)に示すように、 各行アドレス 0, 1, · · · , m— 1毎に列方向に格納される。
[0027] ところで、図 20に示すように、ディスプレイ 1711を本来の表示位置、即ち横長の状 態で設置する状態（図 20 (a)参照)から例えば右方向に回転 (時計方向に 90度回転 )させて縦長で表示する（図 20 (b)参照）用途にて使用する場合には、 TV画面に示 すフォントデータ（図 20 (c)参照)もディスプレイと同じく時計方向に 90度回転された 状態で表示される（図 20 (d)参照)。
[0028] なお、図 20 (c) , (d)はフォントデータの一例であり、説明の簡略化のために、 4 X 4 ドットのフォントデータで数字の「1」を表示する場合を示すものである。
[0029] このため、表示用フォント ROM1705には、通常のフォントデータ、即ちディスプレ ィを横長で設置した状態で正立表示となるフォントの他、あら力じめディスプレイの回 転方向にあわせて 90度回転された状態のフォントデータを用意しておき、ディスプレ ィを横長力も縦長に回転した後も、この回転に依存せずにフォントが通常に、即ち正 立の状態で表示されるように、これら 2種類のフォントデータの中からその!/、ずれかを 選択する（例えば、特許文献 2参照)。
[0030] また、フォントデータの色表現が階調色で TV画面に表示される場合、例えばフォン トデータの 1ドットが 4ビットデータにて表示される時を一例として説明する。
フォントデータは、図 21 (a)に示すように各ドットを構成する 4ビットデータの同じビッ ト位置のみで構成されるフォントデータの集合体をレイヤーとすると、例えば 4ビットデ ータの 0ビット目のみで構成されるフォントデータの集合体がレイヤー 0、 1ビット目の みの集合体がレイヤー 1、 2ビット目のみの集合体がレイヤー 2、 3ビット目のみの集合 体がレイヤー 3となり、これら全てのデータがひとつのフォントデータとして、表示用フ オント ROM1705にあらかじめ格納されている。
[0031] そして、表示動作を行う時には、図 21 (b)に示すように TV画面の水平走査ごとに 横 1行分の nビット（nは正の整数）のフォントデータがレイヤー 0からレイヤー 3まで読 み出され、それらが同時に表示データとして表示されることで、 1ドットあたり 4ビットの 色表現を持つフォントデータが表示される。
[0032] そのため表示用フォント ROM1705に格納されるフォントデータは水平走査単位に レイヤー 0からレイヤー 3までのデータが連続する論理アドレス空間に格納されて!、る 。その時の論理アドレス空間のイメージを図 22に示す。
[0033] 論理アドレス空間においては、通常のメモリアクセスのように、ひとつの情報データ をアクセスするのに行方向および列方向のみによってデータを読み出すだけでなぐ フォントデータが複数のアドレスにまたがることによって、深さ方向の論理アドレス空 間をアクセスすることにより、階調色の色表現を持つフォントデータの表示が実現され る (例えば、特許文献 3参照)。
[0034] また、従来のメモリ装置を用いたメモリ応用装置のその他の一例として、デジタルデ ータの伝送に用いられる送受信システムがある。図 23は、従来のメモリ応用装置の送 受信システムにおける構成を示すブロック図である。
[0035] 図 23に示すように、送受信システムは、送信器 2100,受信器 2106,送信器 2100 から受信器 2106へ信号を伝送する伝送路 2105により構成される。送信器 2100は 、制御を行うプロセッサ 2101、送信データを格納する送信データ格納 RAM2102, インターリーブメモリ 2103,および送信回路 2104により構成される。
[0036] プロセッサ 2101は送信するための送信データを送信データ格納 RAM2102に格 納しておき、送信する際に読み出す。そして、伝送工程におけるデータ誤りを回避す るために送信データの配列を並び替えるためのインターリーブ処理を行うために、読 み出した送信データをー且インターリーブメモリ 2103に格納し、インターリーブされ ビット配列が並び替えられた送信データを読み出し、送信回路 2104に受け渡すこと で、伝送データとして伝送路 2105に伝える。
[0037] また、受信器 2106は、受信回路 2107,制御を行うプロセッサ 2108,ディンターリ ーブメモリ 2109,および受信データを格納する受信データ格納 RAM2110にて構 成され、プロセッサ 2108は受信回路 2107により伝送路 2105より伝送データを入力 し、ディンターリーブメモリ 2109に格納する。
[0038] ディンターリーブメモリ 2109は送信器 2100のインターリーブメモリ 2103と同じメモ リを用いており、インターリーブされた送信データを格納して読み出すことで、元の送 信データのビット配列に並び替えることが可能である。
[0039] プロセッサ 2108はディンターリーブメモリ 2109より読み出したデータを受信データ として受信データ格納 RAM2110に格納する。
[0040] 図 24に、インターリーブメモリ 2103によるビット配列の並び替え内容についての一 例を説明する。送信データが全部で 128ビットで構成されて 、る伝送システムにお ヽ て、送信データを先頭から 16ビットとばしで送信するインターリーブ処理の場合、図 2 4 (a)は 128ビットの送信データが先頭ビットの DOから最終ビットの D127まで連続し ていることを表している。
[0041] この送信データをインターリーブメモリ 2103に格納し、読み出すことで伝送データ は図 24 (b)に示すようになり、先頭ビットの DOの次のビットは 16ビット飛ばした D16 が続き、 8ビット目の D112の次には D1が続くことになり、次に D17,以降 D127まで 同様の配列の伝送データが生成されることでインターリーブ処理が実現される（例え ば、特許文献 4参照)。
[0042] また、このようなインターリーブメモリ 2103またはディンターリーブメモリ 2109を用い ることなぐ通常の RAMでもプロセッサの論理演算機能などを用いることでも同様の インターリーブまたはディンターリーブ処理を実現することは可能である。その時のフ ローチャートを図 25に示す。
[0043] 図 25 (a)はインターリーブ処理の内容を示すフローチャートで、リードアドレスの初 期化を行う開始処理（S11)のあと、並び替え周期の 16ビットすなわち 2バイトのデー タを送信データ格納 RAM2102より読み出すと（S12)、bitシフト演算機能（S13)、 論理 OR演算機能（S14)により送信ビットのみを抽出し、伝送データが 8ビットになる まで繰り返す（S15, S16)。
[0044] 伝送データが 8ビットになると送信回路 2104に受け渡し（S17)、伝送データが伝 送されている間に次の伝送データを同様の処理で生成し、全ての送信データが伝送 されるまでこれらの処理を数百ステップ繰り返す (S 18, S 19)ことで実現することがで きる。
[0045] また、図 25 (b)はディンターリーブ処理の内容を示すフローチャートで、リードアドレ スの初期化を行う開始処理 (S21)のあと、受信回路 2107からの伝送データをー且 受信データ格納 RAM2110に保存し（S22)、 8ビット、即ち 1バイトのデータを読み 出すと (S23)、 bitシフト演算機能 (S24)、論理 OR演算機能 (S25)により受信ビット のみを抽出し、受信データが 16ビットになるまで繰り返す（S26, S27)。
[0046] 受信データが 16ビットになると受信データ格納 RAM2110に保存し、全ての受信 データの並べ替えが完了されるまでこれらの処理を数百ステップ繰り返す（S28, S2 9)ことで実現することができる。 [0047] また、従来のメモリ装置を用いたメモリ応用装置の他の一例として CPUを用いたプ 口セッサシステムがある。図 26は、従来のメモリ応用装置の CPUを用いたプロセッサ システムにおける構成を示すブロック図である。
[0048] 図 26に示したように、 CPUを用いたプロセッサシステムは、 CPU2400、アドレスバ ス 2401、メモジ ン卜 P—ラ 2402、プ Pグラムメモジ 2403、チップセレク卜信号 2404,
2405, 2406, 2407により構成される。
[0049] CPU2400は、プログラムを実行するために、アドレスバス 2401をプログラムメモリ 2
403に入力し、該当するメモリ空間に格納されている命令コードを読み出す。複数種 類のプログラムを実行するときにはプログラムメモリ 2403のメモリ空間をバンク領域に 分割し、それぞれのバンク領域に異なるプログラムを格納する。
[0050] 図 26はプログラムメモリ 2403のメモリ空間を 4つのバンク領域に分割したときの一 例である。メモリコントローラ 2402はアドレスバス 2401を入力し、メモリ空間に応じて バンク 0の領域を選択するチップセレクト信号 2404、バンク 1の領域を選択するチッ プセレクト信号 2405、バンク 2の領域を選択するチップセレクト信号 2406、バンク 3 の領域を選択するチップセレクト信号 2407を出力する。
[0051] メモリコントローラ 2402は、該当するアドレスバス 2401の領域に応じてチップセレク ト信号を変化させる。なお、複数のメモリを有するシステムにおいても同様にこの構成 にて実現することが可能である（例えば、特許文献 5参照)。
特許文献 1 :特開平 9 293389号公報 (第 9頁，第 1図）
特許文献 2：特開 2000 - 20046号公報 (第 4頁，第 2図）
特許文献 3 :特開平 11 7272号公報 (第 4頁，第 1図）
特許文献 4：特開昭 62— 298077号公報 (第 3頁，第 3図）
特許文献 5 :特開平 7— 200398号公報 (第 8頁，第 1図）
発明の開示
発明が解決しょうとする課題
[0052] し力しながら、上記のような従来のメモリ装置においては、情報データの読み出しは 物理アドレス単位の読み出ししか実行出来ず、複数アドレスにわたる所定のビットデ ータのみを読み出すには、あら力じめ読み出したい情報データをメモリ装置へ格納し ておくか、該当するアドレスへの読み出しアクセスをその都度行い、所定のビットデー タを抽出しなければならな力つた。
[0053] また、従来のメモリ応用装置の表示制御装置にお!/、ては、ディスプレイを 90度回転 させて縦長となるように設置した状態で使用する用途の場合にも、正しく表示が行わ れるように、表示用フォント ROMにあらかじめディスプレイの回転方向にあわせて回 転させた状態のフォントデータをあら力じめ用意しておく必要がある。
[0054] この場合、通常表示とあわせて 2倍のフォントデータ、右回転および左回転を考慮 すると 3倍のフォントデータが必要となるため、表示用フォント ROMのメモリ容量が増 大し、メモリ装置を集積回路に搭載する場合の面積増加の原因となっている。
[0055] さらに、階調色表示のフォントデータにおいては、階調度により応じてさらに 2倍、 3 倍、 4倍と面積が増加することとなる。
[0056] また、他の回転表示を行う方法としてはビットマップ表示などの手段がある力 表示 用のバッファメモリを必要とし、かつ表示用フォント ROM力も読み出したフォントデー タをプロセッサなどにより回転状態のデータ配列に並び替えた上でバッファメモリに 格納するという処理が発生するため、バッファメモリの面積増加に加えてプロセッサ処 理の負担が増大し、処理高速ィ匕による消費電力が増加するという課題もあった。
[0057] また、従来のメモリ応用装置におけるデジタルデータ伝送に用いられる送受信シス テムにおいては、送受信データ格納のための RAMの他に、インターリーブ、デインタ 一リーブ用のメモリを必要とするため、これらを集積回路に搭載する場合の面積増加 の原因となり、またインターリーブ、ディンターリーブ用のメモリもインターリーブ方法 に応じて読み出しメモリセルの選択信号が、書き込み選択信号とは別に全てのメモリ セルに必要となるため、配線面積も増加する。
[0058] また、インターリーブ、ディンターリーブ用のメモリは読み出しメモリセルのデータ配 列が固定されて 、るため、通常のメモリとして兼用することができな ヽと 、う課題があ る。
[0059] また、通常のメモリを用いてこれらの処理を行った場合には、ひとつのメモリの中に 送信データまたは受信データの格納領域と、インターリーブ処理された伝送データを 格納する領域を設ける必要があり、メモリ面積増大の原因となり、かつプロセッサによ るデータの並び替えやデータ生成のための論理演算処理が伝送データ量に応じて 数百ステップレベルで必要となり、プロセッサ処理の負担が増大し、処理高速化によ り消費電力を増加させる原因となっている。
[0060] そして、従来のメモリ応用装置の CPUを用いたプロセッサシステムにおいては、複 数種類のプログラムを実行するプロセッサシステムの場合、プログラムごとにプロダラ ムメモリの物理領域を確保する必要があり、全プログラムのコードサイズ分のメモリ容 量が必要なためプログラムメモリ面積増大の原因となる。
[0061] このことは、複数のプログラムメモリを用いた場合や複数の CPUにてプログラムメモ リを共用する場合のシステムにお ヽても同様である。
[0062] 本発明は、上記のような課題を解決するためになされたものであり、メモリ装置の所 定のビットデータのみの読み出しを実現し、メモリ応用装置においてメモリサイズを増 大させることなぐまたプロセッサ処理高速ィ匕に伴う消費電力の増大を伴うことなぐデ ータ処理の負担を軽減することを可能とするメモリ装置およびメモリ応用装置を提供 することを目的とする。
課題を解決するための手段
[0063] 上記の課題を解決するために、本発明の請求項 1にかかるメモリ装置は、それぞれ
1ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（ m, nは m, n≥ 2を満たす整数)アレイ状に配列してなるメモリセルアレイを n個有し、 該 n個のメモリセルアレイはその i番目（iは 0≤i≤n— 1を満たす整数）のメモリセルァ レイに、 nビットからなるデータの i番目のビットのデータを記憶するように割り当てられ たメモリ回路と、前記 n個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に 選択するワードデコーダと、前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム 線を同時に選択するカラムデコーダと、前記 nビットからなるデータの 0番目のビットな いし n— 1番目のビットを記憶するメモリセルアレイからの 1ビットずつの nビットのデー タ、ある ヽは該 0番目のビットな 、し n— 1番目のビットの 、ずれ力 1つのビットを記憶 するメモリセルアレイの同一ワードからの nビットのデータ、のいずれかをデータ配列 切替信号に応じて n本のデータ出力線に切替出力するデータ配列切替出力部とを 備えたことを特徴とするものである。 [0064] また、本発明の請求項 2にかかるメモリ装置は、請求項 1に記載のメモリ装置におい て、前記データ配列切替出力部は、前記ビット 0ないしビット n—1の各メモリセルァレ ィに対し、前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満た す整数)の 、ずれかを前記データ配列切替信号に応じて出力する第 jのマルチプレ クサ回路と、前記ビット iのメモリセルアレイの第 i番目のカラム線の出力を第 i番目のデ ータ出力線に出力する力否かを前記カラムデコーダの第 i番目の出力に応じて制御 可能な第 iのノ ッファ回路と、前記ビット iのメモリセルアレイの第 j番目のカラム線の出 力を出力する力否かを前記第 jのマルチプレクサの出力に応じて制御可能であり、該 第 j番目のカラム線の出力を前記第 i番目および第 j番目のいずれのデータ出力線に 出力する力を前記データ配列切替信号に応じて切り替え可能な第 jのバッファ回路と をそれぞれ有することを特徴とするものである。
[0065] また、本発明の請求項 3にかかるメモリ装置は、請求項 2に記載のメモリ装置におい て、前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブのとき に前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコーダ の第 j番目の出力をそれぞれ選択し、前記第 jのバッファ回路は、前記データ配列切 替信号がアクティブのときに前記第 j番目のデータ線に、ノンアクティブのときに前記 第 i番目のデータ線に、前記第 j番目のカラム線の出力をそれぞれ出力することを特 徴とするちのである。
[0066] また、本発明の請求項 4に力かるメモリ応用装置は、請求項 1に記載のメモリ装置か らなり、縦 mドット、横 nドットの複数ドットからなる表示データを格納し、表示用フォント アドレスと、ディスプレイが縦方向に配置されて 、る時に有効状態となるディスプレイ 配置信号が前記データ配列切替信号に接続され、前記表示用フォントアドレスおよ び前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示用フ オント ROMと、外部から入力する水平同期信号と垂直同期信号とに基づいて、画面 上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動作コ ントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が 無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であ れば前記表示用フォントデータのデータ配列の並び順を最上位力 最下位まで反転 させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前記変 換フォントデータを、前記表示動作コントロール回路を介して表示データとして入力し て、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備えたこ とを特徴とするものである。
[0067] また、本発明の請求項 5にかかるメモリ応用装置は、請求項 4に記載のメモリ応用装 置において、前記表示動作コントロール回路が生成する、ディスプレイの配置方向が 左方向に 90度回転させて縦方向に配置されて 、る時に有効状態となるディスプレイ 配置方向信号と、フォントデータの 1ライン目の水平走査が開始される時にリセットさ れ、 nライン目の水平走査が完了した時点でカウントが停止する水平走査カウント値と 、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディス プレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示 用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信 号の両方が有効であれば、前記表示用フォントアドレスに n—1を加算し、その結果 力も前記水平走査カウント値を 2倍した値を減算した値を、変換フォントアドレスとして 出力するメモリアクセス制御回路を、さらに備え、前記表示用フォント ROMは、前記 ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フォントアド レスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデータを出力し 、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置 信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フ オントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向 信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から 最下位まで反転させたデータを、変換フォントデータとして出力することを特徴とする ものである。
[0068] また、本発明の請求項 6にかかるメモリ装置は、それぞれ 1ビットのデータを記憶可 能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥2を満たす 整数)アレイ状に配列してなるメモリセルアレイを n X 1個（1は n≥l≥ 2を満たす整数） 個有し、該 n X 1個のメモリセルアレイはそれぞれ 1個のメモリセルアレイカゝらなるメモリ セルアレイ群の i番目（iは 0≤i≤l—lを満たす整数）のメモリセルアレイ群に、 nビット 力 なるデータの i番目のビットのデータを記憶するように割り当てられたメモリ回路と 、前記 n X I個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するヮ ードデコーダと、前記 n X 1個のメモリセルアレイのそれぞれ n本ずつのカラム線を同 時に選択するカラムデコーダと、前記 i番目のメモリセルアレイ群の 0番目な 、し 1 1 番目のメモリセルアレイからの 1ビットずつの 1ビットのデータ、あるいは該 i番目のメモリ セルアレイ群の第 0番目な!、し n— 1番目の!、ずれか 1つのメモリセルアレイの同一ヮ ードからの 1ビットずつの nビットのデータ、のいずれかをデータ配列切替信号に応じ て n本のデータ出力線に切替出力するデータ配列切替出力部と、前記 i番目のメモリ セルアレイ群の第 0番目な!、し第 n— 1番目の!、ずれ力 1つのメモリセルアレイを選択 するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス空 間において 1個のアドレスのデータにより構成されることを特徴とするものである。
[0069] また、本発明の請求項 7にかかるメモリ装置は、請求項 6に記載のメモリ装置におい て、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成する 1個のメモリ セルアレイごとに、前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n—lかつ i ≠jを満たす整数)のいずれ力を前記データ配列切替信号に応じて出力する第 jのマ ルチプレクサ回路と、前記ビット iのメモリセルアレイの第 i番目のカラム線の出力を第 i 番目のデータ出力線に出力するか否かを前記カラムデコーダの第 i番目の出力に応 じて制御可能な第 iのノ ッファ回路と、前記ビット iのメモリセルアレイの第 j番目のカラ ム線の出力を出力するか否かを前記第 jのマルチプレクサの出力に応じて制御可能 であり、該第 j番目のカラム線の出力を前記第潘目および第 j番目のいずれのデータ 出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第 jのバッ ファ回路とを、それぞれ有することを特徴とするものである。
[0070] また、本発明の請求項 8にかかるメモリ装置は、請求項 6に記載のメモリ装置におい て、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成する 1個のメモリ セルアレイに対し、該 1個のメモリセルアレイの第 0番目な 、し第 1 1番目の 、ずれの メモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコーダから の n本の選択出力に応じて前記第 iのノッファ回路または前記第 jのマルチプレクサ 回路のいずれかをアクティブにする論理回路を有することを特徴とするものである。 [0071] また、本発明の請求項 9にかかるメモリ装置は、請求項 6に記載のメモリ装置におい て、 前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブのとき に前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコーダ の第 j番目の出力をそれぞれ選択し、前記第 jのバッファ回路は、前記データ配列切 替信号がアクティブのときに前記第 j番目のカラム線の出力を前記第 j番目のデータ 線に、ノンアクティブのときに前記第 i番目のデータ線に、それぞれ出力することを特 徴とするちのである。
[0072] また、本発明の請求項 10にかかるメモリ応用装置は、請求項 6に記載のメモリ装置 からなり、縦 mドット、横 nドットの複数ドットからなる前記表示データを格納し、表示用 フォントアドレスと、ディスプレイが縦方向に配置されて ヽる時に有効状態となるディス プレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配置信号と して用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号に応じた 表示用フォントデータを出力する表示用フォント ROMと、外部から入力する水平同 期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに前記表 示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレイ配置 方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前記ディ スプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配置方向 信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレイ配置 信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表示用フォ ントアドレスに n— 1の 1倍の値を加算し、その結果力 前記水平走査カウント値と 1を 2 倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力する前記メ モリアクセス制御回路とを有する表示制御装置とを備えたことを特徴とするものである
[0073] また、本発明の請求項 11にかかるメモリ装置は、それぞれ 1ビットのデータを書き換 え可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥2を満 たす整数)アレイ状に配列してなるメモリセルアレイを n個有し、該 n個のメモリセルァ レイはその i番目（iは 0≤i≤n— 1を満たす整数）のメモリセルアレイに、 nビットからな るデータの i番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記 n個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するワードデコ ーダと、前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に選択する カラムデコーダと、前記 nビットからなるデータの 0番目のビットないし n— 1番目のビッ トを記憶するメモリセルアレイからの 1ビットずつの nビットのデータ、あるいは該 0番目 のビットな 、し n— 1番目のビットの 、ずれ力 1つのビットを記憶するメモリセルアレイの 同一ワードからの nビットのデータ、の!ヽずれかをデータ配列切替信号に応じて n本 のデータ入出力線に切替出力するデータ配列切替出力部と、前記 n個のメモリセル アレイの i番目のメモリセルアレイに前記 n本のデータ入出力線の i番目のデータ入出 力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み許可信号 に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一方を動作 させる書込読出制御部とを備えたことを特徴とするものである。
また、本発明の請求項 12にかかるメモリ装置は、請求項 11に記載のメモリ装置に おいて、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラムデコ 一ダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数)のいずれかをデ ータ配列切替信号に応じて出力する第 jのマルチプレクサ回路と、前記ビット iのメモリ セルアレイの第 iのカラム線の出力を第 iのデータ入出力線に出力する力否かを前記 カラムデコーダの第 iの出力に応じて制御可能な第 iの読み出しバッファ回路と、前記 ビット iのメモリセルアレイの第 jのカラム線の出力を出力する力否かを前記第 jのマル チプレクサの出力に応じて制御可能であり、該第 jのカラム線の出力を前記第 iおよび 第 jのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じて切 り替え可能な第 jの読み出しバッファ回路とを、それぞれ有するものであり、前記デー タ書込部は、第 iのデータ入出力線のデータを前記ビット iのメモリセルアレイの第 iの カラム線に出力する力否かを制御可能な第 iの書き込みバッファ回路を有するもので あり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデコー ダの第 iの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出 力する第 iの論理ゲートと、前記書き込み許可信号に応じて、前記第 jのマルチプレク サの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに出力す る第 jの論理ゲートとを有するものであることを特徴とするものである。 [0075] また、本発明の請求項 13にかかるメモリ装置は、請求項 12に記載のメモリ装置に おいて、前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブの ときに前記カラムデコーダの第 iの出力を、ノンアクティブのときに該カラムデコーダの 第 jの出力をそれぞれ選択し、前記第 jのバッファ回路は、前記データ配列切替信号 がアクティブのときに前記第 jのデータ線に、ノンアクティブのときに前記第 iのデータ 線に、前記第 jのカラム線の出力をそれぞれ出力することを特徴とするものである。
[0076] また、本発明の請求項 14にかかるメモリ応用装置は、プロセッサと、請求項 11に記 載のメモリ装置からなり、前記プロセッサにより送信データが格納されるとともに、該プ 口セッサから出力され、前記送信データが読み出されるときに有効にされるインターリ ーブ制御信号を、前記データ配列切替信号として用いる送信データ格納 RAMと、 前記プロセッサが、前記送信データ格納 RAMから読み出したデータを受け渡す送 信回路と、を有する送信器を備えたことを特徴とするものである。
[0077] また、本発明の請求項 15にかかるメモリ応用装置は、プロセッサと、請求項 11に記 載のメモリ装置からなり、前記プロセッサにより受信データが格納されるとともに、該プ 口セッサから出力され、受信データが読み出されるときに有効にされるディンターリー ブ制御信号を前記データ配列切替信号として用いる受信データ格納 RAMと、前記 プロセッサ力 S、前記受信データ格納 RAMへ格納する受信データを受け取る受信回 路と、を有する受信器を備えたことを特徴とするものである。
[0078] また、本発明の請求項 16にかかるメモリ応用装置は、請求項 14に記載のメモリ応 用装置を構成する前記送信器と、請求項 15に記載のメモリ応用装置を構成する前 記受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受 信システムを備えたことを特徴とするものである。
[0079] また、本発明の請求項 17にかかるメモリ応用装置は、 CPUと、請求項 1に記載のメ モリ装置からなり、前記 CPUが実行するプログラムが格納されるとともに、該 CPUが 出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列切替信 号として用いるプログラムメモリと、を有するプロセッサシステムを備えたことを特徴と するものである。
[0080] また、本発明の請求項 18にかかるメモリ応用装置は、請求項 1に記載のメモリ装置 力 なるプログラムメモリと、第 1のシステムクロック信号が入力される第 1の CPUと、 前記第 1のシステムクロック信号を反転した第 2のシステムクロック信号が入力される 第 2の CPUと、前記第 1の CPUが出力するアドレス信号と、前記第 2の CPUが出力 するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、前記 第 1のシステムクロック信号が第 1の論理値の時に、前記第 1の CPUが出力するアド レス信号を、前記第 1のシステムクロック信号が第 2の論理値の時に前記第 2の CPU が出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを備 免たことを特徴とするものである。
発明の効果
[0081] 本発明の請求項 1にかかるメモリ装置によれば、それぞれ 1ビットのデータを記憶可 能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥2を満たす 整数）アレイ状に配列してなるメモリセルアレイを n個有し、該 n個のメモリセルアレイ はその i番目（iは 0≤i≤n— 1を満たす整数）のメモリセルアレイに、 nビットからなるデ ータの i番目のビットのデータを記憶するように割り当てられたメモリ回路と、前記 n個 のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するワードデコーダ と、前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に選択するカラ ムデコーダと、前記 nビットからなるデータの 0番目のビットないし n— 1番目のビットを 記憶するメモリセルアレイからの 1ビットずつの nビットのデータ、あるいは該 0番目の ビットな!/、し n— 1番目のビットの 、ずれ力 1つのビットを記憶するメモリセルアレイの 同一ワードからの nビットのデータ、の!ヽずれかをデータ配列切替信号に応じて n本 のデータ出力線に切替出力するデータ配列切替出力部とを備えるようにしたので、 複数のメモリアドレスに格納される情報データの所定のデータビットのみを読み出す ことが可能となるため、冗長なデータを格納するためのメモリ面積を削減できる効果 がある。
[0082] また、本発明の請求項 2にかかるメモリ装置によれば、請求項 1に記載のメモリ装置 において、前記データ配列切替出力部は、前記ビット 0ないしビット n—1の各メモリセ ルアレイに対し、前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠j を満たす整数)のいずれかを前記データ配列切替信号に応じて出力する第 jのマル チプレクサ回路と、前記ビット iのメモリセルアレイの第 i番目のカラム線の出力を第 i番 目のデータ出力線に出力するか否かを前記カラムデコーダの第 i番目の出力に応じ て制御可能な第 iのノ ッファ回路と、前記ビット iのメモリセルアレイの第 j番目のカラム 線の出力を出力するか否かを前記第 jのマルチプレクサの出力に応じて制御可能で あり、該第 j番目のカラム線の出力を前記第潘目および第 j番目のいずれのデータ出 力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第 jのバッファ 回路とをそれぞれ有するようにしたので、冗長なデータを格納するためのメモリ面積 の削減を実現でき、そのデータ配列切替出力部も簡単な構成で実現できる効果があ る。
[0083] また、本発明の請求項 3にかかるメモリ装置によれば、請求項 2に記載のメモリ装置 において、前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブ のときに前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコ 一ダの第 j番目の出力をそれぞれ選択し、前記翁のバッファ回路は、前記データ配 列切替信号がアクティブのときに前記第 j番目のデータ線に、ノンアクティブのときに 前記第 i番目のデータ線に、前記第 j番目のカラム線の出力をそれぞれ出力するよう にしたので、冗長なデータを格納するためのメモリ面積の削減を実現でき、そのデー タ配列切替出力部に含まれるマルチプレクサも簡単な構成で実現できる効果がある
[0084] また、本発明の請求項 4に力かるメモリ応用装置によれば、請求項 1に記載のメモリ 装置からなり、縦 mドット、横 nドットの複数ドットからなる表示データを格納し、表示用 フォントアドレスと、ディスプレイが縦方向に配置されて 、る時に有効状態となるディス プレイ配置信号が前記データ配列切替信号に接続され、前記表示用フォントァドレ スおよび前記ディスプレイ配置信号に対応する表示用フォントデータを出力する表示 用フォント ROMと、外部から入力する水平同期信号と垂直同期信号とに基づいて、 画面上の表示動作を制御するとともに前記表示用フォントアドレスを生成する表示動 作コントロール回路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信 号が無効であれば前記表示用フォントデータを、前記ディスプレイ配置信号が有効 であれば前記表示用フォントデータのデータ配列の並び順を最上位力 最下位まで 反転させたデータを、変換フォントデータとして出力するデータ配列変換回路と、前 記変換フォントデータを、前記表示動作コントロール回路を介して表示データとして 入力して、シフト出力する表示データシフトレジスタと、を有する表示制御装置とを備 えたので、通常表示のためのフォントデータを 90度回転表示することが可能となり、 T V画面を右方向に 90度回転させた用途にぉ 、ても、回転状態のフォントデータを準 備することなぐ表示用フォント ROMの面積を削減できる効果がある。
また、本発明の請求項 5にかかるメモリ応用装置によれば、請求項 4に記載のメモリ 応用装置において、前記表示動作コントロール回路が生成する、ディスプレイの配置 方向が左方向に 90度回転させて縦方向に配置されて 、る時に有効状態となるディ スプレイ配置方向信号と、フォントデータの 1ライン目の水平走査が開始される時にリ セットされ、 nライン目の水平走査が完了した時点でカウントが停止する水平走査カウ ント値と、前記表示用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前 記ディスプレイ配置信号またはディスプレイ配置方向信号の何れかが無効であれば 前記表示用フォントアドレスを、前記ディスプレイ配置信号および前記ディスプレイ配 置方向信号の両方が有効であれば、前記表示用フォントアドレスに n— 1を加算し、 その結果力 前記水平走査カウント値を 2倍した値を減算した値を、変換フォントアド レスとして出力するメモリアクセス制御回路を、さらに備え、前記表示用フォント ROM は、前記ディスプレイ配置信号が前記データ配列切替信号に接続され、前記変換フ オントアドレスおよび前記ディスプレイ配置信号に対応する前記表示用フォントデー タを出力し、前記表示制御装置は、前記表示用フォントデータを入力し、前記ディス プレイ配置信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前 記表示用フォントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレ ィ配置方向信号が無効であれば前記表示用フォントデータのデータ配列の並び順を 最上位力も最下位まで反転させたデータを、変換フォントデータとして出力するように したので、通常表示のためのフォントデータを左，右方向に 90度回転表示することが 可能となり、 TV画面を左，右方向に 90度回転させた用途においても、それぞれの回 転状態のフォントデータを準備することなぐ表示用フォント ROMの面積を削減でき る効果がある。 [0086] また、本発明の請求項 6にかかるメモリ装置によれば、それぞれ 1ビットのデータを 記憶可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥2を 満たす整数)アレイ状に配列してなるメモリセルアレイを n X I個（1は n≥l≥2を満たす 整数)個有し、該 n X 1個のメモリセルアレイはそれぞれ 1個のメモリセルアレイカゝらなる メモリセルアレイ群の i番目（iは 0≤i≤l—lを満たす整数）のメモリセルアレイ群に、 n ビットからなるデータの i番目のビットのデータを記憶するように割り当てられたメモリ回 路と、前記 n X I個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択す るワードデコーダと、前記 n X 1個のメモリセルアレイのそれぞれ n本ずつのカラム線を 同時に選択するカラムデコーダと、前記 i番目のメモリセルアレイ群の 0番目ないし 1 1番目のメモリセルアレイからの 1ビットずつの 1ビットのデータ、あるいは該 i番目のメモ リセルアレイ群の第 0番目な!、し n— 1番目の!、ずれか 1つのメモリセルアレイの同一 ワードからの 1ビットずつの nビットのデータ、のいずれかをデータ配列切替信号に応 じて n本のデータ出力線に切替出力するデータ配列切替出力部と、前記 i番目のメモ リセルアレイ群の第 0番目な 、し第 n— 1番目の 、ずれ力 1つのメモリセルアレイを選 択するメモリセルアレイ選択部とを備え、前記メモリセルに格納するデータがアドレス 空間において 1個のアドレスのデータにより構成されるので、ひとつの情報データが複 数のメモリアドレスに格納され、論理アドレス空間において行方向および列方向だけ でなぐ深さ方向の論理アドレス空間をアクセスする必要がある場合においても、情 報データ単位で所定のデータビットのみを深さ方向に読み出すことが可能となり、情 報データ単位の所定のデータビットのみを読み出す冗長なデータを格納するための メモリ面積を削減できる効果がある。
[0087] また、本発明の請求項 7にかかるメモリ装置によれば、請求項 6に記載のメモリ装置 において、前記データ配列切替出力部は、前記各メモリセルアレイ群を構成する 1個 のメモリセルアレイごとに、前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数)のいずれかを前記データ配列切替信号に応じて出力する 第 jのマルチプレクサ回路と、前記ビット iのメモリセルアレイの第 i番目のカラム線の出 力を第 i番目のデータ出力線に出力する力否かを前記カラムデコーダの第 i番目の出 力に応じて制御可能な第 iのバッファ回路と、前記ビット iのメモリセルアレイの第 j番目 のカラム線の出力を出力する力否かを前記第 jのマルチプレクサの出力に応じて制 御可能であり、該第 j番目のカラム線の出力を前記第潘目および第 j番目のいずれの データ出力線に出力するかを前記データ配列切替信号に応じて切り替え可能な第 j のバッファ回路とを、それぞれ有するものとしたので、情報データ単位の所定のデー タビットのみを読み出す冗長なデータを格納するためのメモリ面積を削減でき、その データ配列切替出力部も簡単な構成で実現できる効果がある。
[0088] また、本発明の請求項 8にかかるメモリ装置によれば、請求項 6に記載のメモリ装置 において、前記メモリセルアレイ選択部は、前記各メモリセルアレイ群を構成する 1個 のメモリセルアレイごとに、該 1個のメモリセルアレイの第 0番目な 、し第 1— 1番目のい ずれのメモリセルアレイを選択するメモリセルアレイ選択信号および前記カラムデコー ダカもの n本の選択出力に応じて、前記第 iのノ ッファ回路または前記第 jのマルチプ レクサ回路のいずれかをアクティブにする論理回路を有するものとしたので、情報デ ータ単位の所定のデータビットのみを読み出す冗長なデータを格納するためのメモリ 面積を削減でき、そのメモリセルアレイ選択部も簡単な構成で実現できる効果がある
[0089] また、本発明の請求項 9にかかるメモリ装置によれば、請求項 6に記載のメモリ装置 において、前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブ のときに前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコ 一ダの第 j番目の出力をそれぞれ選択し、前記翁のバッファ回路は、前記データ配 列切替信号がアクティブのときに前記第 j番目のカラム線の出力を前記第 j番目のデ ータ線に、ノンアクティブのときに前記第 i番目のデータ線に、それぞれ出力するもの としたので、情報データ単位の所定のデータビットのみを読み出す冗長なデータを格 納するためのメモリ面積を削減でき、そのデータ配列切替出力部のマルチプレクサ 回路やバッファ回路も簡単な動作を行うものとして実現できる効果がある。
[0090] また、本発明の請求項 10にかかるメモリ応用装置によれば、請求項 6に記載のメモ リ装置力 なり、縦 mドット、横 nドットの複数ドットからなる前記表示データを格納し、 表示用フォントアドレスと、ディスプレイが縦方向に配置されている時に有効状態とな るディスプレイ配置信号とを入力とし、該データ配列切替信号を前記ディスプレイ配 置信号として用いて、前記表示用フォントアドレスおよび前記ディスプレイ配置信号 に応じた表示用フォントデータを出力する表示用フォント ROMと、外部から入力する 水平同期信号と垂直同期信号とに基づいて、画面上の表示動作を制御するとともに 前記表示用フォントアドレスを生成する表示動作コントロール回路と、前記ディスプレ ィ配置方向信号と、前記水平走査カウント値と、前記表示用フォントアドレスおよび前 記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号またはディスプレイ配 置方向信号の何れかが無効であれば前記表示用フォントアドレスを、前記ディスプレ ィ配置信号および前記ディスプレイ配置方向信号の両方が有効であれば、前記表 示用フォントアドレスに n— 1の 1倍の値を加算し、その結果力 前記水平走査カウント 値と 1を 2倍した値との乗算した結果を減算した値を変換フォントアドレスとして出力す る前記メモリアクセス制御回路とを有する表示制御装置とを備えたので、フォントデー タの 1ドットが複数ビットデータにて構成されるような、階調色の色表現を持つフォント データを、 TV画面を 90度回転させた用途で表示するときでも、それぞれの回転状態 のフォントデータを準備することなぐさらに表示用フォント ROMの面積を削減できる 効果がある。
また、本発明の請求項 11にかかるメモリ装置によれば、それぞれ 1ビットのデータを 書き換え可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n ≥ 2を満たす整数)アレイ状に配列してなるメモリセルアレイを n個有し、該 n個のメモ リセルアレイはその i番目（iは 0≤i≤n—lを満たす整数）のメモリセルアレイに、 nビッ トからなるデータの i番目のビットのデータを記憶するように割り当てられたメモリ回路 と、前記 n個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するヮ ードデコーダと、前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に 選択するカラムデコーダと、前記 nビットからなるデータの 0番目のビットないし n— 1番 目のビットを記憶するメモリセルアレイからの 1ビットずつの nビットのデータ、あるいは 該 0番目のビットな 、し n— 1番目のビットの 、ずれ力 1つのビットを記憶するメモリセ ルアレイの同一ワードからの nビットのデータ、のいずれかをデータ配列切替信号に 応じて n本のデータ入出力線に切替出力するデータ配列切替出力部と、前記 n個の メモリセルアレイの i番目のメモリセルアレイに前記 n本のデータ入出力線の i番目のデ ータ入出力線から入力されたデータをそれぞれ書き込むデータ書込部と、書き込み 許可信号に応じて前記データ配列切替出力部と前記データ書込部とのいずれか一 方を動作させる書込読出制御部とを備えたので、複数のメモリアドレスに任意の情報 データを格納し、所定のデータビットのみを読み出すことが可能となるため、冗長な データを格納するためのメモリ面積を削減できる効果がある。
[0092] また、本発明の請求項 12にかかるメモリ装置によれば、請求項 11に記載のメモリ装 置において、前記データ配列切替出力部は、各メモリセルアレイごとに、前記カラム デコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数)のいずれか をデータ配列切替信号に応じて出力する第 jのマルチプレクサ回路と、前記ビット iの メモリセルアレイの第 iのカラム線の出力を第 iのデータ入出力線に出力する力否かを 前記カラムデコーダの第 iの出力に応じて制御可能な第 iの読み出しバッファ回路と、 前記ビット iのメモリセルアレイの第 jのカラム線の出力を出力する力否かを前記第 jの マルチプレクサの出力に応じて制御可能であり、該第 jのカラム線の出力を前記第 iお よび第 jのいずれのデータ入出力線に出力するかを前記データ配列切替信号に応じ て切り替え可能な第 jの読み出しバッファ回路とを、それぞれ有するものであり、前記 データ書込部は、第 iのデータ入出力線のデータを前記ビット iのメモリセルアレイの 第 iのカラム線に出力する力否かを制御可能な第 iの書き込みバッファ回路を有するも のであり、前記書込読出制御部は、前記書き込み許可信号に応じて、前記カラムデ コーダの第 iの出力を前記データ配列切替部あるいは前記データ書込部のいずれか に出力する第 iの論理ゲートと、前記書き込み許可信号に応じて、前記翁のマルチ プレクサの出力を前記データ配列切替部あるいは前記データ書込部のいずれかに 出力する第 jの論理ゲートとを有するようにしたので、上述のような構成を有するデー タ配列切替出力部により、冗長なデータを格納するためのメモリ面積を削減できる効 果がある。
[0093] また、本発明の請求項 13にかかるメモリ装置によれば、請求項 12に記載のメモリ装 置において、前記第 jのマルチプレクサ回路は、前記データ配列切替信号がァクティ ブのときに前記カラムデコーダの第 iの出力を、ノンアクティブのときに該カラムデコー ダの第 jの出力をそれぞれ選択し、前記翁のバッファ回路は、前記データ配列切替 信号がアクティブのときに前記第 jのデータ線に、ノンアクティブのときに前記第 iのデ ータ線に、前記第 jのカラム線の出力をそれぞれ出力するようにしたので、マルチプレ クサ回路とバッファ回路とが上述のような動作を行うことにより、冗長なデータを格納 するためのメモリ面積を削減できる効果がある。
[0094] また、本発明の請求項 14にかかるメモリ応用装置によれば、プロセッサと、請求項 1 1に記載のメモリ装置力 なり、前記プロセッサにより送信データが格納されるとともに 、該プロセッサから出力され、前記送信データが読み出されるときに有効にされるイン ターリーブ制御信号を、前記データ配列切替信号として用いる送信データ格納 RA Mと、前記プロセッサが、前記送信データ格納 RAMから読み出したデータを受け渡 す送信回路と、を有する送信器を備えたので、インターリーブ処理のための専用メモ リゃ、インターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面積 の削減ができる効果がある。
[0095] また、本発明の請求項 15にかかるメモリ応用装置によれば、プロセッサと、請求項 1 1に記載のメモリ装置力 なり、前記プロセッサにより受信データが格納されるとともに 、該プロセッサから出力され、受信データが読み出されるときに有効にされるデインタ 一リーブ制御信号を前記データ配列切替信号として用いる受信データ格納 RAMと 、前記プロセッサが、前記受信データ格納 RAMへ格納する受信データを受け取る 受信回路と、を有する受信器を備えたので、ディンターリーブ処理のための専用メモ リゃ、ディンターリーブされたデータを格納するメモリ領域が不要となるため、メモリ面 積の削減ができる効果がある。
[0096] また、本発明の請求項 16に力かるメモリ応用装置によれば、請求項 14に記載のメ モリ応用装置を構成する前記送信器と、請求項 15に記載のメモリ応用装置を構成す る前記受信器と、前記送信器と前記受信器とを互いに接続する伝送路と、を有する 送受信システムを備えたので、インターリーブ処理、ディンターリーブ処理のための 専用メモリや、インターリーブ、ディンターリーブされたデータを格納するメモリ領域が 不要となるため、メモリ面積の削減ができ、かつプロセッサの負荷を軽減できる効果 がある。
[0097] また、本発明の請求項 17にかかるメモリ応用装置によれば、 CPUと、請求項 1に記 載のメモリ装置からなり、前記 CPUが実行するプログラムが格納されるとともに、該 C PUが出力するアドレスが入力され、該アドレス中の上位アドレスを前記データ配列 切替信号として用いるプログラムメモリと、を有するプロセッサシステムを備えたので、 同じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメ モリサイズ削減が可能となる。
[0098] また、本発明の請求項 18に力かるメモリ応用装置によれば、請求項 1に記載のメモ リ装置力 なるプログラムメモリと、第 1のシステムクロック信号が入力される第 1の CP Uと、前記第 1のシステムクロック信号を反転した第 2のシステムクロック信号が入力さ れる第 2の CPUと、前記第 1の CPUが出力するアドレス信号と、前記第 2の CPUが 出力するアドレス信号とを選択し前記プログラムメモリに出力する選択部と、を有し、 前記第 1のシステムクロック信号が第 1の論理値の時に、前記第 1の CPUが出力する アドレス信号を、前記第 1のシステムクロック信号が第 2の論理値の時に前記第 2の C PUが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステムを 備えたので、複数の CPUが存在する場合においても、一つのプログラムメモリの同じ メモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリのメモリ サイズ削減が可能となる効果がある。
図面の簡単な説明
[0099] [図 1]図 1は、本発明の実施の形態 1に係るメモリ装置の概略構成を示すブロック図で ある。
[図 2(a)]図 2 (a)は、本発明の実施の形態 1に係るメモリ装置のアドレス変換動作の原 理を示すための、 4 X 4ドットの数字「1」を示す図である。
[図 2(b)]図 2 (b)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作 の原理を示すための、 4 X 4ドットの数字「1」に割り当てられたアドレスを示す図であ る。
[図 2(c)]図 2 (c)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作 の原理を示すための、最初の水平走査で読み出されるアドレス 0のデータを示す図 である。
[図 2(d)]図 2 (d)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作 の原理を示すための、最初の水平走査で読み出されるフォントデータを示す図であ る。
圆 2(e)]図 2 (e)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作 の原理を示すための、画面を時計回りに 90度回転した状態を示す図である。
圆 2(£)]図 2 (f)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作の 原理を示すための、画面を時計回りに 90度回転した状態で読み出されるアドレスを 示す図である。
圆 2(g)]図 2 (g)は、本発明の実施の形態 1に係るメモリ装置のデータ配列変換動作 の原理を示すための、フォントが正立で表示される状態を示す図である。
[図 3]図 3は、本発明の実施の形態 2に係るメモリ応用装置の第 1の表示制御装置に おける概略構成を示すブロック図である。
[図 4]図 4は、図 3におけるデータ配列変換回路を表す図面である。
[図 5(a)]図 5 (a)は、図 3におけるフォントデータの状態を表わした図である。
[図 5(b)]図 5 (b)は、図 3におけるフォントデータを、 TV画面を横長に設置した時に表 示される状態を表した図である。
[図 5(c)]図 5 (c)は、図 3におけるフォントデータを、 TV画面を縦長に設置した時に表 示される状態を表した図である。
[図 6]図 6は、本発明の実施の形態 2に係るメモリ応用装置の第 2の表示制御装置に おける概略構成を示すブロック図である。
[図 7]図 7は、図 6におけるメモリアクセス制御回路を表す図である。
[図 8]図 8は、図 6におけるデータ配列変換回路を表す図である。
[図 9(a)]図 9 (a)は、図 6におけるフォントデータの状態を表わした図である。
[図 9(b)]図 9 (b)は、図 6におけるフォントデータを、 TV画面を横長に設置した時に表 示される状態を表した図である。
[図 9(c)]図 9 (c)は、図 6におけるフォントデータを、 TV画面を縦長に設置した時に表 示される状態を表した図である。
[図 10]図 10は、本発明の実施の形態 3に係るメモリ装置の概略構成を示すブロック 図である。 [図 11]図 11は、本実施の形態 4に係るメモリ応用装置の第 3の表示制御装置におけ るメモリアクセス制御回路の概略構成を示すブロック図である。
[図 12(a)]図 12 (a)は、本実施の形態 4におけるフォントデータの状態を表わした図で ある。
[図 12(b)]図 12 (b)は、本実施の形態 4におけるフォントデータを、 TV画面を横長に 設置した時に表示される状態を表した図である。
[図 12(c)]図 12 (c)は、本実施の形態 4におけるフォントデータを、 TV画面を縦長に 設置した時に表示される状態を表した図である。
[図 13]図 13は、本発明の実施の形態 5に係るメモリ装置の概略構成を示すブロック 図である。
[図 14]図 14は、本発明の実施の形態 6に係るメモリ応用装置の送受信システムにお ける概略構成を示すブロック図である。
[図 15(a)]図 15 (a)は、本発明の実施の形態 6に係る送信器側のプロセッサでの命令 ステップを示すフローチャートを示す図である。
[図 15(b)]図 15 (b)は、本発明の実施の形態 6に係る受信器側のプロセッサでの命令 ステップを示すフローチャートを示す図である。
圆 16(a)]図 16 (a)は、本発明の実施の形態 7に係るメモリ応用装置の第 1の CPUを 用いたプロセッサシステムにおける概略構成を示すブロック図である。
圆 16(b)]図 16 (b)は、本発明の実施の形態 7に係るメモリ応用装置の第 1,第 2の CP
Uを用いたプロセッサシステムにおける概略構成を示すブロック図である。
[図 17]図 17は、従来のメモリ装置の ROMにおける構成を示すブロック図である。
[図 18]図 18は、従来のメモリ応用装置の表示制御装置における構成を示すブロック 図である。
[図 19(a)]図 19 (a)は、図 18におけるフォントデータの状態を表した図である。
[図 19(b)]図 19 (b)は、図 18におけるフォントデータを、 TV画面を横長に設置した時 に表示される状態を表した図である。
[図 19(c)]図 19 (c)は、図 18におけるフォントデータを、 TV画面を縦長に設置した時 に表示される状態を表した図である。 圆 20(a)]図 20 (a)は、 TV画面を横長で設置した状態を表わした図である。
[図 20(b)]図 20(b)は、 TV画面を縦長で設置した状態を表わした図である。
[図 20(c)]図 20(c)は、 4X4ドットの数字「1」を、 TV画面を横長で設置して表示した 状態を表わした図である。
[図 20(d)]図 20(d)は、 4X4ドットの数字「1」を、 TV画面を縦長で設置して表示した 状態を表わした図である。
[図 21(a)]図 21 (a)は、図 18におけるフォントデータの色表現が階調色で TV画面に 表示される場合のレイヤーを表した図である。
[図 21(b)]図 21 (b)は、図 18におけるフォントデータの色表現が階調色で TV画面に 表示される場合の水平走査を表した図である。
[図 22]図 22は、図 20におけるメモリに格納されるフォントデータの論理アドレス空間 イメージを表わす図である。
[図 23]図 23は、従来のメモリ応用装置の送受信システムにおける構成を示すブロック 図である。
[図 24(a)]図 24 (a)は、図 23の送受信システムにおける送信データの一例を表す図 である。
[図 24(b)]図 24(b)は、図 23の送受信システムにおける伝送データの一例を表す図 である。
[図 25(a)]図 25 (a)は、通常の RAMでプロセッサの論理演算機能などを用いてインタ 一リーブ処理を実現する時のフローチャートを示す図である。
[図 25(b)]図 25(b)は、通常の RAMでプロセッサの論理演算機能などを用いてディ ンターリーブ処理を実現する時のフローチャートを示す図である。
[図 26]図 26は、従来のメモリ応用装置の CPUを用いたプロセッサシステムにおける 構成を示すブロック図である。
符号の説明
100 メモリブロック
1 , 1 , 1 , 1 , ···, 1 メモリセノレアレイ
0 1 2 3 n-l
101, 201, 301 データ配列切替出力部 102 ワードデコーダ
103 カラムデコーダ
2， ···， 2 ワード選択信号
0 m-1
3, ···, 3 カラム選択信号
0 n-1
0 ，…， 0 、 1 ，…， 1 、 2 ， ·· 2 3
00 m-ln-1 00 m-ln-1 00 、 3
m— In— 1 0 、···、η- m-ln-1
， ···， n—l メモリセノレ
m-ln-1
20，…， 20 、 21…， 21 、…ゝ 2n- 2η- 1
0 n-l 0 n-1 、 40 , ···, 40 パ ッファ回路
30 , ···, 30 , 31 , 31 、 ···、 3n- 3η—: マノレチプレクサ
n-l
4 , ···, 4 データ出力
0 n-1
41 , ···, 41 データ出力
0 n-1
50，…， 50 、 51， 、 52， 53
-1 0 …， 51
n-1 0 …， 52
0 n n 、 50 a 5
0 a, 50 b, ···, 50 b 2入力アンドゲート
104 メモリセルアレイ選択部
105 データ書込部
106 書込読出制御部
131 データ配列切替信号
206 表示用フォント ROM
503 表示動作コントロール回路
509 表示データシフトレジスタ
513 データ配列変換回路
517 メモリアクセス制御回路
600, 1000 カロ算器
601, 1001 乗算器
発明を実施するための最良の形態
以下、本発明の実施の形態に係るメモリ装置およびメモリ応用装置について、図面 を参照しながら説明する。
(実施の形態 1) まず、本発明の実施の形態 1に係るメモリ装置について、図を用いて説明する。図: は、本発明の実施の形態 1に係るメモリ装置の概略構成を示すブロック図である。 図 1において、 100はメモリブロック、 1 , 1 , · · ·, 1 はメモリセノレアレイ、 2, 2, ·
0 1 n-l 0
·, 2 はワード選択信号、 3, 3 , ···, 3 はカラム選択信号、 0 , 0 , · · ·, 0
m— In— 1
1 ， 1 ， ···， 1 、 、η— 1 ， n-l ， ···， n-l はメモリセノレ、 4， 4， ···
00 01 m-ln-1 00 01 m-ln-1 0 1
, 4 はデータ出力である。
n-l
[0102] これらは、図 17に示す従来のメモリ装置 1635のメモリセルアレイ 1601, 1602, ··
·, 1603、ワード選択信号 1604, 1605, · · ·, 1606、カラム選択信号 1607, 1608 , ···, 1609、メモリセル 1610, 1611, ···, 1612、 1613, 1614, ···, 1615、 16 16, 1617, · · ·, 1618、データ出力 1628, 1629, · · ·, 1630と同様のものである。
[0103] なお、メモリセル 0 , 0 , ···, 0 、 1 , 1 , ···, 1 、 · · ·、 η— 1 , η— 1 ,
00 01 m-ln-1 00 01 m-ln-1 00 01
···, n-l は図中の横方向に図示しない m本のワード線により、相互に接続され
m-ln-1
るとともに、縦方向に図示しない n本のカラム線 (各メモリセルアレイにつき）により、相 互に接続されている。 m本のワード線には前記ワード選択信号が入力される。
[0104] 2i (i=0ないし n—l)はメモリセル iおよびこれと同じカラム線（図示せず）に接続さ れた他のメモリセルの出力を増幅するセンスアンプ機能を持ち、かつカラム選択信号 3により増幅結果の出力 Z非出力を制御できるゲート機能を持つバッファ回路である
[0105] 2i (i, =0なぃし11 1、但し i≠j)はメモリセル iおよびこれと同じカラム線（図示せ
j 1J
ず）に接続されたメモリセルの出力を増幅するセンスアンプ機能を持ち、かつマルチ プレクサ 3iの出力およびデータ配列切替信号 131、データ配列切替信号 131の反 転信号 (インバータ 132による）により増幅結果の出力 Z非出力を制御できるゲート 機能を持つバッファ回路である。
[0106] ここで、ビット i(i=0, 1, ···, n—l)のメモリセルアレイ 1のカラムアドレス iに対応す るバッファ回路、即ちビット 0のメモリセルアレイ 1のメモリセル 0 に対応するバッファ
0 00
回路 20 ,ビット 1のメモリセルアレイ 1のメモリセル 1 に対応するバッファ回路 21 , ·
0 1 01 1
··,ビット n—lのメモリセルアレイ 1 のメモリセル n—l に対応するバッファ回路 2n
n-l On- 1
1 はそれぞれ単一のバッファ回路 20 a, 21 a, · · ·, 2n— 1 aからなる。 [0107] これに対し、他のバッファ回路 20 , ···, 20 、 21 , 21 (図示せず) 21
··、 2η-1 , 2η-1 , · はそれぞれバッファ回路 3つずつ
0 1 n-2
即ち、
バッファ回路 20 a, ··· 20 a、 21 a, 21 a (図示せず) 21 a、…ゝ 2n-
1
― a, 2n— 1 a, …， 2n- a
0 1 n-2
および、
バッファ回路 20b, ··· 20 b、 21 b, 21 b (図示せず) 21 b、 '.'、 2n-
1
― b, 2n-l b, ···, 2n- b
0 1 n-2
および、
バッファ回路 20c, ··· 20 c、 21 c, 21 c (図示せず) 21 c、…ゝ 2n-
1
― c, 2n— 1 c, ···, 2n- Cからなる。
n-2
[0108] これは、フォントデータの回転を行っても変換が不要な、いわゆる不動点が存在し、 この不動点に対応するノ ッファ回路は 1つのノ ッファ回路により構成できるからである 。単一のバッファ回路 2i aはそれぞれ、カラム選択信号 3のみにより制御され、出力は それぞれデータ出力 4;に接続される。
[0109] これらのバッファ回路 20 , ···, 20 、21 , ···, 21 、 ···、 2n— 1 , ···, 2n— 1
0 n-l 0 n-1 0
はこれを構成するバッファ回路 20 a, ···, 20 a, 21 a, ···, 21 &、 ···、 2n— 1 n-l 0 n-l 0 n-l
a, ···, 2n-l a力 Sメモリセノレ 0 , ···, 0 、 1 , ···, 1 、 · · ·、 η— 1 , · · ·, η
0 η-1 00 On- 1 00 On- 1 00
1
On-1に対応するカラム線（図示せず）にそれぞれ接続される。
[0110] バッファ回路 20 a, 21 a, ···， 2n— 1 aの出力はデータ出力 4， 4， ···， 4 に
0 1 n-l 0 1 n-l 接続される。
[0111] また、バッファ回路 20 a, ···, 20 a、 21 a, 21 a (図示せず） ···， 21 &、 ···、 2
1 n-l 0 2 n-l
n-l a, ···, 2n-l aの後段にはバッファ回路 20 b, ···, 20 b、21 b, 21 b(
0 n-2 1 n-l 0 2 図示せず） , ···, 21 b、 · · ·、 2n- l b, ···, 2n- 1 bがそれぞれ接続され、その
n-l 0 n-2
出力はデータ出力 4 , ···, 4 、4 , 4 (図示せず）， ···， 4 、 ···、4 , ···, 4 に
1 n-l 0 2 n-l 0 n-2 それぞれ接続される。
[0112] さらに、バッファ回路 20 a, ···, 20 a、 21 a, 21 a (図示せず）， ···， 21 a、 · · ·
1 n-l 0 2 n-l
、 2n— 1 a, ···, 2n— 1 aの後段にはバッファ回路 20 c, ···, 20 c、 21 c, 21 c
0 n-2 1 n-l 0 2 (図示せず） , ···, 21 c、 · · ·、 2n- 1 c, ···, 2n- 1 cがそれぞれ接続され、そ
n-1 0 n-2
の出力はデータ出力 4， ···， 4、4， 4， ···， 4、 ·'·、4 ， ···， 4 にそれぞれ接
0 O i l 1 n-1 n-1
続されている。
[0113] マルチプレクサ 30はデータ配列切替信号 131により選択制御され、データ配列切
1
替信号 131が Lレベルのときはカラム選択信号 3を、 Hレベルのときはカラム選択信
1
号 3を、それぞれ出力する。同様に、マルチプレクサ 30 はデータ配列切替信号 13
0 n-1
1が Lレベルのときはカラム選択信号 3 を、 Hレベルのときはカラム選択信号 3を、そ
n-1 0 れぞれ出力する。
[0114] マルチプレクサ 31はデータ配列切替信号 131が Lレベルのときはカラム選択信号
0
3を、 Hレベルのときはカラム選択信号 3を、それぞれ出力する。マルチプレクサ 31
0 1 2
(図示せず）はデータ配列切替信号 131が Lレベルのときはカラム選択信号 3 (図示
2 せず)を、 Hレベルのときはカラム選択信号 3を、それぞれ出力する。
1
[0115] マルチプレクサ 31 はデータ配列切替信号 131が Lレベルのときはカラム選択信
n-1
号 3 を、 Hレベルのときはカラム選択信号 3を、それぞれ出力する。マルチプレクサ n-1 1
3n— 1はデータ配列切替信号 131が Lレベルのときはカラム選択信号 3を、 Hレべ
0 0
ルのときはカラム選択信号 3 を、それぞれ出力する。
n-1
[0116] マルチプレクサ 3n— 1 はデータ配列切替信号 131が Lレベルのときはカラム選択
n-2
信号 3 を、 Hレベルのときはカラム選択信号 3 を、それぞれ出力する。
n-2 n-1
[0117] また、マルチプレクサ 30， ···， 30 ， 31， 31 (図示せず）， ···， 31 、 ···、 3n
2
— 1， ···， 3n— 1 は、 2入力 ORゲート 30 a, ···， 30 a、 31 a, 31 a (図示せず）
0 n-2 1 n-1 0 2
，…， 31 a、…ゝ 3n— 1 a,
n-1 0 …， 3n— 1 aと、 2入力 ANDゲート 30 b，
n-2 1 …， 30
n- b、 31 b， 31 b (図示せず）， ···， 31 b、 · · ·、 3n— 1 b， · · ·， 3n— 1 bと、 2入力
1 0 2 n-1 0 n-2
ANDゲート 30 c， ···， 30 c、 31 c， 31 c (図示せず）， ···， 31 ο、 ···、3η— l c
1 n-1 0 2 n-1 0
, · · · , 3n- 1 cとをそれぞれ有する。
n-2
[0118] そして、これら 2入力 ANDゲート kb(k=30， ···， 30 ， 31， 31 (図示せず）， ·'
1 n-1 0 2
·， 31 、 、3η— 1， ···， 3η- 1 )および 2入力 ANDゲート kcの出力を 2入力 n-1 0 n-2
ORゲート kaで受けるように構成されて 、る。マルチプレクサ kの出力は以下のように なる。 [0119] 但し、以下の式の右項における符号は該当する信号線の論理値を、 "Z"は信号の 論理値の反転を、 " · "は論理積をそれぞれ表わすものとする。
[0120] マルチプレクサ 30の出力 = Ζ131·3 +131-3
マルチプレクサ 30の出力 = /131·3+131·3 (図示せず）
1 i 0
マルチプレクサ 30 の出力 = Ζ131·3 +131-3
η-1 η-1 0
マルチプレクサ 31の出力 = Ζ131·3 +131-3
0 0 1
マルチプレクサ 31の出力 = Ζ131·3 +131-3 (図示せず)
2 2 1
マルチプレクサ 3の出力 = Ζ131·3+131·3 (図示せず）
li i 1
マルチプレクサ 31 の出力 =/ 131· 3 +131-3
マルチプレクサ 3n—lの出力 = Ζ131·3 +131-3
マルチプレクサ 3η—1の出力 = Ζ131·3+ 131 ·3 (図示せず)
i i n-1
マルチプレクサ 3n—l の出力 = Ζ131·3 +131-3
η-2 η-2 n-1
となる。 [0121] また、バッファ回路 20 a, ···, 20 a、 21 a, 21 a (図示せず）， ···， 21 &、 ···、
1 n-l 0 2 n-1
2n-l a, ···, 2n-l aの制御信号はマルチプレクサ 30 , ···, 30 , 31 , 31 (
0 n-2 1 n-l 0 1 図示せず）， ·'·， 31 、 ···、 3η—1 , ···, 3η—1 の出力信号である。
n-l 0 n-2
[0122] バッファ回路 20b， ···， 20 b、 21 b， 21 b (図示せず）， ···， 21 b, ···, 2n-
1 n-l 0 2 n-l
lb, · · ·， 2n-l bの制御信号はデータ配列切替信号 131そのものであり、バッフ
0 n-2
ァ回路 20 c， ···， 20 c、 21 c， 21 c (図示せず）， ···， 21 c、 · · ·、 2n— 1 c， · · ·
1 n-l 0 2 n-l 0
, 2n-l cの制御信号はインバータ 132によるデータ配列切替信号 131の反転信 n-2
号である。
[0123] また、データ配列切替出力部 101は、上述のバッファ回路 20, ···, 21, ···, 2n
0 i -In
、バッファ回路 20， ···， 20 、 21， 21 (図示せず）， ···， 21 、 ···、 2n— 1， ·
- 1 1 n-l 0 2 n-l 0
··， 2n-l およびマルチプレクサ 30， ···， 30 ， 31， 31 (図示せず）， ···， 31
n-2 1 n-l 0 2 n
、 ···、 3n— 1， ···， 3n— 1 からなる。
-1 0 n-2
このデータ配列切替出力部 101は、データ配列切替信号 131に応じて、ビット 0ない しビット n— 1の各メモリセルアレイからの 1ビットずつの nビットのデータ、あるいはビッ ト 0ないしビット n—1のいずれか 1つのメモリセルアレイの同一ワードからの nビットの データのいずれかを、データ出力 4 , ···, 4 に出力する。
0 n-l
[0124] 次に動作について説明する。
メモリブロック 100のワード選択信号 2とカラム選択信号 3に Hレベルが入力され、
0 0
その他のワード選択信号 2 , ···, 2 およびカラム選択信号 3 , ···, 3 に Lレベル
1 m - 1 1 n-l
が入力されると、その時データ配列切替信号 131が Lレベルであれば、ノ ッファ回路 20 , 21 , ···, 2n-lはメモリセル 0 , 1 , ···, n— 1 の出力をデータ出力 4 , 4
0 0 0 00 00 00 0 1
, ···, 4 に出力し、他のバッファ回路 20 , ···, 20 、21 , ···, 21 、 ···、2η— n~l i n~l 1 π - 1
1 , ···, 2η- 1 は非出力となる。
1 n-l
[0125] このとき、本メモリ装置は、従来のメモリ装置と同様に所定のメモリアドレスに格納さ れて 、る情報データを読み出すことができる。
[0126] また、データ配列切替信号 131が Hレベルであれば、バッファ回路 20 , 20 , · · ·,
0 1
20 はメモリセル 0 , 0 , ···, 0 の出力をデータ出力 4 , 4 , ···, 4 に出力し、 n-l 00 01 On- 1 0 1 n-l バッファ回路 21 , 21 (図示せず）， ···， 21 、 ···、 2η— 1 , ···, 2η— 1 は非出
0 2 n-l 0 n-l 力となることで、本メモリ装置は、複数のメモリアドレスに格納される情報データの所定 のデータビットのみを読み出すことが可能となる。
以下に上記の 2つの場合をより詳細に説明する。まず、データ配列切替信号 131が Lレベルの場合、
マルチプレクサ 30の出力 =3
1 1
マルチプレクサ 30の出カ = 3 (図示せず）
マルチプレクサ 30 の出力 =3
π - 1 π - 1
マルチプレクサ 31の出力 =3
0 0
マルチプレクサ 31の出力 = 3. (図示せず）
マルチプレクサ 31 の出力 =3
マルチプレクサ 3n— 1の出力 =3
0 0
マルチプレクサ 3n— 1の出力 =3 (図示せず)
マルチプレクサ 3n— 1 の出力 =3 [0128] カラム選択信号 3 , 3 , ···, 3 の Hとなった信号に対応するマルチプレクサの出
0 1 n-1
力はアクティブとなる。
[0129] また、バッファ回路 20 b, ···, 20 b, 21 b, ···, 21 b、 · · ·、 2n— 1 b, 2n— 1
1 n-l 0 n-1 0 1 b, ···, 2n-l bの制御信号はデータ配列切替信号 131そのものであるから、これ n-2
らバッファ回路 20b， ···， 20 b, 21 b, ···, 21 b、 · · ·、 2n— 1 b， 2n— 1 b， · ·
1 n-1 0 n-1 0 1
·, 2n-l bの出力はノンアクティブとなる。
n-2
[0130] 逆に、バッファ回路 20 c， ···， 20 c、 21 c， ···， 21 c、 2n— 1 c， 2n— 1 c， ··
1 n-1 0 n-1 0 1
·, 2n-l cの出力はアクティブとなる。
n-2
[0131] 従って、例えば、カラム選択信号 3， 3， · · ·， 3 中の 3のみが Hとなれば、マルチ
0 1 n-1 0
プレクサ 31， '' 311—1の出カがァクティブとなり、バッファ回路21&， ···, 2n-
0 0 0
1 aの出力が選択される。
0
このとき、バッファ回路 21 b， ···， 2n—l bの出力がノンアクティブになっており、バ
0 0
ッファ回路 20 aの出力もアクティブとなっているので、メモリセル 0 ， 1 ， · · ·， ！!一 1
0 00 00 00 の出力がデータ出力 4 , 4 , · · · , 4 に現れる。
0 1 n-1
[0132] また、カラム選択信号 3， 3， · · ·， 3 中の 3のみが Hとなれば、マルチプレクサ 30
0 1 n-1 1
， 32 (図示せず）， ···， 3n-lの出力のみがアクティブとなり、バッファ回路 20 a,
1 1 1 1
22 a (図示せず）， ···, 2n-l aの出力がアクティブとなる。また、ノ ッファ回路 21 a
1 1 1 の出力もアクティブとなるので、メモリセル 0 , 1 , ·'·, η—1 の出力がデータ出力
01 01 01
4 , 4 , · · ·， 4 に現れる。
0 1 n-1
[0133] 以下、同様に、カラム選択信号 3 , 3 , ···, 3 中のある信号のみが Hとなれば、こ
0 1 n-1
れに対応する各メモリセルの出力がデータ信号 4 , 4 , · · · , 4 に現れる。
0 1 n-1
[0134] これに対し、まず、データ配列切替信号 131が Hレベルの場合、
マルチプレクサ 30の出力 =3
マルチプレクサ 30の出力 =3 (図示せず) マルチプレクサ 30 の出力 =3
n-l
マルチプレクサ 31の出力 =3
マルチプレクサ 31の出力 =3 (図示せず)
マルチプレクサ 31 の出力 =3
マルチプレクサ 3n—lの出力 =3
マルチプレクサ 3n— 1の出力 =3 (図示せず)
マルチプレクサ 3n—l の出力 =3
n-2 n-l
となる。
[0135] このため、例えばカラム選択信号 3 , 3 , ···, 3 中の信号 3のみが Hとなると、バ
0 1 n-l 0
ッファ回路 20 a, 20 a, ···, 20 aの出力がアクティブとなる。
0 1 n-l
[0136] このとき、バッファ回路 20 b, ···, 20 bの出力はアクティブ、バッファ回路 20 c, ·
1 n-l 1
··, 20 cの出力はノンアクティブとなるので、メモリセル 0 , 0 , ···,〇 の出力が n-l 00 01 On- 1
データ出力 4 , 4 , ···, 4 に現れる。
0 1 n-l
[0137] また、カラム選択信号 3 , 3 , ···, 3 中の信号 3のみが Hとなると、ノッファ回路 2
0 1 n-l 1
1 a, 21 a, ···， 21 aの出力がアクティブとなる。
0 1 n-l
[0138] このとき、バッファ回路 21 b， 21b (図示せず）， ···， 21n bの出力はアクティブ、
0 2 - 1
バッファ回路 21 c 21 c (図示せず）， ···， 21 cの出力はノンアクティブとなるので 、メモリセル 1 , 1 , · · · , 1 の出力がデータ出力 4 , 4 , · · · , 4 に現れる。
00 01 Οη-1 0 1 η-1
[0139] 以下、同様に、カラム選択信号 3 , 3 , · · · , 3 中のある信号のみが Ηとなれば、こ
0 1 η-1
れに対応するメモリセルアレイの同一行アドレスの全ての出力がデータ信号 4， 4， ·
0 1
••， 4 に現れる。
n-l
[0140] 以下では、説明の簡略化のために、従来例と同様の 4 X 4のフォントデータを例にと つて説明する。
図 2 (a)に示す 4 X 4のフォントデータ「1」に対し、図 2 (b)に示すようにアドレスが割 り当てられていたとする。
[0141] ここで、画面が標準の状態、即ち横長で設置され、データ配列切替信号 131が Lレ ベルであれば、図 2 (c)に示すように、最初の水平走査で読み出されるアドレス 0のデ ータは、図 2 (d)に示すとおりであり、フォントデータは、図 2 (d)に示すように、最上段 に該当する行が読み出される。
[0142] ところで、画面を時計回りに 90度回転した時は、画面右端に図 2 (e)の状態が縦表 示されるが、データ配列切替信号 131を Hに設定することにより、図 2 (f)が読み出さ れ、図 2 (g)が表示されて、反時計回りに 90度回転されたフォントが表示される。画面 は既に時計周りに 90度回転しているので、この時計回りの回転分が打ち消され、フォ ントが正立の状態で表示される。
[0143] このように、本実施の形態 1によれば、メモリセルアレイを構成するメモリセルからの 読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一ァ ドレスのメモリセルを読み出す力 1つのメモリセルアレイの同一行を構成する全ての アドレスのメモリセルを読み出すかを制御可能なように構成したので、同一のメモリ装 置から各メモリセルアレイの同一アドレスのメモリセルを読み出す力、 1つのメモリセル アレイの同一行を構成する全てのアドレスのメモリセルを読み出すかの 2つの異なつ た読み出しを行うことが可能であり、これら 2つの読み出し方に対応する別個のメモリ 装置を用意する必要がなぐメモリ容量や面積の削減が可能となる。
[0144] (実施の形態 2)
次に、図 3は、本発明の実施の形態 2に係るメモリ応用装置について説明する。 図 3は、本発明の実施の形態 2に係るメモリ応用装置としての表示制御装置の概略 構成を示すブロック図である。
図 3において、表示制御装置 200、水平同期信号 201、垂直同期信号 202、表示 動作コントロール回路 203、表示用フォントアドレス 204、表示用フォントデータ 207、 表示データ 208、表示データシフトレジスタ 209、表示用ドットクロック 210、表示信号 211、ディスプレイ 212は、それぞれ図 18に示す従来のメモリ応用装置の表示制御 装置 1700、水平同期信号 1701、垂直同期信号 1702、表示動作コントロール回路 1703、表示用フォントアドレス 1704、表示用フォントデータ 1706、表示データ 1707 、表示データシフトレジスタ 1708、表示用ドットクロック 1709、表示信号 1710、ディ スプレイ 1711と同じものである。
[0145] 205は、ディスプレイ 212が通常に（横長で）配置されているときは Lレベルとなり、 ディスプレイ 212を 90度回転させ縦方向に（縦長で)配置したときに Hレベルとなるデ イスプレイ配置信号である。
[0146] 213は、表示用フォントデータ 207およびディスプレイ配置信号 205を入力し、ディ スプレイ配置信号 205が Lレベルの時には表示用フォントデータ 207をそのまま変換 フォントデータ 214として出力し、 Hレベルの時には表示用フォントデータ 207のデー タ配列を最上位力も最下位までを反転し、変換フォントデータ 214として出力するデ ータ配列変換回路である。
[0147] 206は、本発明の実施の形態 1に係るメモリ装置と同様に構成された表示用フォン ト ROMで、図 1のデータ配列切替信号 131にはディスプレイ配置信号 205が接続さ れている。
[0148] 図 4は、図 3におけるデータ配列変換回路 213を表す図面である。データ配列変換 回路 213に入力された表示用フォントデータ 207は配列変換回路 300によって、デ ータ配列の並び順が最上位カゝら最下位まで反転されて出力される。これは、画面を 右方向に 90度回転させる場合に必要となる、データの上位側と下位側との入れ替え を行うものである。
[0149] セレクタ 301はディスプレイ配置信号 205が Lレベルの時には表示用フォントデータ 207を、 Hレベルの時には配列変換回路 300からの出力を、変換フォントデータ 214 として出力する回路である。 [0150] 以上のように構成される表示制御装置 200において、表示動作を行う時、ディスプ レイ 212が通常に配置されているときはディスプレイ配置信号 205が Lレベルとなるた め、表示用フォント ROM206から読み出される表示用フォントデータ 207は、従来と 同じ図 19 (a)に示す同じフォントデータが読み出され、データ配列変換回路 213から は表示用フォントデータ 207がそのまま変換フォントデータ 214として出力されるので 、 TV画面には従来と同じ図 19 (b)に示す表示が行われる。
[0151] これに対し、ディスプレイ 212が縦方向に配置されるときには、ディスプレイ配置信 号 205が Hレベルとなるため、表示用フォント ROM206から読み出される表示用フォ ントデータ 207は、図 19 (a)に示すフォントデータの 1ライン目に読み出されるビット 0 のデータが最下位ビットとして、 2ライン目に読み出されるビット 0のデータがビット 1と して、 · · ·、フォントデータが縦 mドットであるときの mライン目に読み出されるビット 0の データが最上位ビットとして、それぞれ読み出される。
[0152] 次いでデータ配列変換回路 213にてデータ配列の並び順が最上位力も最下位ま でが反転されることで、図 5 (a)に示すフォントデータが変換フォントデータ 214として TV画面に表示される。図 5 (b)はそのときの TV画面を、通常 (横長）に配置されてい る方向から見た状態を表している。これを右方向に 90度回転させると図 5 (c)に示す 状態となる。これは、図 19 (a)に示すフォントデータを、画面を 90度右方向に回転さ せても、正立で表示できることを示している。
[0153] 次に、図 6は、本発明の実施の形態 2に係るメモリ応用装置としての他の表示制御 装置の概略構成を示すブロック図である。
図 6において、表示制御装置 500、水平同期信号 501、垂直同期信号 502、表示 動作コントロール回路 503、表示用フォントアドレス 504、ディスプレイ配置信号 505 、表示用フォント ROM506、表示用フォントデータ 507、表示データ 508、表示デー タシフトレジスタ 509、表示用ドットクロック 510、表示信号 511、ディスプレイ 512、変 換フォントデータ 514は、それぞれ図 3に示すメモリ応用装置の表示制御装置 200、 水平同期信号 201、垂直同期信号 202、表示動作コントロール回路 203、表示用フ オントアドレス 204、ディスプレイ配置信号 205、表示用フォント ROM206、表示用フ オントデータ 207、表示データ 208、表示データシフトレジスタ 209、表示用ドットクロ ック 210、表示信号 211、ディスプレイ 212、変換フォントデータ 214と同じものである
[0154] 515は、 TV画面を配置した際、通常に配置したときと右方向に 90度回転したとき には Lレベルとなり、左方向に 90度回転したときのみ Hレベルとなる回転方向を示す ディスプレイ配置方向信号である。
[0155] 516は、水平同期信号 501がカウントされた結果の値で、フォントデータの 1ライン 目の水平走査が始まるときに 0にリセットされ、そしてフォントデータが縦 nドットである ときの nライン目の水平走査が完了するとカウントが停止される水平走査カウント値、 5 17は図 5 (a)に示すフォントデータの nライン目に読み出されるフォントデータを 1ライ ン目に、 1ライン目に読み出されるフォントデータを nライン目に、読み出すためのメモ リアクセス制御回路である。
[0156] 518はメモリアクセス制御回路 517から出力される変換フォントアドレス、 513はディ スプレイ配置信号 505が Lレベルの時、またはディスプレイ配置信号 505が Hレベル でかつディスプレイ配置方向信号 515が Hレベルのときには表示用フォントデータ 50 7をそのまま変換フォントデータ 514として出力し、ディスプレイ配置信号 505が Hレ ベルでかつディスプレイ配置方向信号 515が Lレベルのときのみ表示用フォントデー タ 507のデータ配列を最上位力も最下位まで反転し、変換フォントデータ 514として 出力するデータ配列変換回路である。
[0157] 図 7は、図 6におけるメモリアクセス制御回路 517を表す図面である。
メモリアクセス制御回路 517に入力された表示用フォントアドレス 504には、図 5 (a) に示すフォントデータの縦ドット数に応じて加算器 600にて n— 1の値が加算され、水 平走査カウント値 516を乗算器 601で 2倍した値を減算器 602にて減算し、その結果 がセレクタ 603に入力される。
ディスプレイ配置信号 505が Hレベルでかつディスプレイ配置方向信号 515が Hレべ ルとなったことを 2入力アンドゲート 604が検出したときときのみ、セレクタ 603は減算 器 602の減算結果を変換フォントアドレス 518として出力する。それ以外の場合、セ レクタ 603は表示用フォントアドレス 504を出力する。
[0158] 次に図 8は、図 6におけるデータ配列変換回路 513を表す図面である。 データ配列変換回路 513では、配列変換回路 700は表示用フォントデータ 507の データ配列の並び順を最上位カゝら最下位まで反転する。ディスプレイ配置信号 505 が Hレベルでかつディスプレイ配置方向信号 515が Lレベルとなったことを 2入力アン ドゲート 702が検出したときのみ、セレクタ 701は配列変換回路 700の出力結果を選 択し、これを変換フォントデータ 514として出力する。
それ以外の場合、セレクタ 701は表示用フォントデータ 507を出力する。
[0159] 以上のように構成される表示制御装置 500において、表示動作を行う時、ディスプ レイ 512が右方向に 90度回転されて縦方向に配置されるときには、ディスプレイ配置 信号 505が Hレベルでかつディスプレイ配置方向信号 515が Lレベルとなるため、メ モリアクセス制御回路 517からは表示用フォントアドレス 504がそのまま変換フォント アドレス 518として出力される。
[0160] またデータ配列変換回路 513では配列変換回路 700にて表示用フォントデータ 50 7のデータ配列の並び順が最上位力 最下位までが反転された結果がセレクタ 701 にて選択され、変換フォントデータ 514として出力されることにより、図 5に示す画面 表示と同じ表示動作が行われる。
[0161] 一方、ディスプレイ 512が左方向に 90度回転されて配置されるときには、ディスプレ ィ配置信号 505が Hレベルでかつディスプレイ配置方向信号 515が Hレベルとなる ため、メモリアクセス制御回路 517では表示用フォントアドレス 504に n— 1の値が加 算され、水平走査カウント値 516を 2倍した値が減算されることで、図 5 (a)に示すフォ ントデータの nライン目（水平走査カウント値では n— 1)のデータを読み出すための表 示用フォントアドレス 504が 1ライン目（水平走査カウント値では 0)に変換フォントアド レス 518として出力され、 1ライン目のデータを読み出すための表示用フォントァドレ ス 504が nライン目に変換フォントアドレス 518として出力される。
[0162] またデータ配列変換回路 513では表示用フォントデータ 507がそのまま変換フォン トデータ 514として出力され、 TV画面に表示されるので、図 5に示す画面表示と同じ 表示動作が行われる。図 9 (a)にそのときのフォントデータを示す。
[0163] 図 19 (a)に示すフォントデータの 1ライン目に読み出される最上位ビットのデータが 最下位ビットとして、 2ライン目に読み出される最上位ビットのデータがビット 1として、 そしてフォントデータが縦 mドットであるときの mライン目に読み出される最上位ビット のデータが最上位ビットとして読み出され、表示される。
[0164] 図 9(b)はそのときの TV画面を、通常に配置されている方向力 見た状態を表して いる。これを左方向に 90度回転させると図 9(c)に示す状態となる。これは、図 19 (a) に示すフォントデータを、画面を 90度左方向に回転させても、正立で表示できること を示している。
[0165] このように、本実施の形態 2によれば、メモリセルアレイを構成するメモリセルからの 読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一ァ ドレスのメモリセルを読み出す力 1つのメモリセルアレイの同一行を構成する全ての アドレスのメモリセルを読み出すかを制御する表示動作コントロール回路を設けるよう にしたので、画面を横長で設置するか、これを 90度回転させて縦長で設置するかの いずれの状態においても、同一内容を記録したフォントデータのみを用いて、どちら の状態においてもフォントを正立の状態で表示できるメモリ応用装置が得られる効果 がある。
[0166] (実施の形態 3)
本発明の実施の形態 3に係るメモリ装置について図を用いて説明する。 図 10は、本発明の実施の形態 3に係るメモリ装置の概略構成を示すブロック図であ る。
図 10において、図 1と同一の符号は同一または相当するものを示す。 1 , 1 , 1 , 1
0 1 2 はメモリセルアレイ 0，メモリセルアレイ 1，メモリセルアレイ 2，メモリセルアレイ 3で、い
3
ずれも情報データのビット 0に対応する。
[0167] なお、図示していないが、同様のメモリセルアレイ 0,メモリセルアレイ 1,メモリセル アレイ 2,メモリセルアレイ 3からなるメモリセルアレイ群力 ビット 1ないしビット n— 1に 対応してそれぞれ設けられて!/ヽる。
[0168] 2 , ···, 2 はワード選択信号、 0 , ···, 0 、 1 , ···, 1 、2 , ···, 2
0 m-1 00 m-ln-1 00 m— In— 1 00 m-ln-
、3 , ···, 3 はメモリセル、 4 , ···, 4 はデータ出力、 131はデータ配列切替
1 00 m-ln-1 0 n-1
信号である。
[0169] これらは情報データのビット 0に対応するもののみを示した力 メモリセルアレイと同 様、ビット 1ないしビット n—1に対応するものが存在し、ビット 0と同様の接続関係によ り接続されている。また、ワードデコーダとカラムデコーダは図示を省略している。
[0170] 以下では、図 10の構成をビット 0に限って説明する。
3 , · · · , 3 は、メモリ装置に入力されるアドレス入力の下位アドレスのうち、最下位
0 n-1
2ビットのアドレス入力以外で指定されるメモリ空間を選択するカラム選択信号である [0171] また、 34 , 34 , 34 , 34は、メモリ装置に入力されるアドレス入力の下位アドレスの
0 1 2 3
うち、最下位 2ビットで指定されるメモリ空間を選択するカラム選択信号で、最下位メ モリアドレスが 0番地はカラム選択信号 4が該当し、以下同様に 1番地はカラム選択
0
信号 4、 2番地はカラム選択信号 4、 3番地はカラム選択信号 4がそれぞれ該当する
1 2 3
[0172] 20はメモリセル 0 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
0 00
持ちかつ 2入力 ANDゲート 50 0の出力により出力 Z非出力を制御できるバッファ回 路である。
[0173] 20はメモリセル 0 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
1 01
持ち、かつマルチプレクサ 30の出力、データ配列切替信号 131およびその反転信
1
号により出力 z非出力を制御できるバッファ回路である。
[0174] 20 はメモリセル 0 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能 n-1 On-1
を持ち、かつマルチプレクサ 30 の出力、データ配列切替信号 131およびその反転 n-1
信号により出力 Z非出力を制御できるバッファ回路である。
[0175] 以上はメモリセルアレイ 1の読み出し制御を行う構成を示すものである力 他のメモ
0
リセルアレイ 1ないし 1に関しても同様の構成を有する。
1 3
[0176] 即ち、 21はメモリセル 1 と同じカラムのメモリセルの出力を増幅するセンスアンプ
0 00
機能を持ちかつ 2入力 ANDゲート 51の出力により出力 Z非出力を制御できるバッ
0
ファ回路である。
[0177] 21はメモリセル 1 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
1 01
持ち、かつマルチプレクサ 31の出力、データ配列切替信号 131、およびその反転
1
信号により出力 Z非出力を制御できるバッファ回路である。 [0178] 21 はメモリセル 1 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能 n-1 On-1
を持ち、かつマルチプレクサ 31 の出力、データ配列切替信号 131およびその反転
n-1
信号 (インバータ 132による）により出力 Z非出力を制御できるバッファ回路である。
[0179] 22はメモリセル 2 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
0 00
持ち、かつ 2入力 ANDゲート 52の出力により出力
0 Z非出力を制御できるノ ッファ回 路である。
[0180] 22はメモリセル 2 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
1 01
持ち、かつマルチプレクサ 32の出力、データ配列切替信号 131およびその反転信
1
号により出力 z非出力を制御できるバッファ回路である。
[0181] 22 はメモリセル 2 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能
n-1 On-1
を持ち、かつマルチプレクサ 32 の出力、データ配列切替信号 131およびその反転
n-1
信号により出力 Z非出力を制御できるバッファ回路である。
[0182] 23はメモリセル 3 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
0 00
持ちかつ 2入力 ANDゲート 53の
0 出力により出力 Z非出力を制御できるバッファ回 路である。
[0183] 23はメモリセル 3 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能を
1 01
持ち、かつマルチプレクサ 33の出力、データ配列切替信号 131およびその反転信
1
号により出力 z非出力を制御できるバッファ回路である。
[0184] 23 はメモリセル 3 と同じカラムのメモリセルの出力を増幅するセンスアンプ機能
n-1 On-1
を持ち、かつマルチプレクサ 33 の出力、データ配列切替信号 131およびその反転
n-1
信号により出力 Z非出力を制御できるバッファ回路である。
[0185] マルチプレクサ 30はデータ配列切替信号 131により選択制御され、データ配列切
1
替信号 131が Lレベルのときは 2入力 ANDゲート 50の出力を、 Hレベルのときは 2
1
入力 ANDゲート 50の出力を、それぞれ出力する。
0
[0186] 同様に、マルチプレクサ 30 はデータ配列切替信号 131により選択制御され、デ
n-1
ータ配列切替信号 131が Lレベルのときは 2入力 ANDゲート 50 の出力を、 Hレべ
n-1
ルのときは 2入力 ANDゲート 50の出力を、それぞれ出力する。
0
[0187] 以上はメモリセルアレイ 1の読み出し制御を行う構成を示すものである力 他のメモ リセルアレイ 1ないし 1に関しても同様の構成を有する。
1 3
[0188] 即ち、マルチプレクサ 31はデータ配列切替信号 131により選択制御され、データ
1
配列切替信号 131が Lレベルのときは 2入力 ANDゲート 51の出力を、 Hレベルのと
1
きは 2入力 ANDゲート 51の出力を、それぞれ出力する。
0
[0189] マルチプレクサ 31 はデータ配列切替信号 131により選択制御され、データ配列
n-1
切替信号 131が Lレベルのときは 2入力 ANDゲート 51 の出力を、 Hレベルのとき
n-l
は 2入力 ANDゲート 51の出力を、それぞれ出力する。
0
[0190] マルチプレクサ 32はデータ配列切替信号 131により選択制御され、データ配列切
1
替信号 131が Lレベルのときは 2入力 ANDゲート 52の出力を、 Hレベルのときは 2
1
入力 ANDゲート 52の出力を、それぞれ出力する。
0
[0191] マルチプレクサ 32 はデータ配列切替信号 131により選択制御され、データ配列
n-l
切替信号 131が Lレベルのときは 2入力 ANDゲート 52 の出力を、 Hレベルのとき
n-l
は 2入力 ANDゲート 52の出力を、それぞれ出力する。
0
[0192] マルチプレクサ 33はデータ配列切替信号 131により選択制御され、データ配列切
1
替信号 131が Lレベルのときは 2入力 ANDゲート 53の出力を、 Hレベルのときは 2
1
入力 ANDゲート 53の出力を、それぞれ出力する。
0
[0193] マルチプレクサ 33 はデータ配列切替信号 131により選択制御され、データ配列
n-l
切替信号 131が Lレベルのときは 2入力 ANDゲート 53 の出力を、 Hレベルのとき
n-l
は 2入力 ANDゲート 53の出力を、それぞれ出力する。
0
[0194] 2入力 ANDゲート 50はカラム選択信号 3， 34が入力され、 2入力 ANDゲート 50
0 0 0 n はカラム選択信号 3 , 34が入力され、 2入力 ANDゲート 51はカラム選択信号 3
- 1 n-l 0 0 0
， 34が入力され、 2入力 ANDゲート 51 はカラム選択信号 3 ， 34が入力される。
1 n-l n-l 1
[0195] また、 2入力 ANDゲート 52はカラム選択信号 3， 34が入力され、 2入力 ANDゲ
0 0 2
ート 52 はカラム選択信号 3 , 34が入力され、 2入力 ANDゲート 53はカラム選択 n-l n-l 2 0 信号 3 , 34が入力され、 2入力 ANDゲート 53 はカラム選択信号 3 , 34が入力
0 3 n-l n-l 3 される。
[0196] また、データ配列切替出力部 101は、図 1におけるデータ配列切替出力部 101と 同様に、バッファ回路 20 , · · · , 2i、バッファ回路 20 , · · · , 20 、 21 , 21 (図示せ
0 i 1 n-l 0 2 ず）， ·'·， 21 、 ···、 2η— 1 , ···, 2η— 1 、マルチプレクサ 30 , ···, 30 , 31 η-1 0 η-2 1 η-1 0
, 31 (図示せず）， ···， 31 、 ···、 3η— 1 , ···, 3η— 1 、および 2入力アンドゲ
2 η-1 0 η-2
ート 50， ···， 53 からなる。
0 n-l
[0197] このデータ配列切替出力部 101は、データ配列切替信号 131に応じて、 0番目のメ モリセルアレイ群を構成するメモリセルアレイ 1ないし 1力 の 1ビットずつの 1ビットの
0 3
データ、あるいは 0番目のメモリセルアレイ群の中の 1つのメモリセルアレイ、例えばメ モリセルアレイ 1の同一ワードに属するメモリセル、例えば 0 ないし 0 力らの 1ビット
0 00 On- 1
ずつの nビットのデータ、のいずれかをデータ配列切替信号 131に応じてデータ出力 線 4ないし 4 に切替出力する。
0 n-l
[0198] さらに、メモリセルアレイ選択部 104は、データ配列切替出力部 201および 2入力ァ ンドゲート 50ないし 53 からなり、前記 0番目のメモリセルアレイ群の中のメモリセル
0 n-l
アレイ 1ないし 1のいずれか 1つを選択する。
0 3
[0199] ここで、メモリアドレス 0番地の読み出しアクセスを行う時の動作を例にとり、説明す る。
メモリブロック 100のワード選択信号 2とカラム選択信号 3 , 34に Hレベルが入力
0 0 0
され、その他のワード選択信号 2 , ···, 2 およびカラム選択信号 3 , ···, 3 およ
1 m - 1 1 n-l び 34， 34， 34に Lレベルが入力されると、その時データ配列切替信号 131が Lレ
1 2 3
ベルであれば、ノ ッファ回路 20はメモリセル 0 の出力をデータ出力 4に出力し、ノ
0 00 0
ッファ回路 20， ···， 20 、21， ···， 21 、22， ···， 22 、23， ···， 23 は非
1 n-l 0 n-l 0 n-l 0 n-l 出力となる。
[0200] 情報データのビット 1からビット n— 1に対応するメモリセルアレイに対してもそれぞれ 同様の動作を行うことで、データ出力 4 , · · ·4 にはメモリアドレス 0番地の情報デー
0 n-l
タを読み出すことができる。
[0201] また、メモリアドレス 0番地の読み出しアクセスを行う時、データ配列切替信号 131 が Hレベルであれば、バッファ回路 20 , ···, 20 はメモリセル 0 , ···, 0 の出力
0 n-l 00 On - 1 をデータ出力 4 , ···, 4 にそれぞれ出力し、ノ ッファ回路 21 , ···, 21 、 22 , · ·
0 n-l 0 n-l 0
·, 22 、 23 , ···, 23 は非出力となる。
n-l 0 n-l
[0202] また、メモリアドレス 1番地の読み出しアクセスを行う時はバッファ回路 21 , ···, 21 はメモリセル 1 , · · · , 1 の出力を、メモリアドレス 2番地の読み出しアクセスを行う
-1 00 On-1
時はバッファ回路 22， · · ·， 22 はメモリセル 2 ， · · ·， 2 の出力を、メモリアドレス
0 n-l 00 On-1
3番地の読み出しアクセスを行う時はバッファ回路 23， · · ·， 23 はメモリセル 3 ， · ·
0 n-l 00
· , 3 の出力を、それぞれデータ出力 4 , · · · , 4 に出力することができる。
On-1 0 n-l
[0203] これにより、図 22に示すような、ひとつの情報データが複数のメモリアドレスに格納 され、論理アドレス空間において行方向および列方向だけでなぐ深さ方向の論理ァ ドレス空間をアクセスする必要がある場合、情報データ単位で所定のデータビットの みを深さ方向に読み出すことが可能となる。
[0204] このように、本実施の形態 3によれば、複数のメモリアドレスに格納される情報デー タを記憶するメモリセルアレイからの読み出しを行う際に、データ配列切替信号の値 に応じて各メモリセルアレイの同一アドレスのメモリセルを読み出す力、 1つのメモリセ ルアレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御可能な ように、メモリ装置を構成したので、複数のメモリアドレスに格納される情報データを記 憶するメモリセルアレイ力 の読み出しを行う際に、論理アドレス空間において行方 向および列方向だけでなぐ深さ方向の論理アドレス空間をアクセスする必要がある 場合にお 、ても、情報データ単位で所定のデータビットのみを深さ方向に読み出す ことが可能となり、情報データ単位の所定のデータビットのみを読み出す冗長なデー タを格納するためのメモリ面積を削減できる効果がある。
[0205] (実施の形態 4)
次に、図 11は、本発明の実施の形態 4に係るメモリ応用装置について説明する。 図 11は、本実施の形態 4に係るメモリ応用装置としての表示制御装置におけるメモ リアクセス制御回路の概略構成を示すブロック図で、表示制御装置の構成図は図 6と 同じである。また、表示用フォント ROM506は本発明の実施の形態 3に係るメモリ装 置と同様の構成をもつものである。
[0206] ここで、フォントデータの 1ドットが 4ビットデータにて表示される時、図 11において、 メモリアクセス制御回路 517に入力された表示用フォントアドレス 504には、図 21 (a) に示すフォントデータの縦ドット数に応じて加算器 1000にて 4 X (n— 1)の値が加算 され、水平走査カウント値 516を乗算器 1001で 8倍した値を減算器 602で減算した 後、その結果がセレクタ 603に入力される。
[0207] セレクタ 603は、ディスプレイ配置信号 505が Hレベルでかつディスプレイ配置方向 信号 515が Hレベルとなったことを 2入力アンドゲート 604が検出したときのみ減算結 果を変換フォントアドレス 518として出力する。それ以外の時には表示用フォントアド レス 504をそのまま変換フォントアドレス 518として出力する。
従って、画面を左方向に 90度回転させて縦長に配置した場合は、上述の 4 X (n- 1 )の値が加算され、水平走査カウント値 516を乗算器 1001で 8倍した値を減算する 演算を行った結果を、変換フォントアドレス 518として出力することができる。
[0208] 図 12 (a)に、ディスプレイ 512が右方向に 90度回転されて縦方向に配置されるとき のフォントデータを示す。図 12 (a)に示すフォントデータの 1ライン目に、図 21 (a)の フォントデータのレイヤー 0からレイヤー 3の最下位データが連続したメモリアドレスで 読み出され、またデータ配列変換回路 513でデータ配列の並び順が最上位力 最 下位までが反転されるので、図 21 (a)のフォントデータのレイヤー 0の 1ライン目に読 み出される最下位ビットのデータが最上位ビットとして、そしてフォントデータが縦 mド ットであるときのレイヤー 0の mライン目に読み出される最下位ビットのデータが最下 位ビットとして一度に読み出される。
[0209] 同様にレイヤー 1,レイヤー 2,レイヤー 3の分のフォントデータが読み出され、図 12
(a)のフォントデータの 1ライン目として表示される。図 12 (b)はそのときの TV画面が 、通常に配置されている方向から見た状態を表しており、これを右方向に 90度回転 させると図 12 (c)に示す状態となり、階調色の色表現を持つフォントデータの表示が 実現される。
[0210] このように、本実施の形態 4によれば、レイヤーとなったデータを記憶するメモリセル アレイを構成するメモリセル力もの読み出しを行う際に、データ配列切替信号の値に 応じて各メモリセルアレイの同一アドレスのメモリセルを読み出す力 1つのメモリセル アレイの同一行を構成する全てのアドレスのメモリセルを読み出すかを制御する表示 動作コントロール回路を設けるようにしたので、フォントデータの 1ドットが複数ビットデ ータにて構成されるような、階調色の色表現を持つフォントデータを、 TV画面を 90度 回転させた用途で表示するときでも、それぞれの回転状態のフォントデータを準備す ることなぐさらに表示用フォント ROMの面積を削減できるメモリ応用装置が得られる 効果がある。
[0211] (実施の形態 5)
本発明の実施の形態 5に係るメモリ装置について図を用いて説明する。図 13は、 本発明の実施の形態 5に係るメモリ装置の概略構成を示すブロック図である。
図 13において、図 1と同一符号は同一のものを示す。 100はメモリブロック、 1はメ
0 モリセルアレイ、 2 , ···, 2 はワード選択信号、 3 , ···, 3 はカラム選択信号、 0
0 m-1 0 n-1 00
, ···, 0 はメモリセル、 20 , · · ·, 20 はバッファ回路、 131はデータ配列切替 m— In— 1 0 n— 1
信号、 132はインバータ、 30， · · ·， 30 はマルチプレクサであり、いずれも情報デ
1 n-l
ータのビット 0に対応する。
[0212] 図示していないが、ビット 1ないしビット n—1に関して同様のメモリセルアレイ 1ない
1 し 1 が存在し、ビット 0と同様の接続関係により接続されている。また、ワードデコー n-l
ダとカラムデコーダは図示を省略している。
[0213] 以下では、図 13の構成をビット 0のみに関して説明する。
41 , ···, 41 はデータ入出力、 40 , ···, 40 はメモリセル 0 , ···, 0 にデー
0 n-l 0 n-l 00 On-1 タ入出力 41， ···， 41 の信号を書き込むための入力バッファ、 133はメモリセル 0
0 n-l 00
, ···, 0 にデータ入出力 41 , ···, 41 の信号を書き込むときに Hレベルとなる書
On-1 0 n-l
き込み許可信号、 50 bは書き込み許可信号 133とカラム選択信号 3とを入力とする
0 0
2入力 ANDゲート、 50 aは書き込み許可信号 133を負論理で入力するとともにカラ
0
ム選択信号 3を入力とする 2入力 ANDゲート、 50 bは書き込み許可信号 133とマル
0 1
チプレクサ 30の出力を入力とする 2入力 ANDゲート、 50 aは書き込み許可信号 13
1 1
3を負論理で入力するとともにマルチプレクサ 30の出力を入力とする 2入力 ANDゲ
1
ート、 50 bは書き込み許可信号 133とマルチプレクサ 30 の出力を入力とする 2入 n-l n~l
力 ANDゲート、 50 aは書き込み許可信号 133を負論理で入力するとともにマルチ
n-l
プレクサ 30 の出力を入力とする 2入力 ANDゲートである。
n-l
[0214] 入力バッファ 40， ···, 40 には、 2入力 ANDゲート 50 b， ···， 50 bの出力が
0 n-l 0 n-l
制御信号として接続され、 2入力 ANDゲート 50 b， ···, 50 bの出力が Hレベルの
0 n-l
時にはメモリセル 0 , ···, 0 にデータ入出力 41 , ···, 41 の信号の書き込みが 許可状態になり、 Lレベルの時には禁止される。また、ノッファ回路 20 , · · · , 20 に
0 n-1 は 2入力 ANDゲート 50 a, · · · , 50 aの出力が制御信号として接続され、書き込み
0 n-1
許可信号 133が Hレベルの時には非出力に制御される。
[0215] また、データ配列切替出力部 101は、図 1における配列切替出力部 101と同様の 構成および動作を行う。
[0216] データ書込部 105は、バッファ回路 40ないし 40 力 なり、メモリセルアレイ 1を構
0 n-1 0 成するメモリセル 0 ないし 0 にカラム単位で、データ入出力 41ないし 41 から
00 m-ln-1 0 n-1 データを書き込む。
[0217] 書込読出制御部 106は、 2入力アンドゲート 50 aないし 50 aおよび 50 bないし 50
0 n-1 0 bからなり、書き込み許可信号 133に応じてデータ配列切替出力部 101とデータ書 n-1
込部 105のいずれか一方を動作させる。
[0218] 以上のように構成されるメモリブロック 100は、実施の形態 1によるメモリブロックと同 様の読み出し動作の他に、メモリセルにデータを書き込む動作を行うことが可能であ る。
[0219] 即ち、メモリブロック 100において、ワード選択信号 2とカラム選択信号 3に Hレべ
0 0 ルが入力され、その他のワード選択信号 2な 、し 2 およびカラム選択信号 3な 、し
1 m-1 1
3 に Lレベルが入力されると、その時データ配列切替信号 133が Lレベルでかつ書 n-1
き込み許可信号 131が Hレベルであれば、 2入力 ANDゲート 50 bの出力は Hレべ
0
ルとなり、その他の 2入力 ANDゲート 50 b， · · · , 50 bの出力は Lレベルとなるため
1 n-1
、データ入出力 41の信号力 Sメモリセル 0 のみに書き込まれる。
0 00
[0220] 同様に情報データのビット 1からビット n— 1に対応するメモリセルアレイも同じ動作 をすることで、データ入出力 41 , · · · , 41 より nビット情報データを書き込むことが
0 n-1
できる。
[0221] 以下同様に次のメモリアドレスの時にはワード選択信号 2とカラム選択信号 3に H
0 1 レベルが入力され、その他のワード選択信号 2 , · · · , 2 およびカラム選択信号 3 ,
1 m-1 0
3， · · ·， 3 に Lレベルが入力され、同様にデータ配列切替信号 133が Lレベルでか
2 n-1
つ書き込み許可信号 131が Hレベルであれば、データ入出力 41の信号がメモリセ
1
ル 0 のみに書き込まれる。 [0222] 次にワード選択信号 2とカラム選択信号 3、データ配列切替信号 133に Hレベル
0 0
が入力され、書き込み許可信号 131が Lレベルであれば、本発明の実施の形態 1に 係るメモリ装置と同様にメモリセル 0 , · · · , 0 の出力をデータ入出力 41 , · · · , 41
00 On-1 0
に nビットの情報データとして読み出すことが可能となる。
n-1
[0223] このように、本実施の形態 5によれば、メモリセルアレイを構成するメモリセルからの 読み出しを行う際に、データ配列切替信号の値に応じて各メモリセルアレイの同一ァ ドレスのメモリセルを読み出す力 1つのメモリセルアレイの同一行を構成する全ての アドレスのメモリセルを読み出すかを制御可能なように、書き換え可能なメモリ装置を 構成したので、同一の書き換え可能なメモリ装置力も各メモリセルアレイの同一アドレ スのメモリセルを読み出す力、 1つのメモリセルアレイの同一行を構成する全てのアド レスのメモリセルを読み出すかの 2つの異なった読み出しを行うことが可能であり、こ れら 2つの読み出し方に対応する別個のメモリ装置を用意する必要がなぐメモリ容 量や面積の削減が可能となる。
[0224] (実施の形態 6)
次に、図 14は、本発明の実施の形態 6に係るメモリ応用装置について説明する。 図 14は、本発明の実施の形態 6に係るメモリ応用装置の送受信システムにおける 概略構成を示すブロック図である。
図 14に示す送受信システムにお!ヽて、 1300ίま送信器、 1301ίまプロセッサ、 1303 は送信回路、 1304は伝送路、 1305は受信器、 1306は受信回路、 1307はプロセッ サであり、図 23に示す送信器 2100、プロセッサ 2101、送信回路 2104、伝送路 210 5、受信器 2106、受信回路 2107、プロセッサ 2108と同じである。
[0225] 1309は送信データを伝送するためのインターリーブ処理を行う際にプロセッサ 13 01が Ηレベルを出力し、それ以外のときは Lレベルとなるインターリーブ制御信号、 1 310は伝送データのディンターリーブ処理を行う際にプロセッサ 1307が Ηレベルを 出力し、それ以外のときは Lレベルとなるディンターリーブ制御信号である。
[0226] 1302, 1308は本発明の実施の形態 5に係るメモリ装置と同様の構成をもつ送信 データ格納 RAMおよび受信データ格納 RAMで、図 13のデータ配列切替信号 131 にはインターリーブ制御信号 1309およびディンターリーブ制御信号 1310が接続さ れている。
[0227] 以上のように構成される送受信システムにおいて、送信器 1300から送信データを 伝送する場合には、プロセッサ 1301はあら力じめ送信データを送信データ格納 RA M1302に格納しておき、送信データを読み出す際にインターリーブ制御信号 1309 を Hレベルにする。
[0228] このとき、送信データ格納 RAM1302は、図 13のメモリ装置の構成をインターリー ブ方式に対応するために、伝送データが nビット周期でインターリーブ処理される場 合はメモリセルアレイ 1内のメモリセル 1201の数が nとなる構成にしておけば、図 24 (
0
a)に示すような送信データは送信データ格納 RAM1302から読み出しただけで図 2 4 (b)のようなインターリーブされた伝送データとなり、送信回路 1303へデータを引き 渡す処理のみ行う。
[0229] そして、受信器 1305にて伝送データを受信する場合には、プロセッサ 1307は伝 送データを受信回路 1306から入力し、受信データ格納 RAM 1308に格納しておき 、伝送データを読み出す際にディンターリーブ制御信号 1310を Hレベルにする。
[0230] このとき、受信データ格納 RAM1308はインターリーブ方式に対応した送信データ 格納 RAM1302と同じものを用いると、図 24 (b)のようなインターリーブされた伝送デ ータは受信データ格納 RAM1308から読み出しただけで図 24 (a)に示す送信デー タと同じデータを受信データとして読み出すことが可能となる。
[0231] また、図 15 (a)に送信器 1300におけるプロセッサ 1301での命令ステップを、図 15
(b)に受信器 1308におけるプロセッサ 1307での命令ステップをフローチャートにて 示す。
[0232] いずれも 3または 4命令ステップを、全伝送データ数を送信データ格納 RAM 1302 または受信データ格納 RAM1308で一度に読み出せるデータビット数で除した回数 分繰り返せばよいので数 10ステップの演算処理回数で送受信処理を実行することが 可能となる。
[0233] このように、本実施の形態 6によれば、送信器の送信データ格納 RAMおよび受信 器の受信データ格納 RAMを、実施の形態 5のメモリ装置を使用して構成するように したので、インターリーブ処理のための専用メモリや、インターリーブされたデータを 格納するメモリ領域、ディンターリーブ処理のための専用メモリや、ディンターリーブ されたデータを格納するメモリ領域が不要となるため、送受信システムを構成するメモ リ面積を削減できる効果がある。
[0234] (実施の形態 7)
次に、図 16は、本発明の実施の形態 7に係るメモリ応用装置について説明する。 図 16 (a)は、本発明の実施の形態 7に係るメモリ応用装置における第 1の CPUを用 いたプロセッサシステムにおける概略構成を示すブロック図である。
図 16 (a)に示す CPUを用いたプロセッサシステムにおいて、 1500は CPU、 1501 はアドレスバスで、図 26の従来の CPUを用いたプロセッサシステムの CPU2400、ァ ドレスバス 2401と同じものである。
[0235] 1502はアドレスバス 1501の上位アドレス信号で、 1503は本発明の実施の形態 1 に係るメモリ装置の構成をもつプログラムメモリで、図 1のデータ配列切替信号 131に は上位アドレス信号 1502が接続されている。
[0236] CPU1500は、プログラムを実行するために、アドレスバス 1501をプログラムメモリ 1
503に入力し、該当するメモリ空間に格納されている命令コードを読み出す。また、 すでにプログラムまたはデータテーブルが格納されているメモリ空間内で、命令コー ドとして使用されな ヽデータビットに、異なる種類のプログラムの命令コードを複数メ モリアドレスにわたって分割して配置する。
[0237] CPU1500は、異なる種類のプログラムを実行するために、上位アドレス信号 1502 により割り当てられるメモリ空間に対して命令コードの読み出しを行う。その時、すで にプログラムまたはデータテーブルが格納されているメモリ空間内の所定のデータビ ットのみが CPU1500に読み出され、異なる種類のプログラムが実行されることで、同 じメモリ領域を用いて複数の異なるプログラムを実行できるのでプログラムメモリ 1503 のメモリサイズ削減が可能となる。
[0238] また、図 16 (b)は、本実施の形態 7に係るメモリ応用装置における第 1,第 2の CPU を用いたプロセッサシステムにおける概略構成を示すブロック図である。
図 16 (b)に示す CPUを用いたプロセッサシステムにおいて、 1506、 1507は CPU 、 1508, 1509ίまアドレスノ ス、 1511ίまプログラムメモリで、図 16 (a)の CPUを用!/、 たプロセッサシステムの CPU1500、アドレスバス 1501、プログラムメモリ 1503と同じ ものである。
1504は CPU 1506のシステムクロック、 1505はシステムクロック 1504の反転信号 で CPU1507のシステムクロックとなり、 CPU1506と CPU1507は互いにシステムク ロックの半相分異なるタイミングで動作する。
1510はシステムクロック 1505を選択信号としてアドレスバス 1508, 1509のいずれ かを選択し、プログラムメモリ 1511に出力するセレクタ、また、システムクロック 1505 は図 1のデータ配列切替信号 131に接続されて!、る。プログラムメモリ 1511には図 1 6 (a)と同様に、メモリ空間に格納されたプログラムと、同じメモリ空間の所定のデータ ビットに、異なる種類のプログラムの命令コードを複数メモリアドレスにわたって分割し て配置する。
[0239] 以上のように構成される CPUを用いたプロセッサシステムにおいて、システムクロッ ク 1504力 ¾iレベルの時、 CPU1506が出力するアドレスバス 1508がプログラムメモリ 1511に入力され、その時図 1のデータ配列切替信号 131には Lレベルが入力されて いるので、メモリ空間に格納されたプログラムが読み出されて実行される。
[0240] システムクロック 1504力 レベルの時、 CPU1507が出力するアドレスバス 1509が プログラムメモリ 1511に入力され、その時図 1のデータ配列切替信号 131には Hレ ベルが入力されて 、るので、複数メモリアドレスの所定のデータビットに分割して配置 された異なる種類のプログラムの命令コードが読み出され実行されるので、マルチプ 口セッサシステムにおいても、一つのプログラムメモリの同じメモリ領域を用いて複数 の異なるプログラムを実行できるのでプログラムメモリ 1511のメモリサイズ削減が可能 となる。
[0241] このように、本実施の形態 7によれば、互いに位相が反転した 2つのシステムクロック で動作する 2つの CPUがそれぞれ出力するアドレスをアプリケーションメモリに切り替 えて入力するようにしたので、一つのプログラムメモリの同じメモリ領域を用いて複数 の異なるプログラムを実行できるのでプログラムメモリのメモリサイズ削減が可能となる
[0242] なお、上記実施 1, 3, 4の形態では、画面を時計方向に回転させるようにしたが、反 時計方向に回転させる場合であってもよ 、。
[0243] また、上記各実施の形態では、 1枚の画面を回転させる場合について示したが、縦 方向あるいは横方向、さらにはその両方に複数のディスプレイを増設した場合であつ てもよく、同様の効果が得られる。
[0244] さら〖こ、上記実施の形態 1, 3, 5では、メモリセルアレイを構成する各メモリセルが 1 ビットを記憶するものとしたが、複数ビットを記憶するものとしてもよぐ同様の効果が 得られる。
[0245] また、上記実施の形態 3のメモリ装置を、実施の形態 5のメモリ装置と同様、読み書 き可能としてもよぐ同様の効果が得られる。
産業上の利用可能性
[0246] 以上のように、本発明は、所定のメモリアドレスにアクセスすることで複数のメモリア ドレスに格納されている所定のビットデータをメモリ装置力 のデータ出力として読み 出したり、データの配列を並び替えて読み出すことで、冗長なデータの削減や、メモ リ領域の有効活用により、メモリの容量を削減することができ、有用である。

Claims

請求の範囲
[1] それぞれ 1ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥ 2を満たす整数）アレイ状に配列してなるメモリセルアレイを n個有し、該 n個のメモリセルアレイはその i番目（iは 0≤i≤n— 1を満たす整数）のメ モリセルアレイに、 nビットからなるデータの i番目のビットのデータを記憶するように割 り当てられたメモリ回路と、
前記 n個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するヮー ドデコーダと、
前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に選択するカラム デコーダと、
前記 nビットからなるデータの 0番目のビットな!/、し n— 1番目のビットを記憶するメモ リセルアレイからの 1ビットずつの nビットのデータ、あるいは該 0番目のビットないし n 1番目のビットのいずれ力 1つのビットを記憶するメモリセルアレイの同一ワードから の nビットのデータ、の 、ずれかをデータ配列切替信号に応じて n本のデータ出力線 に切替出力するデータ配列切替出力部とを備えた、
ことを特徴とするメモリ装置。
[2] 請求項 1に記載のメモリ装置において、
前記データ配列切替出力部は、
前記ビット 0な!、しビット n— 1の各メモリセルアレイに対し、
前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数） のいずれかを前記データ配列切替信号に応じて出力する第 jのマルチプレクサ回路 と、
前記ビット iのメモリセルアレイの第 i番目のカラム線の出力を第 i番目のデータ出力 線に出力する力否かを前記カラムデコーダの第 i番目の出力に応じて制御可能な第 i のバッファ回路と、
前記ビット iのメモリセルアレイの第 j番目のカラム線の出力を出力する力否かを前記 第 jのマルチプレクサの出力に応じて制御可能であり、該第 j番目のカラム線の出力を 前記第 i番目および第 j番目のいずれのデータ出力線に出力するかを前記データ配 列切替信号に応じて切り替え可能な第 jのバッファ回路とをそれぞれ有する、 ことを特徴とするメモリ装置。
[3] 請求項 2に記載のメモリ装置において、
前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに 前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコーダの 第 j番目の出力をそれぞれ選択し、
前記第 jのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第 j 番目のデータ線に、ノンアクティブのときに前記第 i番目のデータ線に、前記第 j番目 のカラム線の出力をそれぞれ出力する、
ことを特徴とするメモリ装置。
[4] 請求項 1に記載のメモリ装置力 なり、縦 mドット、横 nドットの複数ドットからなる表示 データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されている 時に有効状態となるディスプレイ配置信号が前記データ配列切替信号に接続され、 前記表示用フォントアドレスおよび前記ディスプレイ配置信号に対応する表示用フォ ントデータを出力する表示用フォント ROMと、
外部力 入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動 作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回 路と、前記表示用フォントデータを入力し、前記ディスプレイ配置信号が無効であれ ば前記表示用フォントデータを、前記ディスプレイ配置信号が有効であれば前記表 示用フォントデータのデータ配列の並び順を最上位力 最下位まで反転させたデー タを、変換フォントデータとして出力するデータ配列変換回路と、前記変換フォントデ ータを、前記表示動作コントロール回路を介して表示データとして入力して、シフト出 力する表示データシフトレジスタと、を有する表示制御装置とを備えた、
ことを特徴とするメモリ応用装置。
[5] 請求項 4に記載のメモリ応用装置において、
前記表示動作コントロール回路が生成する、ディスプレイの配置方向が左方向に 9 0度回転させて縦方向に配置されて 、る時に有効状態となるディスプレイ配置方向 信号と、フォントデータの 1ライン目の水平走査が開始される時にリセットされ、 nライン 目の水平走査が完了した時点でカウントが停止する水平走査カウント値と、前記表示 用フォントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置 信号またはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォント アドレスを、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方 が有効であれば、前記表示用フォントアドレスに n— 1を加算し、その結果から前記水 平走査カウント値を 2倍した値を減算した値を、変換フォントアドレスとして出力するメ モリアクセス制御回路を、さらに備え、
前記表示用フォント ROMは、前記ディスプレイ配置信号が前記データ配列切替信 号に接続され、前記変換フォントアドレスおよび前記ディスプレイ配置信号に対応す る前記表示用フォントデータを出力し、
前記表示制御装置は、前記表示用フォントデータを入力し、前記ディスプレイ配置 信号が無効か、または前記ディスプレイ配置方向信号が有効であれば前記表示用フ オントデータを、前記ディスプレイ配置信号が有効でかつ前記ディスプレイ配置方向 信号が無効であれば前記表示用フォントデータのデータ配列の並び順を最上位から 最下位まで反転させたデータを、変換フォントデータとして出力する、
ことを特徴とするメモリ応用装置。
それぞれ 1ビットのデータを記憶可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥ 2を満たす整数）アレイ状に配列してなるメモリセルアレイを n X 1個（1は n≥l≥ 2を満たす整数)個有し、該 n X 1個のメモリセルアレイはそれぞれ 1 個のメモリセルアレイ力もなるメモリセルアレイ群の i番目（iは 0≤i≤l— 1を満たす整 数）のメモリセルアレイ群に、 nビットからなるデータの i番目のビットのデータを記憶す るように割り当てられたメモリ回路と、
前記 n X I個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するヮ ードデコーダと、
前記 n X I個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に選択する力 ラムデコーダと、
前記 i番目のメモリセルアレイ群の 0番目な!、し 1 1番目のメモリセルアレイからの 1 ビットずつの 1ビットのデータ、ある 、は該 i番目のメモリセルアレイ群の第 0番目な!、し n— 1番目のいずれか 1つのメモリセルアレイの同一ワードからの 1ビットずつの nビット のデータ、のいずれかをデータ配列切替信号に応じて n本のデータ出力線に切替出 力するデータ配列切替出力部と、
前記 i番目のメモリセルアレイ群の第 0番目な!、し第 n— 1番目の!、ずれか 1つのメ モリセルアレイを選択するメモリセルアレイ選択部とを備え、
前記メモリセルに格納するデータがアドレス空間において 1個のアドレスのデータに より構成される、
ことを特徴とするメモリ装置。
[7] 請求項 6に記載のメモリ装置において、
前記データ配列切替出力部は、
前記各メモリセルアレイ群を構成する 1個のメモリセルアレイごとに、
前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数） のいずれかを前記データ配列切替信号に応じて出力する第 jのマルチプレクサ回路 と、
前記ビット iのメモリセルアレイの第 i番目のカラム線の出力を第 i番目のデータ出力 線に出力する力否かを前記カラムデコーダの第 i番目の出力に応じて制御可能な第 i のバッファ回路と、
前記ビット iのメモリセルアレイの第 j番目のカラム線の出力を出力する力否かを前記 第 jのマルチプレクサの出力に応じて制御可能であり、該第 j番目のカラム線の出力を 前記第 i番目および第 j番目のいずれのデータ出力線に出力するかを前記データ配 列切替信号に応じて切り替え可能な第 jのバッファ回路とを、それぞれ有する、 ことを特徴とするメモリ装置。
[8] 請求項 6に記載のメモリ装置において、
前記メモリセルアレイ選択部は、
前記各メモリセルアレイ群を構成する 1個のメモリセルアレイごとに、
該 1個のメモリセルアレイの第 0番目な!、し第 1 1番目の 、ずれのメモリセルアレイ を選択するメモリセルアレイ選択信号および前記カラムデコーダ力 の n本の選択出 力に応じて、前記第 iのバッファ回路または前記第 jのマルチプレクサ回路のいずれか をアクティブにする論理回路を有する、
ことを特徴とするメモリ装置。
[9] 請求項 6に記載のメモリ装置において、
前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに 前記カラムデコーダの第 i番目の出力を、ノンアクティブのときに該カラムデコーダの 第 j番目の出力をそれぞれ選択し、
前記第 jのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第 j 番目のカラム線の出力を前記第 j番目のデータ線に、ノンアクティブのときに前記第 i 番目のデータ線に、それぞれ出力する、
ことを特徴とするメモリ装置。
[10] 請求項 6に記載のメモリ装置力 なり、縦 mドット、横 nドットの複数ドットからなる前記 表示データを格納し、表示用フォントアドレスと、ディスプレイが縦方向に配置されて いる時に有効状態となるディスプレイ配置信号とを入力とし、該データ配列切替信号 を前記ディスプレイ配置信号として用いて、前記表示用フォントアドレスおよび前記デ イスプレイ配置信号に応じた表示用フォントデータを出力する表示用フォント ROMと 外部力 入力する水平同期信号と垂直同期信号とに基づいて、画面上の表示動 作を制御するとともに前記表示用フォントアドレスを生成する表示動作コントロール回 路と、前記ディスプレイ配置方向信号と、前記水平走査カウント値と、前記表示用フォ ントアドレスおよび前記ディスプレイ配置信号を入力し、前記ディスプレイ配置信号ま たはディスプレイ配置方向信号の何れかが無効であれば前記表示用フォントアドレス を、前記ディスプレイ配置信号および前記ディスプレイ配置方向信号の両方が有効 であれば、前記表示用フォントアドレスに n—1の 1倍の値を加算し、その結果から前 記水平走査カウント値と 1を 2倍した値との乗算した結果を減算した値を変換フォント アドレスとして出力する前記メモリアクセス制御回路とを有する表示制御装置とを備え た、
ことを特徴とするメモリ応用装置。
[11] それぞれ 1ビットのデータを書き換え可能なメモリセルをカラム方向，ワード方向に m個， n個ずつ（m, nは m, n≥ 2を満たす整数)アレイ状に配列してなるメモリセルァ レイを n個有し、該 n個のメモリセルアレイはその i番目（iは 0≤i≤n— 1を満たす整数 )のメモリセルアレイに、 nビットからなるデータの i番目のビットのデータを記憶するよう に割り当てられたメモリ回路と、
前記 n個のメモリセルアレイのそれぞれ m本ずつのワード線を同時に選択するヮー ドデコーダと、
前記 n個のメモリセルアレイのそれぞれ n本ずつのカラム線を同時に選択するカラム デコーダと、
前記 nビットからなるデータの 0番目のビットな!/、し n— 1番目のビットを記憶するメモ リセルアレイからの 1ビットずつの nビットのデータ、あるいは該 0番目のビットないし n 1番目のビットのいずれ力 1つのビットを記憶するメモリセルアレイの同一ワードから の nビットのデータ、の!、ずれかをデータ配列切替信号に応じて n本のデータ入出力 線に切替出力するデータ配列切替出力部と、
前記 n個のメモリセルアレイの i番目のメモリセルアレイに前記 n本のデータ入出力 線の i番目のデータ入出力線力 入力されたデータをそれぞれ書き込むデータ書込 部と、
書き込み許可信号に応じて前記データ配列切替出力部と前記データ書込部との V、ずれか一方を動作させる書込読出制御部とを備えた、
ことを特徴とするメモリ装置。
請求項 11に記載のメモリ装置にぉ 、て、
前記データ配列切替出力部は、
各メモリセルアレイごとに、
前記カラムデコーダの第 iおよび第 jの出力 (jは 0≤j≤n— 1かつ i≠jを満たす整数) のいずれかをデータ配列切替信号に応じて出力する第 jのマルチプレクサ回路と、 前記ビット iのメモリセルアレイの第 iのカラム線の出力を第 iのデータ入出力線に出 力する力否かを前記カラムデコーダの第 iの出力に応じて制御可能な第 iの読み出し バッファ回路と、
前記ビット iのメモリセルアレイの第 jのカラム線の出力を出力する力否かを前記第 j のマルチプレクサの出力に応じて制御可能であり、該第 jのカラム線の出力を前記第 i および第 jのいずれのデータ入出力線に出力するかを前記データ配列切替信号に 応じて切り替え可能な第 jの読み出しバッファ回路とを、それぞれ有するものであり、 前記データ書込部は、
第 iのデータ入出力線のデータを前記ビット iのメモリセルアレイの第 iのカラム線に 出力する力否かを制御可能な第 iの書き込みバッファ回路を有するものであり、 前記書込読出制御部は、
前記書き込み許可信号に応じて、前記カラムデコーダの第 iの出力を前記データ配 列切替部あるいは前記データ書込部のいずれかに出力する第 iの論理ゲートと、 前記書き込み許可信号に応じて、前記第 jのマルチプレクサの出力を前記データ配 列切替部あるいは前記データ書込部のいずれかに出力する第 jの論理ゲートとを有 するものである、
ことを特徴とするメモリ装置。
[13] 請求項 12に記載のメモリ装置において、
前記第 jのマルチプレクサ回路は、前記データ配列切替信号がアクティブのときに 前記カラムデコ一ダの第 iの出力を、ノンアクティブのときに該カラムデコ一ダの第 jの 出力をそれぞれ選択し、
前記第 jのバッファ回路は、前記データ配列切替信号がアクティブのときに前記第 j のデータ線に、ノンアクティブのときに前記第 iのデータ線に、前記第 jのカラム線の出 力をそれぞれ出力する、
ことを特徴とするメモリ装置。
[14] プロセッサと、
請求項 11に記載のメモリ装置からなり、前記プロセッサにより送信データが格納さ れるとともに、該プロセッサから出力され、前記送信データが読み出されるときに有効 にされるインターリーブ制御信号を、前記データ配列切替信号として用いる送信デー タ格納 RAMと、
前記プロセッサが、前記送信データ格納 RAMから読み出したデータを受け渡す送 信回路と、を有する送信器を備えた、 ことを特徴とするメモリ応用装置。
[15] プロセッサと、
請求項 11に記載のメモリ装置力 なり、前記プロセッサにより受信データが格納さ れるとともに、該プロセッサから出力され、受信データが読み出されるときに有効にさ れるディンターリーブ制御信号を前記データ配列切替信号として用いる受信データ 格納 RAMと、
前記プロセッサが、前記受信データ格納 RAMへ格納する受信データを受け取る 受信回路と、を有する受信器を備えた、
ことを特徴とするメモリ応用装置。
[16] 請求項 14に記載のメモリ応用装置を構成する前記送信器と、
請求項 15に記載のメモリ応用装置を構成する前記受信器と、
前記送信器と前記受信器とを互いに接続する伝送路と、を有する送受信システム を備えた、
ことを特徴とするメモリ応用装置。
[17] CPUと、
請求項 1に記載のメモリ装置力 なり、前記 CPUが実行するプログラムが格納され るとともに、該 CPUが出力するアドレスが入力され、該アドレス中の上位アドレスを前 記データ配列切替信号として用いるプログラムメモリと、を有するプロセッサシステム を備えた、
ことを特徴とするメモリ応用装置。
[18] 請求項 1に記載のメモリ装置力 なるプログラムメモリと、
第 1のシステムクロック信号が入力される第 1の CPUと、
前記第 1のシステムクロック信号を反転した第 2のシステムクロック信号が入力される 第 2の CPUと、
前記第 1の CPUが出力するアドレス信号と、前記第 2の CPUが出力するアドレス信 号とを選択し前記プログラムメモリに出力する選択部と、を有し、
前記第 1のシステムクロック信号が第 1の論理値の時に、前記第 1の CPUが出力す るアドレス信号を、前記第 1のシステムクロック信号が第 2の論理値の時に前記第 2の CPUが出力するアドレス信号を、前記プログラムメモリに入力するプロセッサシステム を備えた、
ことを特徴とするメモリ応用装置。
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