JP2003346484A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 不揮発メモリセルのしきい値のばらつきを抑
えることができる不揮発性半導体記憶装置を提供する。 【解決手段】 半導体記憶装置１００は、メモリブロッ
クＭＢ内の特定のメモリセルへの書込動作時に、所定期
間書込電圧を印加した後、センスアンプ回路２２および
コンパレータ２５を用いて、ベリファイ動作を行なう。
ベリファイ動作の結果、メモリセルへの書込が不足して
いる場合、メモリ制御回路２８の指示により再び書込動
作が行なわれる。このとき、メモリ制御回路は書込電圧
を調整する。
えることができる不揮発性半導体記憶装置を提供する。 【解決手段】 半導体記憶装置１００は、メモリブロッ
クＭＢ内の特定のメモリセルへの書込動作時に、所定期
間書込電圧を印加した後、センスアンプ回路２２および
コンパレータ２５を用いて、ベリファイ動作を行なう。
ベリファイ動作の結果、メモリセルへの書込が不足して
いる場合、メモリ制御回路２８の指示により再び書込動
作が行なわれる。このとき、メモリ制御回路は書込電圧
を調整する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、さらに詳しくは、多値記憶が可能な不
揮発性半導体記憶装置に関する。
記憶装置に関し、さらに詳しくは、多値記憶が可能な不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の中で、フラッ
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号および５７６８１９２号に
て報告されている。
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号および５７６８１９２号に
て報告されている。
【０００３】図２９は従来のフラッシュＥＥＰＲＯＭの
断面図である。図２９を参照して、フラッシュＥＥＰＲ
ＯＭは半導体基板１とドレイン領域２とソース領域３と
フローティングゲート４とと絶縁膜５とコントロールゲ
ート６を含む。
断面図である。図２９を参照して、フラッシュＥＥＰＲ
ＯＭは半導体基板１とドレイン領域２とソース領域３と
フローティングゲート４とと絶縁膜５とコントロールゲ
ート６を含む。
【０００４】ドレイン領域２とソース領域３とは半導体
基板１の主表面上に所定の間隔を開けて形成される。フ
ローティングゲート４は半導体基板１上であって、ドレ
イン領域２とソース領域３との間に形成される。コント
ロールゲート６はフローティングゲート４上に形成され
る。なお、フローティングゲート４およびコントロール
ゲート６の表面は、絶縁膜５で覆われている。
基板１の主表面上に所定の間隔を開けて形成される。フ
ローティングゲート４は半導体基板１上であって、ドレ
イン領域２とソース領域３との間に形成される。コント
ロールゲート６はフローティングゲート４上に形成され
る。なお、フローティングゲート４およびコントロール
ゲート６の表面は、絶縁膜５で覆われている。
【０００５】フラッシュＥＥＰＲＯＭは、電子の蓄積を
フローティングゲート４で行なう。そのため、フローテ
ィングゲート４は絶縁膜５で覆われる。絶縁膜５はフロ
ーティングゲート４から電子が漏れるのを防止する。
フローティングゲート４で行なう。そのため、フローテ
ィングゲート４は絶縁膜５で覆われる。絶縁膜５はフロ
ーティングゲート４から電子が漏れるのを防止する。
【０００６】以上に示した従来のフラッシュＥＥＰＲＯ
Ｍでは、絶縁膜５の厚さはその薄膜化が困難である。絶
縁膜５が薄いと、フローティングゲート４から電子が漏
れ、その結果フラッシュＥＥＰＲＯＭに書込まれたデー
タが消滅しやすくなるからである。よって、フラッシュ
ＥＥＰＲＯＭの微細化には限界があった。
Ｍでは、絶縁膜５の厚さはその薄膜化が困難である。絶
縁膜５が薄いと、フローティングゲート４から電子が漏
れ、その結果フラッシュＥＥＰＲＯＭに書込まれたデー
タが消滅しやすくなるからである。よって、フラッシュ
ＥＥＰＲＯＭの微細化には限界があった。
【０００７】図３０はＮＲＯＭの断面図である。図３０
を参照して、ＮＲＯＭは半導体基板１と、２つの拡散ビ
ット線７Ａおよび７Ｂと、酸化膜８および１０と、窒化
膜９と、制御ゲート１１とを含む。
を参照して、ＮＲＯＭは半導体基板１と、２つの拡散ビ
ット線７Ａおよび７Ｂと、酸化膜８および１０と、窒化
膜９と、制御ゲート１１とを含む。
【０００８】２つの拡散ビット線７Ａおよび７Ｂは半導
体基板１の主表面上に所定の間隔を開けて形成される。
酸化膜８は半導体基板１上であって、２つの拡散ビット
線の間に形成される。窒化膜９は酸化膜８上に形成され
る。酸化膜１０は窒化膜９上に形成される。制御ゲート
１１は酸化膜１０上に形成される。
体基板１の主表面上に所定の間隔を開けて形成される。
酸化膜８は半導体基板１上であって、２つの拡散ビット
線の間に形成される。窒化膜９は酸化膜８上に形成され
る。酸化膜１０は窒化膜９上に形成される。制御ゲート
１１は酸化膜１０上に形成される。
【０００９】ＮＲＯＭは、窒化膜９内の記憶領域９Ｌお
よび９Ｒのそれぞれに電子を蓄積できる。すなわち、Ｎ
ＲＯＭは１つのセル内の物理的に異なる２つの位置に電
子を蓄積することで、各セルごとに２ビットのデータを
記憶できる。
よび９Ｒのそれぞれに電子を蓄積できる。すなわち、Ｎ
ＲＯＭは１つのセル内の物理的に異なる２つの位置に電
子を蓄積することで、各セルごとに２ビットのデータを
記憶できる。
【００１０】なお、窒化膜９内部の記憶領域９Ｌおよび
９Ｒに蓄積された電子は窒化膜９内を自由に移動でき
ず、各記憶領域９Ｌおよび９Ｒ内にとどまる。窒化膜９
が絶縁膜であるためである。
９Ｒに蓄積された電子は窒化膜９内を自由に移動でき
ず、各記憶領域９Ｌおよび９Ｒ内にとどまる。窒化膜９
が絶縁膜であるためである。
【００１１】以上に示したＮＲＯＭは製造が容易で価格
も安くできる。また、ＮＲＯＭを適用したメモリセルア
レイは、拡散ビット線とワード線とを直交させた構成と
なる。このとき隣接したメモリセル同士の拡散ビット線
を共通化する。そのため、従来のフラッシュＥＥＰＲＯ
Ｍと比較してメモリセルアレイの面積を低減することが
できる。
も安くできる。また、ＮＲＯＭを適用したメモリセルア
レイは、拡散ビット線とワード線とを直交させた構成と
なる。このとき隣接したメモリセル同士の拡散ビット線
を共通化する。そのため、従来のフラッシュＥＥＰＲＯ
Ｍと比較してメモリセルアレイの面積を低減することが
できる。
【００１２】ＮＲＯＭへの書込動作はチャネル・ホット
エレクトロンを注入することで行なう。また、ＮＲＯＭ
内のデータの消去動作はバンド間トンネリングにより生
成したホット・ホール注入により行なう。なお、読出時
には、書込時と逆方向に電流を流す。よって、記憶領域
９Ｌからの読出時の電子の移動方向は、記憶領域９Ｒへ
の書込時の電子の移動方向と同じになる。
エレクトロンを注入することで行なう。また、ＮＲＯＭ
内のデータの消去動作はバンド間トンネリングにより生
成したホット・ホール注入により行なう。なお、読出時
には、書込時と逆方向に電流を流す。よって、記憶領域
９Ｌからの読出時の電子の移動方向は、記憶領域９Ｒへ
の書込時の電子の移動方向と同じになる。
【００１３】図３１はＮＲＯＭ型メモリセル内の２つの
記憶領域９Ｌ，９Ｒに対するデータの書込動作および読
出動作について示した図である。
記憶領域９Ｌ，９Ｒに対するデータの書込動作および読
出動作について示した図である。
【００１４】図３１（Ａ）を参照して、メモリセルＭＣ
はＮＲＯＭ型のメモリセルである。メモリセルＭＣのゲ
ートはワード線ＷＬに接続される。また、メモリセルＭ
Ｃはビット線ＢＬ０およびＢＬ１に接続されると仮定す
る。メモリセルＭＣはビット線ＢＬ０側に記憶領域９Ｌ
を有し、図３１（Ｃ）に示すようにビット線ＢＬ１側に
記憶領域９Ｒを有する。
はＮＲＯＭ型のメモリセルである。メモリセルＭＣのゲ
ートはワード線ＷＬに接続される。また、メモリセルＭ
Ｃはビット線ＢＬ０およびＢＬ１に接続されると仮定す
る。メモリセルＭＣはビット線ＢＬ０側に記憶領域９Ｌ
を有し、図３１（Ｃ）に示すようにビット線ＢＬ１側に
記憶領域９Ｒを有する。
【００１５】はじめに記憶領域９Ｌへの書込動作につい
て説明する。図３１（Ａ）を参照して、記憶領域９Ｌに
データを書込む場合、ワード線ＷＬが活性化される。ま
た、ビット線ＢＬ０の電位は書込電位ＶＣＣＷに、ビッ
ト線ＢＬ１の電位は接地電位ＧＮＤに維持される。その
結果、書込電流Ｉｆｗはビット線ＢＬ０から不揮発性メ
モリセルＭＣを通ってビット線ＢＬ１に流れる。このと
き記憶領域９Ｌにデータが書込まれる。
て説明する。図３１（Ａ）を参照して、記憶領域９Ｌに
データを書込む場合、ワード線ＷＬが活性化される。ま
た、ビット線ＢＬ０の電位は書込電位ＶＣＣＷに、ビッ
ト線ＢＬ１の電位は接地電位ＧＮＤに維持される。その
結果、書込電流Ｉｆｗはビット線ＢＬ０から不揮発性メ
モリセルＭＣを通ってビット線ＢＬ１に流れる。このと
き記憶領域９Ｌにデータが書込まれる。
【００１６】次に、記憶領域９Ｌのデータの読出動作に
ついて説明する。図３１（Ｂ）を参照して、記憶領域９
Ｌのデータを読出す場合、ワード線ＷＬが活性化され
る。また、ビット線ＢＬ０の電位は接地電位ＧＮＤに維
持され、ビット線ＢＬ１の電位は読出電位ＶＣＣＲに維
持される。このとき、読出電流Ｉｆｒがビット線ＢＬ１
からビット線ＢＬ０へ流れるか否かを検出することで、
データが読出される。
ついて説明する。図３１（Ｂ）を参照して、記憶領域９
Ｌのデータを読出す場合、ワード線ＷＬが活性化され
る。また、ビット線ＢＬ０の電位は接地電位ＧＮＤに維
持され、ビット線ＢＬ１の電位は読出電位ＶＣＣＲに維
持される。このとき、読出電流Ｉｆｒがビット線ＢＬ１
からビット線ＢＬ０へ流れるか否かを検出することで、
データが読出される。
【００１７】以上の示すように、記憶領域９Ｌにおい
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。
【００１８】次に、記憶領域９Ｒへの書込動作について
説明する。図３１（Ｃ）を参照して、記憶領域９Ｒにデ
ータを書込む場合、ワード線ＷＬが活性化される。ま
た、ビット線ＢＬ０の電位は接地電位ＧＮＤに維持さ
れ、ビット線ＢＬ１の電位は書込電位ＶＣＣＷに維持さ
れる。その結果、書込電流Ｉｒｗはビット線ＢＬ１から
ビット線ＢＬ０へ流れる。このとき、記憶領域９Ｒにデ
ータが書込まれる。
説明する。図３１（Ｃ）を参照して、記憶領域９Ｒにデ
ータを書込む場合、ワード線ＷＬが活性化される。ま
た、ビット線ＢＬ０の電位は接地電位ＧＮＤに維持さ
れ、ビット線ＢＬ１の電位は書込電位ＶＣＣＷに維持さ
れる。その結果、書込電流Ｉｒｗはビット線ＢＬ１から
ビット線ＢＬ０へ流れる。このとき、記憶領域９Ｒにデ
ータが書込まれる。
【００１９】次に、記憶領域９Ｒのデータの読出動作に
ついて説明する。図３１（Ｄ）を参照して、記憶領域９
Ｒのデータを読出す場合、ワード線ＷＬが活性化され
る。また、ビット線ＢＬ０の電位は読出電位ＶＣＣＲに
維持され、ビット線ＢＬ１の電位は接地電位ＧＮＤに維
持される。このとき、読出電流Ｉｒｒがビット線ＢＬ０
からビット線ＢＬ１へ流れるか否かを検知することで、
データが読出される。
ついて説明する。図３１（Ｄ）を参照して、記憶領域９
Ｒのデータを読出す場合、ワード線ＷＬが活性化され
る。また、ビット線ＢＬ０の電位は読出電位ＶＣＣＲに
維持され、ビット線ＢＬ１の電位は接地電位ＧＮＤに維
持される。このとき、読出電流Ｉｒｒがビット線ＢＬ０
からビット線ＢＬ１へ流れるか否かを検知することで、
データが読出される。
【００２０】
【発明が解決しようとする課題】以上に示すように、Ｎ
ＲＯＭの書込動作では、各拡散ビット線および制御ゲー
トに所定の電位を印加すれば、記憶領域９Ｌまたは９Ｒ
に電子を蓄積することができる。しかしながら、書込動
作時に過剰に電位を印加すると、以下の問題が発生す
る。
ＲＯＭの書込動作では、各拡散ビット線および制御ゲー
トに所定の電位を印加すれば、記憶領域９Ｌまたは９Ｒ
に電子を蓄積することができる。しかしながら、書込動
作時に過剰に電位を印加すると、以下の問題が発生す
る。
【００２１】（１） メモリセルのしきい値が上がりす
ぎて消去動作時に、指定期間内に消去できなくなる可能
性がある。書込時に過剰に電位を印加すると、窒化膜９
内に過剰な電子が蓄積されてしまうからである。なお、
この問題は従来のフラッシュＥＥＰＲＯＭでも起こり得
る。
ぎて消去動作時に、指定期間内に消去できなくなる可能
性がある。書込時に過剰に電位を印加すると、窒化膜９
内に過剰な電子が蓄積されてしまうからである。なお、
この問題は従来のフラッシュＥＥＰＲＯＭでも起こり得
る。
【００２２】（２） 各セルごとに２ビットのデータを
記憶すること（以下、２ビット／セルと称する）が実現
できなくなる可能性がある。すなわち、ＮＲＯＭにおい
て、記憶領域９Ｌの状態に関わらず記憶領域９Ｒが正し
く読出せ、記憶領域９Ｒの状態に関わらず記憶領域９Ｌ
が正しく読出せることが必要である。
記憶すること（以下、２ビット／セルと称する）が実現
できなくなる可能性がある。すなわち、ＮＲＯＭにおい
て、記憶領域９Ｌの状態に関わらず記憶領域９Ｒが正し
く読出せ、記憶領域９Ｒの状態に関わらず記憶領域９Ｌ
が正しく読出せることが必要である。
【００２３】図３２はＮＲＯＭの読出動作を説明するた
めの図である。なお、図３２では記憶領域９Ｌに電子が
蓄積され、記憶領域９Ｒには電子が蓄積されていない場
合について示す。
めの図である。なお、図３２では記憶領域９Ｌに電子が
蓄積され、記憶領域９Ｒには電子が蓄積されていない場
合について示す。
【００２４】図３２（Ａ）は正常に書込動作が行なわれ
たＮＲＯＭ、図３２（Ｂ）は書込動作時に過剰に電子を
蓄積したＮＲＯＭを示す。
たＮＲＯＭ、図３２（Ｂ）は書込動作時に過剰に電子を
蓄積したＮＲＯＭを示す。
【００２５】図３２（Ａ）を参照して、記憶領域９Ｒの
データを読出す場合、所定の電位を拡散ビット線７およ
び制御ゲート１１に印加する。このとき、半導体基板１
において、空乏層が範囲Ｖまで拡張される。記憶領域９
Ｌへの書込動作が正常の場合は、記憶領域９Ｌに記憶さ
れた電子の分布は範囲Ｖ内に収まる。よって、この場合
は記憶領域９Ｒのデータは正常に読出される。
データを読出す場合、所定の電位を拡散ビット線７およ
び制御ゲート１１に印加する。このとき、半導体基板１
において、空乏層が範囲Ｖまで拡張される。記憶領域９
Ｌへの書込動作が正常の場合は、記憶領域９Ｌに記憶さ
れた電子の分布は範囲Ｖ内に収まる。よって、この場合
は記憶領域９Ｒのデータは正常に読出される。
【００２６】一方、図３２（Ｂ）の場合は、記憶領域９
Ｒに対する読出動作時、空乏層が範囲Ｖまで拡張され
る。しかしながら、記憶領域９Ｌへの書込時に過剰に電
位を印加したため、電子分布が範囲Ｅまで広がってい
る。記憶領域９Ｒを読出すとき、空乏層の範囲Ｖを超え
た電子分布により、しきい値が上昇する。その結果、記
憶領域９Ｒがプログラム状態であると誤認してしまう可
能性がある。この問題は、フローティングゲートを用い
た従来のフラッシュＥＥＰＲＯＭでは起こらない。
Ｒに対する読出動作時、空乏層が範囲Ｖまで拡張され
る。しかしながら、記憶領域９Ｌへの書込時に過剰に電
位を印加したため、電子分布が範囲Ｅまで広がってい
る。記憶領域９Ｒを読出すとき、空乏層の範囲Ｖを超え
た電子分布により、しきい値が上昇する。その結果、記
憶領域９Ｒがプログラム状態であると誤認してしまう可
能性がある。この問題は、フローティングゲートを用い
た従来のフラッシュＥＥＰＲＯＭでは起こらない。
【００２７】（３） 書込動作時に記憶領域９Ｌおよび
９Ｒに蓄積する電子の一部が各拡散ビット線から離れた
場所に蓄積される可能性がある。
９Ｒに蓄積する電子の一部が各拡散ビット線から離れた
場所に蓄積される可能性がある。
【００２８】図３３は書込動作時に電子の一部が各拡散
ビット線から離れた場所に蓄積されたときの模式的な図
である。
ビット線から離れた場所に蓄積されたときの模式的な図
である。
【００２９】図３３では、電子の一部が拡散ビット線７
から離れた領域１２および１３に蓄積されている。
から離れた領域１２および１３に蓄積されている。
【００３０】図３３のような場所に電子が蓄積された場
合、規定のイレーズ（消去）電圧を印加しても蓄積され
た電子を全て消去しきれない。イレーズ電圧を印加した
ときに強い電界が発生する領域は、制御ゲートと各拡散
ビット線との近接部分であり、この近接部分に蓄積され
た電子はイレーズ時にホールが注入され、各領域９Ｌ，
９Ｒ全体で中和される。しかしながら、図３３のような
領域１２および１３のような場所に電子が蓄積された場
合、この一部の電子が蓄積された領域には十分な電界が
印加されないため、この領域に蓄積された電子を中和す
るためのホールも十分に注入されない。その結果、領域
１２および領域１３全体でも中和されない。したがっ
て、イレーズ後もしきい値が下がらない。その結果、Ｎ
ＲＯＭの耐性特性は劣化する。この問題は、プログラム
時に電子蓄積層内で電子が移動できないというＮＲＯＭ
特有の性質に起因するものである。従来のフラッシュＥ
ＥＰＲＯＭにおいては、電子およびホールがフローティ
ングゲートを自由に移動できるため、このような問題は
起こり得ない。
合、規定のイレーズ（消去）電圧を印加しても蓄積され
た電子を全て消去しきれない。イレーズ電圧を印加した
ときに強い電界が発生する領域は、制御ゲートと各拡散
ビット線との近接部分であり、この近接部分に蓄積され
た電子はイレーズ時にホールが注入され、各領域９Ｌ，
９Ｒ全体で中和される。しかしながら、図３３のような
領域１２および１３のような場所に電子が蓄積された場
合、この一部の電子が蓄積された領域には十分な電界が
印加されないため、この領域に蓄積された電子を中和す
るためのホールも十分に注入されない。その結果、領域
１２および領域１３全体でも中和されない。したがっ
て、イレーズ後もしきい値が下がらない。その結果、Ｎ
ＲＯＭの耐性特性は劣化する。この問題は、プログラム
時に電子蓄積層内で電子が移動できないというＮＲＯＭ
特有の性質に起因するものである。従来のフラッシュＥ
ＥＰＲＯＭにおいては、電子およびホールがフローティ
ングゲートを自由に移動できるため、このような問題は
起こり得ない。
【００３１】以上の問題を解決するためには、書込動作
および消去動作時に、メモリセルのしきい値のばらつき
を抑える必要がある。つまり、書込動作時に過剰な書込
電圧を印加しないようにする必要がある。
および消去動作時に、メモリセルのしきい値のばらつき
を抑える必要がある。つまり、書込動作時に過剰な書込
電圧を印加しないようにする必要がある。
【００３２】本発明の目的は、メモリセルのしきい値の
ばらつきを抑えることができる不揮発性半導体記憶装置
を提供することである。
ばらつきを抑えることができる不揮発性半導体記憶装置
を提供することである。
【００３３】
【課題を解決するための手段】この発明による不揮発性
半導体記憶装置は、半導体基板と、複数のメモリブロッ
クと、複数のワード線と、複数のビット線と、制御回路
とを含む。複数のメモリブロックは、行列状に配置され
た不揮発性の複数のメモリセルを含む。複数のワード線
は、複数のメモリセルの行方向に対応して配列される。
複数のビット線は、複数のメモリセルの列方向に対応し
て配列される。制御回路は書込動作時に、複数のメモリ
セルに対して書込動作を行なう。複数のメモリセルの各
々は、第１および第２の導電領域と、絶縁膜とを含む。
第１および第２の導電領域は、半導体基板の主表面に形
成され、複数のビット線のうちの対応するビット線に接
続される。絶縁膜は、半導体基板上であって、かつ、第
１の導電領域と第２の導電領域との間に形成され、第１
の導電領域近傍に第１記憶領域を有し、第２の導電領域
近傍に第２記憶領域を有する。制御回路は、複数のメモ
リセルのうち、選択されたメモリセルに対して、１以上
のパルス電圧を印加する。
半導体記憶装置は、半導体基板と、複数のメモリブロッ
クと、複数のワード線と、複数のビット線と、制御回路
とを含む。複数のメモリブロックは、行列状に配置され
た不揮発性の複数のメモリセルを含む。複数のワード線
は、複数のメモリセルの行方向に対応して配列される。
複数のビット線は、複数のメモリセルの列方向に対応し
て配列される。制御回路は書込動作時に、複数のメモリ
セルに対して書込動作を行なう。複数のメモリセルの各
々は、第１および第２の導電領域と、絶縁膜とを含む。
第１および第２の導電領域は、半導体基板の主表面に形
成され、複数のビット線のうちの対応するビット線に接
続される。絶縁膜は、半導体基板上であって、かつ、第
１の導電領域と第２の導電領域との間に形成され、第１
の導電領域近傍に第１記憶領域を有し、第２の導電領域
近傍に第２記憶領域を有する。制御回路は、複数のメモ
リセルのうち、選択されたメモリセルに対して、１以上
のパルス電圧を印加する。
【００３４】これにより、本発明による不揮発性半導体
記憶装置は、メモリセルに対して段階的に書込動作を行
なうことができる。よって、一度に書込むことにより過
剰な電荷をメモリセルに供給するのを防止できる。
記憶装置は、メモリセルに対して段階的に書込動作を行
なうことができる。よって、一度に書込むことにより過
剰な電荷をメモリセルに供給するのを防止できる。
【００３５】好ましくは、不揮発性半導体記憶装置はさ
らにベリファイ回路を含む。ベリファイ回路は、制御回
路がパルス電圧を印加するたびに、選択されたメモリセ
ルに対してベリファイ動作を行なう。
らにベリファイ回路を含む。ベリファイ回路は、制御回
路がパルス電圧を印加するたびに、選択されたメモリセ
ルに対してベリファイ動作を行なう。
【００３６】これにより、本発明による半導体記憶装置
は、書込時にメモリセルに対して電荷が十分に供給され
たか否かを判断することができる。よって、書込動作時
に過剰な書込電圧を印加するのを防止できる。
は、書込時にメモリセルに対して電荷が十分に供給され
たか否かを判断することができる。よって、書込動作時
に過剰な書込電圧を印加するのを防止できる。
【００３７】好ましくは、書込動作時に第１の導電領域
に印加される電圧は第２の導電領域に印加される電圧よ
りも高く、読出動作時に第１の導電領域に印加される電
圧は第２の導電領域に印加される電圧よりも低い。
に印加される電圧は第２の導電領域に印加される電圧よ
りも高く、読出動作時に第１の導電領域に印加される電
圧は第２の導電領域に印加される電圧よりも低い。
【００３８】好ましくは、不揮発性半導体記憶装置はさ
らにカウント回路を含む。カウント回路は選択されたメ
モリセルに対して制御回路が印加したパルス電圧の回数
をカウントする。また、各書込動作時において、選択さ
れたメモリセルに印加されるパルス電圧の回数が所定の
回数を超えたとき、制御回路の動作を停止する。
らにカウント回路を含む。カウント回路は選択されたメ
モリセルに対して制御回路が印加したパルス電圧の回数
をカウントする。また、各書込動作時において、選択さ
れたメモリセルに印加されるパルス電圧の回数が所定の
回数を超えたとき、制御回路の動作を停止する。
【００３９】これにより、本発明による不揮発性半導体
記憶装置は、所定の書込回数以上は書込動作を停止でき
る。よって、メモリセル等に異常があった場合に、書込
動作を停止することができる。
記憶装置は、所定の書込回数以上は書込動作を停止でき
る。よって、メモリセル等に異常があった場合に、書込
動作を停止することができる。
【００４０】好ましくは、不揮発性半導体記憶装置はさ
らに、複数のメモリセルの各々に記憶されたデータを読
出すセンスアンプ回路を含む。
らに、複数のメモリセルの各々に記憶されたデータを読
出すセンスアンプ回路を含む。
【００４１】これにより、本発明による不揮発性半導体
記憶装置は、メモリセルへ十分な書込を行なうことがで
きる。
記憶装置は、メモリセルへ十分な書込を行なうことがで
きる。
【００４２】好ましくは、センスアンプ回路はシングル
エンド型のセンスアンプ回路である。
エンド型のセンスアンプ回路である。
【００４３】好ましくは、センスアンプ回路は複数のメ
モリセルの各々のデータと参照電位とを受ける差動増幅
回路を含む。
モリセルの各々のデータと参照電位とを受ける差動増幅
回路を含む。
【００４４】好ましくは、センスアンプ回路はさらに、
参照電位を発生させる参照電位発生回路を含み、参照電
位発生回路は、読出または書込動作時に動作する複数の
リファレンスセルを含む。
参照電位を発生させる参照電位発生回路を含み、参照電
位発生回路は、読出または書込動作時に動作する複数の
リファレンスセルを含む。
【００４５】好ましくはさらに、複数のリファレンスセ
ルは、読出動作時に動作する読出リファレンスセルと、
書込動作時に動作し、かつ、読出リファレンスセルのし
きい値と異なるしきい値を有する書込リファレンスセル
とを含む。
ルは、読出動作時に動作する読出リファレンスセルと、
書込動作時に動作し、かつ、読出リファレンスセルのし
きい値と異なるしきい値を有する書込リファレンスセル
とを含む。
【００４６】好ましくはさらに、書込リファレンスセル
のしきい値は読出リファレンスセルのしきい値よりも高
い。
のしきい値は読出リファレンスセルのしきい値よりも高
い。
【００４７】これにより、書込動作時と読出動作時でセ
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルへ十分
書込むことができる。
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルへ十分
書込むことができる。
【００４８】この発明による不揮発性半導体記憶装置
は、半導体基板と、複数のメモリブロックと、複数のワ
ード線と、複数のビット線と、制御回路とを含む。複数
のメモリブロックは、行列状に配置された不揮発性の複
数のメモリセルを含む。複数のワード線は、複数のメモ
リセルの行方向に対応して配列される。複数のビット線
は、複数のメモリセルの列方向に対応して配列される。
制御回路は、消去動作時に、複数のメモリセルに対して
消去動作を行なう。複数のメモリセルの各々は、第１お
よび第２の導電領域と、絶縁膜とを含む。第１および第
２の導電領域は、半導体基板の主表面に形成され、複数
のビット線のうちの対応するビット線に接続される。絶
縁膜は、半導体基板上であって、かつ、第１の導電領域
と第２の導電領域との間に形成され、第１の導電領域近
傍に第１記憶領域を有し、第２の導電領域近傍に第２記
憶領域を有する。制御回路は、複数のメモリセルのう
ち、選択されたメモリセルに対して、１以上のパルス電
圧を印加する。
は、半導体基板と、複数のメモリブロックと、複数のワ
ード線と、複数のビット線と、制御回路とを含む。複数
のメモリブロックは、行列状に配置された不揮発性の複
数のメモリセルを含む。複数のワード線は、複数のメモ
リセルの行方向に対応して配列される。複数のビット線
は、複数のメモリセルの列方向に対応して配列される。
制御回路は、消去動作時に、複数のメモリセルに対して
消去動作を行なう。複数のメモリセルの各々は、第１お
よび第２の導電領域と、絶縁膜とを含む。第１および第
２の導電領域は、半導体基板の主表面に形成され、複数
のビット線のうちの対応するビット線に接続される。絶
縁膜は、半導体基板上であって、かつ、第１の導電領域
と第２の導電領域との間に形成され、第１の導電領域近
傍に第１記憶領域を有し、第２の導電領域近傍に第２記
憶領域を有する。制御回路は、複数のメモリセルのう
ち、選択されたメモリセルに対して、１以上のパルス電
圧を印加する。
【００４９】これにより、本発明による不揮発性半導体
記憶装置は、メモリセルに対して段階的に消去動作を行
なうことができる。
記憶装置は、メモリセルに対して段階的に消去動作を行
なうことができる。
【００５０】好ましくは、不揮発性半導体記憶装置はさ
らに、ベリファイ回路を含む。ベリファイ回路は、制御
回路がパルス電圧を印加するたびに、選択されたメモリ
セルに対してベリファイ動作を行なう。
らに、ベリファイ回路を含む。ベリファイ回路は、制御
回路がパルス電圧を印加するたびに、選択されたメモリ
セルに対してベリファイ動作を行なう。
【００５１】これにより、本発明による半導体記憶装置
は、消去動作が正確に行なわれたか否かを正確に判断す
ることができる。
は、消去動作が正確に行なわれたか否かを正確に判断す
ることができる。
【００５２】好ましくは、書込動作時に第１の導電領域
に印加される電圧は第２の導電領域に印加される電圧よ
りも高く、読出動作時に第１の導電領域に印加される電
圧は第２の導電領域に印加される電圧よりも低い。
に印加される電圧は第２の導電領域に印加される電圧よ
りも高く、読出動作時に第１の導電領域に印加される電
圧は第２の導電領域に印加される電圧よりも低い。
【００５３】好ましくは、不揮発性半導体記憶装置はさ
らに、複数のメモリセルの各々に記憶されたデータを読
出すセンスアンプ回路を含む。
らに、複数のメモリセルの各々に記憶されたデータを読
出すセンスアンプ回路を含む。
【００５４】これにより、消去動作時と読出動作時でセ
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルの電荷
を十分消去することができる。
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルの電荷
を十分消去することができる。
【００５５】好ましくは、センスアンプ回路はシングル
エンド型のセンスアンプ回路である。
エンド型のセンスアンプ回路である。
【００５６】好ましくは、センスアンプ回路は複数のメ
モリセルの各々のデータと参照電位とを受ける差動増幅
回路を含む。
モリセルの各々のデータと参照電位とを受ける差動増幅
回路を含む。
【００５７】好ましくは、センスアンプ回路はさらに、
参照電位を発生させる参照電位発生回路を含み、参照電
位発生回路は、読出または消去動作時に動作する複数の
リファレンスセルを含む。
参照電位を発生させる参照電位発生回路を含み、参照電
位発生回路は、読出または消去動作時に動作する複数の
リファレンスセルを含む。
【００５８】好ましくはさらに、複数のリファレンスセ
ルは、読出動作時に動作する読出リファレンスセルと、
消去動作時に動作し、かつ、読出リファレンスセルのし
きい値と異なるしきい値を有する消去リファレンスセル
とを含む。
ルは、読出動作時に動作する読出リファレンスセルと、
消去動作時に動作し、かつ、読出リファレンスセルのし
きい値と異なるしきい値を有する消去リファレンスセル
とを含む。
【００５９】好ましくはさらに、消去リファレンスセル
のしきい値は読出リファレンスセルのしきい値よりも低
い。
のしきい値は読出リファレンスセルのしきい値よりも低
い。
【００６０】これにより、消去動作時と読出動作時でセ
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルの電荷
を十分消去することができる。
ンスアンプの感度を調整することができる。よって、本
発明による不揮発性半導体記憶装置はメモリセルの電荷
を十分消去することができる。
【００６１】
【発明の実施の形態】［実施の形態１］以下、本発明の
実施の形態について図面を参照して詳しく説明する。な
お、図中同一または相当の部分には同一符号を付して説
明は繰り返さない。
実施の形態について図面を参照して詳しく説明する。な
お、図中同一または相当の部分には同一符号を付して説
明は繰り返さない。
【００６２】図１は本発明の実施の形態１における不揮
発性半導体記憶装置の構成を示す回路ブロック図であ
る。
発性半導体記憶装置の構成を示す回路ブロック図であ
る。
【００６３】図１を参照して、不揮発性半導体記憶装置
１００は、メモリセルアレイ２０と、ビット線制御回路
２１と、センスアンプ回路２２と、第１マルチプレクサ
２３と、出力バッファ２４と、コンパレータ２５と、第
２マルチプレクサ２６と、入力バッファ２７と、メモリ
制御回路２８と、ロウデコーダ２９とを含む。
１００は、メモリセルアレイ２０と、ビット線制御回路
２１と、センスアンプ回路２２と、第１マルチプレクサ
２３と、出力バッファ２４と、コンパレータ２５と、第
２マルチプレクサ２６と、入力バッファ２７と、メモリ
制御回路２８と、ロウデコーダ２９とを含む。
【００６４】メモリセルアレイ２０は、複数のメモリブ
ロックＭＢ［ｍ、ｎ］を含む。ここで、ｍは自然数で、
メモリブロックの行番号を示す。またｎは自然数で、メ
モリブロックの列番号を示す。たとえば、メモリブロッ
クＭＢ［８、６４］は、８行目の６４列目に位置するメ
モリブロックである。
ロックＭＢ［ｍ、ｎ］を含む。ここで、ｍは自然数で、
メモリブロックの行番号を示す。またｎは自然数で、メ
モリブロックの列番号を示す。たとえば、メモリブロッ
クＭＢ［８、６４］は、８行目の６４列目に位置するメ
モリブロックである。
【００６５】同一列のメモリブロックＭＢ［ｍ、ｎ］に
は同じメインビット線ＭＢＬ（４ｎ−３）〜ＭＢＬ（４
ｎ）が配置される。たとえば、一列目に位置する複数の
メモリブロックＭＢ［ｍ、１］には、メインビット線Ｍ
ＢＬ１〜ＭＢＬ４が配置される。
は同じメインビット線ＭＢＬ（４ｎ−３）〜ＭＢＬ（４
ｎ）が配置される。たとえば、一列目に位置する複数の
メモリブロックＭＢ［ｍ、１］には、メインビット線Ｍ
ＢＬ１〜ＭＢＬ４が配置される。
【００６６】図２は図１中のメモリブロックの構成を示
す回路図である。メモリブロックＭＢ［ｍ、ｎ］は、複
数のメモリセルＭＣと、複数のワード線ＷＬｋ（ｋは０
を含む整数）と、ＮチャネルＭＯＳトランジスタＱＮ１
〜ＱＮ８と、信号線Ｓ１〜Ｓ４と、拡散ビット線ＢＬ０
〜ＢＬ７とを含む。
す回路図である。メモリブロックＭＢ［ｍ、ｎ］は、複
数のメモリセルＭＣと、複数のワード線ＷＬｋ（ｋは０
を含む整数）と、ＮチャネルＭＯＳトランジスタＱＮ１
〜ＱＮ８と、信号線Ｓ１〜Ｓ４と、拡散ビット線ＢＬ０
〜ＢＬ７とを含む。
【００６７】複数のワード線ＷＬｋは行方向に配列さ
れ、拡散ビット線ＢＬ０〜ＢＬ７は列方向に配列され
る。
れ、拡散ビット線ＢＬ０〜ＢＬ７は列方向に配列され
る。
【００６８】複数のメモリセルは、２値記憶が可能な不
揮発性メモリセルで、たとえば、ＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxiside-Silicon）型メモリセルである。
複数のメモリセルＭＣの各々はワード線ＷＬｋと拡散ビ
ット線ＢＬ０〜ＢＬ７との交点に対応して配置される。
同じ行に配置された複数のメモリセルＭＣは直列に接続
され、そのゲートは同じワード線ＷＬｋに接続される。
拡散ビット線ＢＬ０〜ＢＬ７の各々は隣接した２つの不
揮発性メモリセルＭＣの接続点を通過するように配列さ
れる。
揮発性メモリセルで、たとえば、ＭＯＮＯＳ（Metal-Ox
ide-Nitride-Oxiside-Silicon）型メモリセルである。
複数のメモリセルＭＣの各々はワード線ＷＬｋと拡散ビ
ット線ＢＬ０〜ＢＬ７との交点に対応して配置される。
同じ行に配置された複数のメモリセルＭＣは直列に接続
され、そのゲートは同じワード線ＷＬｋに接続される。
拡散ビット線ＢＬ０〜ＢＬ７の各々は隣接した２つの不
揮発性メモリセルＭＣの接続点を通過するように配列さ
れる。
【００６９】トランジスタＱＮ１は拡散ビット線ＢＬ０
とメインビット線ＭＢＬ（４ｎ−３）との間に接続さ
れ、そのゲートは信号線Ｓ１と接続される。トランジス
タＱＮ２はメインビット線ＭＢＬ（４ｎ−３）と拡散ビ
ット線ＢＬ２との間に接続され、そのゲートは信号線Ｓ
２に接続される。トランジスタＱＮ５は拡散ビット線Ｂ
Ｌ１とメインビット線ＭＢＬ（４ｎ−２）との間に接続
され、そのゲートは信号線Ｓ３と接続される。トランジ
スタＱＮ６はメインビット線ＭＢＬ（４ｎ−２）と拡散
ビット線ＢＬ３との間に接続され、そのゲートは信号線
Ｓ４に接続される。トランジスタＱＮ３は拡散ビット線
ＢＬ４とメインビット線ＭＢＬ（４ｎ−１）との間に接
続され、そのゲートは信号線Ｓ１と接続される。トラン
ジスタＱＮ４はメインビット線ＭＢＬ（４ｎ−１）と拡
散ビット線ＢＬ６との間に接続され、そのゲートは信号
線Ｓ２に接続される。トランジスタＱＮ７は拡散ビット
線ＢＬ５とメインビット線ＭＢＬ（４ｎ）との間に接続
され、そのゲートは信号線Ｓ３と接続される。トランジ
スタＱＮ８はメインビット線ＭＢＬ（４ｎ）と拡散ビッ
ト線ＢＬ７との間に接続され、そのゲートは信号線Ｓ４
に接続される。
とメインビット線ＭＢＬ（４ｎ−３）との間に接続さ
れ、そのゲートは信号線Ｓ１と接続される。トランジス
タＱＮ２はメインビット線ＭＢＬ（４ｎ−３）と拡散ビ
ット線ＢＬ２との間に接続され、そのゲートは信号線Ｓ
２に接続される。トランジスタＱＮ５は拡散ビット線Ｂ
Ｌ１とメインビット線ＭＢＬ（４ｎ−２）との間に接続
され、そのゲートは信号線Ｓ３と接続される。トランジ
スタＱＮ６はメインビット線ＭＢＬ（４ｎ−２）と拡散
ビット線ＢＬ３との間に接続され、そのゲートは信号線
Ｓ４に接続される。トランジスタＱＮ３は拡散ビット線
ＢＬ４とメインビット線ＭＢＬ（４ｎ−１）との間に接
続され、そのゲートは信号線Ｓ１と接続される。トラン
ジスタＱＮ４はメインビット線ＭＢＬ（４ｎ−１）と拡
散ビット線ＢＬ６との間に接続され、そのゲートは信号
線Ｓ２に接続される。トランジスタＱＮ７は拡散ビット
線ＢＬ５とメインビット線ＭＢＬ（４ｎ）との間に接続
され、そのゲートは信号線Ｓ３と接続される。トランジ
スタＱＮ８はメインビット線ＭＢＬ（４ｎ）と拡散ビッ
ト線ＢＬ７との間に接続され、そのゲートは信号線Ｓ４
に接続される。
【００７０】信号線Ｓ１〜Ｓ４はメモリ制御回路２８に
接続され、信号線Ｓ１は信号Ｓ１を、信号線Ｓ２は信号
Ｓ２を、信号線Ｓ３は信号Ｓ３を、信号線Ｓ４は信号Ｓ
４をそれぞれ伝送する。
接続され、信号線Ｓ１は信号Ｓ１を、信号線Ｓ２は信号
Ｓ２を、信号線Ｓ３は信号Ｓ３を、信号線Ｓ４は信号Ｓ
４をそれぞれ伝送する。
【００７１】再び図１に戻って、ビット線制御回路２１
はデータをメモリセルアレイ２０から出力するとき、ま
たはデータをメモリセルアレイ２０に入力するときに、
複数のメインビット線ＭＢＬを制御するための回路であ
る。
はデータをメモリセルアレイ２０から出力するとき、ま
たはデータをメモリセルアレイ２０に入力するときに、
複数のメインビット線ＭＢＬを制御するための回路であ
る。
【００７２】図３は、図１中のビット線制御回路２１の
構成を示すブロック図である。図３の信号ＣＳ０〜ＣＳ
７、信号ＢＳ０〜ＢＳ１５、制御信号ＲＥ、ＰＶ、Ｐ
Ｇ、ＥＶ、ＥＲはそれぞれメモリ制御回路２８から出力
される。
構成を示すブロック図である。図３の信号ＣＳ０〜ＣＳ
７、信号ＢＳ０〜ＢＳ１５、制御信号ＲＥ、ＰＶ、Ｐ
Ｇ、ＥＶ、ＥＲはそれぞれメモリ制御回路２８から出力
される。
【００７３】図３を参照して、ビット線制御回路２１
は、８つのコア回路２１１〜２１８を含む。全てのコア
回路２１１〜２１８は信号線φＡ１〜φＡ４と接続され
る。信号線φＡ１は信号ＣＳ０〜ＣＳ７を伝送する。信
号線φＡ２は信号ＢＳ０〜ＢＳ１５を伝送する。信号線
φＡ３は内部データ信号ＤＩＮ０〜ＤＩＮ７を伝送す
る。信号線φＡ４はメモリ制御回路２８から出力される
制御信号ＲＥ、ＰＶ、ＰＧ、ＥＶ、ＥＲを伝送する。信
号ＰＧは書込動作時においてメモリセルに書込電圧を印
加するときに活性化される信号である。信号ＰＶは書込
動作時にベリファイ動作を行なうときに活性化される信
号である。信号ＥＲは消去動作時に活性化される信号で
ある。また、信号ＥＶは消去動作時にベリファイ動作を
行なうときに活性化される信号である。制御信号ＰＧお
よびＰＶは書込動作時にメモリ制御回路２８から出力さ
れ、制御信号ＥＶおよびＥＲは消去動作時にメモリ制御
回路２８から出力される。制御信号ＲＥは読出動作時に
活性化される信号であり、メモリ制御回路２８から出力
される。
は、８つのコア回路２１１〜２１８を含む。全てのコア
回路２１１〜２１８は信号線φＡ１〜φＡ４と接続され
る。信号線φＡ１は信号ＣＳ０〜ＣＳ７を伝送する。信
号線φＡ２は信号ＢＳ０〜ＢＳ１５を伝送する。信号線
φＡ３は内部データ信号ＤＩＮ０〜ＤＩＮ７を伝送す
る。信号線φＡ４はメモリ制御回路２８から出力される
制御信号ＲＥ、ＰＶ、ＰＧ、ＥＶ、ＥＲを伝送する。信
号ＰＧは書込動作時においてメモリセルに書込電圧を印
加するときに活性化される信号である。信号ＰＶは書込
動作時にベリファイ動作を行なうときに活性化される信
号である。信号ＥＲは消去動作時に活性化される信号で
ある。また、信号ＥＶは消去動作時にベリファイ動作を
行なうときに活性化される信号である。制御信号ＰＧお
よびＰＶは書込動作時にメモリ制御回路２８から出力さ
れ、制御信号ＥＶおよびＥＲは消去動作時にメモリ制御
回路２８から出力される。制御信号ＲＥは読出動作時に
活性化される信号であり、メモリ制御回路２８から出力
される。
【００７４】各コア回路は３２本のメインビット線ＭＢ
Ｌと接続される。また、センスアンプ回路２２へ信号Ｏ
ＵＴ１を出力する。なお、信号ＯＵＴ１は信号ＯＵＴ１
０〜信号ＯＵＴ１７を含む。コア回路２１１はメインビ
ット線ＭＢＬ１〜ＭＢＬ３２と接続され、メモリ制御回
路２８から出力される信号に応答して、信号ＯＵＴ１０
をセンスアンプ回路２２に出力する。コア回路２１２は
メインビット線ＭＢＬ３３〜ＭＢＬ６４と接続され、信
号ＯＵＴ１１をセンスアンプ回路２２に出力する。コア
回路２１３はメインビット線ＭＢＬ６５〜ＭＢＬ９６と
接続され、信号ＯＵＴ１２をセンスアンプ回路２２に出
力する。コア回路２１４はメインビット線ＭＢＬ９７〜
ＭＢＬ１２８と接続され、信号ＯＵＴ１３をセンスアン
プ回路２２に出力する。コア回路２１５はメインビット
線ＭＢＬ１２９〜ＭＢＬ１６０と接続され、信号ＯＵＴ
１４をセンスアンプ回路２２に出力する。コア回路２１
６はメインビット線ＭＢＬ１６１〜ＭＢＬ１９２と接続
され、信号ＯＵＴ１５をセンスアンプ回路２２に出力す
る。コア回路２１７はメインビット線ＭＢＬ１９３〜Ｍ
ＢＬ２２４と接続され、信号ＯＵＴ１６をセンスアンプ
回路２２に出力する。コア回路２１８はメインビット線
ＭＢＬ２２５〜ＭＢＬ２５６と接続され、信号ＯＵＴ１
７をセンスアンプ回路２２に出力する。
Ｌと接続される。また、センスアンプ回路２２へ信号Ｏ
ＵＴ１を出力する。なお、信号ＯＵＴ１は信号ＯＵＴ１
０〜信号ＯＵＴ１７を含む。コア回路２１１はメインビ
ット線ＭＢＬ１〜ＭＢＬ３２と接続され、メモリ制御回
路２８から出力される信号に応答して、信号ＯＵＴ１０
をセンスアンプ回路２２に出力する。コア回路２１２は
メインビット線ＭＢＬ３３〜ＭＢＬ６４と接続され、信
号ＯＵＴ１１をセンスアンプ回路２２に出力する。コア
回路２１３はメインビット線ＭＢＬ６５〜ＭＢＬ９６と
接続され、信号ＯＵＴ１２をセンスアンプ回路２２に出
力する。コア回路２１４はメインビット線ＭＢＬ９７〜
ＭＢＬ１２８と接続され、信号ＯＵＴ１３をセンスアン
プ回路２２に出力する。コア回路２１５はメインビット
線ＭＢＬ１２９〜ＭＢＬ１６０と接続され、信号ＯＵＴ
１４をセンスアンプ回路２２に出力する。コア回路２１
６はメインビット線ＭＢＬ１６１〜ＭＢＬ１９２と接続
され、信号ＯＵＴ１５をセンスアンプ回路２２に出力す
る。コア回路２１７はメインビット線ＭＢＬ１９３〜Ｍ
ＢＬ２２４と接続され、信号ＯＵＴ１６をセンスアンプ
回路２２に出力する。コア回路２１８はメインビット線
ＭＢＬ２２５〜ＭＢＬ２５６と接続され、信号ＯＵＴ１
７をセンスアンプ回路２２に出力する。
【００７５】図４は図３中のコア回路の構成を示すブロ
ック図である。なお、図４ではコア回路２１１について
説明するが、他のコア回路２１２〜２１８の構成もコア
回路２１１と同様である。
ック図である。なお、図４ではコア回路２１１について
説明するが、他のコア回路２１２〜２１８の構成もコア
回路２１１と同様である。
【００７６】図４を参照して、コア回路２１１は４つの
第１コラムセレクタ３１〜３４と、第２コラムセレクタ
３５と、電位制御回路３６とを含む。
第１コラムセレクタ３１〜３４と、第２コラムセレクタ
３５と、電位制御回路３６とを含む。
【００７７】第１コラムセレクタ３１は８本のメインビ
ット線ＭＢＬ１〜ＭＢＬ８と接続され、信号ＣＳ０〜Ｃ
Ｓ７を受け、信号ＥＢＬ０およびＯＢＬ０を出力する。
第１コラムセレクタ３２は８本のメインビット線ＭＢＬ
９〜ＭＢＬ１６と接続され、信号ＣＳ０〜ＣＳ７を受
け、信号ＥＢＬ１およびＯＢＬ１を出力する。第１コラ
ムセレクタ３３は８本のメインビット線ＭＢＬ１７〜Ｍ
ＢＬ２４と接続され、信号ＣＳ０〜ＣＳ７を受け、信号
ＥＢＬ２およびＯＢＬ２を出力する。第１コラムセレク
タ３２は８本のメインビット線ＭＢＬ２５〜ＭＢＬ３２
と接続され、信号ＣＳ０〜ＣＳ７を受け、信号ＥＢＬ３
およびＯＢＬ３を出力する。
ット線ＭＢＬ１〜ＭＢＬ８と接続され、信号ＣＳ０〜Ｃ
Ｓ７を受け、信号ＥＢＬ０およびＯＢＬ０を出力する。
第１コラムセレクタ３２は８本のメインビット線ＭＢＬ
９〜ＭＢＬ１６と接続され、信号ＣＳ０〜ＣＳ７を受
け、信号ＥＢＬ１およびＯＢＬ１を出力する。第１コラ
ムセレクタ３３は８本のメインビット線ＭＢＬ１７〜Ｍ
ＢＬ２４と接続され、信号ＣＳ０〜ＣＳ７を受け、信号
ＥＢＬ２およびＯＢＬ２を出力する。第１コラムセレク
タ３２は８本のメインビット線ＭＢＬ２５〜ＭＢＬ３２
と接続され、信号ＣＳ０〜ＣＳ７を受け、信号ＥＢＬ３
およびＯＢＬ３を出力する。
【００７８】第２コラムセレクタ３５は第１コラムセレ
クタ３１〜３４から出力された信号ＥＢＬ０〜ＥＢＬ３
およびＯＢＬ０〜ＯＢＬ３を受け、信号ＢＳ０〜ＢＳ１
５に応答して信号Ｂ１およびＢ２を出力する。
クタ３１〜３４から出力された信号ＥＢＬ０〜ＥＢＬ３
およびＯＢＬ０〜ＯＢＬ３を受け、信号ＢＳ０〜ＢＳ１
５に応答して信号Ｂ１およびＢ２を出力する。
【００７９】電位制御回路３６は第２コラムセレクタ３
５から出力された信号Ｂ１およびＢ２を受け、メモリ制
御回路２８の指示に応答して信号ＯＵＴ１０をセンスア
ンプ回路２２に出力する。
５から出力された信号Ｂ１およびＢ２を受け、メモリ制
御回路２８の指示に応答して信号ＯＵＴ１０をセンスア
ンプ回路２２に出力する。
【００８０】他のコア回路２１２〜２１８の構成もコア
回路２１１と同じであるため、その説明は繰り返さな
い。
回路２１１と同じであるため、その説明は繰り返さな
い。
【００８１】図５は図４中の第１コラムセレクタの構成
について示した回路図である。図５を参照して、第１コ
ラムセレクタ３１は複数のＮチャネルＭＯＳトランジス
タＱＮ３０〜ＱＮ３７を含む。
について示した回路図である。図５を参照して、第１コ
ラムセレクタ３１は複数のＮチャネルＭＯＳトランジス
タＱＮ３０〜ＱＮ３７を含む。
【００８２】トランジスタＱＮ３０のゲートには信号Ｃ
Ｓ０が入力される。また、トランジスタＱＮ３０はメイ
ンビット線ＭＢＬ１とノードＮ３１との間に接続され
る。トランジスタＱＮ３１はメインビット線ＭＢＬ２と
ノードＮ３０との間に接続され、そのゲートには信号Ｃ
Ｓ１が入力される。トランジスタＱＮ３２はメインビッ
ト線ＭＢＬ３とノードＮ３１との間に接続され、そのゲ
ートには信号ＣＳ２が入力される。トランジスタＱＮ３
３はメインビット線ＭＢＬ４とノードＮ３０との間に接
続され、そのゲートには信号ＣＳ３が入力される。トラ
ンジスタＱＮ３４はメインビット線ＭＢＬ５とノードＮ
３１との間に接続され、そのゲートには信号ＣＳ４が入
力される。トランジスタＱＮ３５はメインビット線ＭＢ
Ｌ６とノードＮ３０との間に接続され、そのゲートには
信号ＣＳ５が入力される。トランジスタＱＮ３６はメイ
ンビット線ＭＢＬ７とノードＮ３１との間に接続され、
そのゲートには信号ＣＳ６が入力される。トランジスタ
ＱＮ３７はメインビット線ＭＢＬ８とノードＮ３０との
間に接続され、そのゲートには信号ＣＳ７が入力され
る。
Ｓ０が入力される。また、トランジスタＱＮ３０はメイ
ンビット線ＭＢＬ１とノードＮ３１との間に接続され
る。トランジスタＱＮ３１はメインビット線ＭＢＬ２と
ノードＮ３０との間に接続され、そのゲートには信号Ｃ
Ｓ１が入力される。トランジスタＱＮ３２はメインビッ
ト線ＭＢＬ３とノードＮ３１との間に接続され、そのゲ
ートには信号ＣＳ２が入力される。トランジスタＱＮ３
３はメインビット線ＭＢＬ４とノードＮ３０との間に接
続され、そのゲートには信号ＣＳ３が入力される。トラ
ンジスタＱＮ３４はメインビット線ＭＢＬ５とノードＮ
３１との間に接続され、そのゲートには信号ＣＳ４が入
力される。トランジスタＱＮ３５はメインビット線ＭＢ
Ｌ６とノードＮ３０との間に接続され、そのゲートには
信号ＣＳ５が入力される。トランジスタＱＮ３６はメイ
ンビット線ＭＢＬ７とノードＮ３１との間に接続され、
そのゲートには信号ＣＳ６が入力される。トランジスタ
ＱＮ３７はメインビット線ＭＢＬ８とノードＮ３０との
間に接続され、そのゲートには信号ＣＳ７が入力され
る。
【００８３】第１コラムセレクタ３１はメモリ制御回路
２８から出力される信号ＣＳ０〜ＣＳ７に応答して、ノ
ードＮ３０から信号ＥＢＬ０を出力し、ノードＮ３１か
ら信号ＯＢＬ０を出力する。
２８から出力される信号ＣＳ０〜ＣＳ７に応答して、ノ
ードＮ３０から信号ＥＢＬ０を出力し、ノードＮ３１か
ら信号ＯＢＬ０を出力する。
【００８４】他の第１コラムセレクタ３２〜３４の構成
も第１コラムセレクタ３１と同じであるため、その説明
は繰り返さない。
も第１コラムセレクタ３１と同じであるため、その説明
は繰り返さない。
【００８５】図６は図４中の第２コラムセレクタの構成
を示す回路図である。図６を参照して、第２コラムセレ
クタ３５は複数のＮチャネルＭＯＳトランジスタＱＮ４
０〜ＱＮ４７と、ＰチャネルＭＯＳトランジスタＱＰ４
０〜ＱＰ４７とを含む。トランジスタＱＮ４０はノード
Ｎ４２とノードＮ４０との間に接続され、そのゲートに
は信号ＢＳ０を受ける。トランジスタＱＰ４０はノード
Ｎ４２とノードＮ４１との間に接続され、そのゲートに
は信号ＢＳ１を受ける。ノードＮ４２は第１コラムセレ
クタ３１から出力される信号ＯＢＬ０を受ける。トラン
ジスタＱＮ４１はノードＮ４３とノードＮ４０との間に
接続され、そのゲートには信号ＢＳ２を受ける。トラン
ジスタＱＰ４１はノードＮ４３とノードＮ４１との間に
接続され、そのゲートには信号ＢＳ３を受ける。ノード
Ｎ４３は第１コラムセレクタ３１から出力される信号Ｅ
ＢＬ０を受ける。トランジスタＱＮ４２はノードＮ４４
とノードＮ４０との間に接続され、そのゲートには信号
ＢＳ４を受ける。トランジスタＱＰ４２はノードＮ４４
とノードＮ４１との間に接続され、そのゲートには信号
ＢＳ５を受ける。ノードＮ４４は第１コラムセレクタ３
２から出力される信号ＯＢＬ１を受ける。トランジスタ
ＱＮ４３はノードＮ４５とノードＮ４０との間に接続さ
れ、そのゲートには信号ＢＳ６を受ける。トランジスタ
ＱＰ４３はノードＮ４５とノードＮ４１との間に接続さ
れ、そのゲートには信号ＢＳ７を受ける。ノードＮ４５
は第１コラムセレクタ３２から出力される信号ＥＢＬ１
を受ける。トランジスタＱＮ４４はノードＮ４６とノー
ドＮ４０との間に接続され、そのゲートには信号ＢＳ８
を受ける。トランジスタＱＰ４４はノードＮ４６とノー
ドＮ４１との間に接続され、そのゲートには信号ＢＳ９
を受ける。ノードＮ４６は第１コラムセレクタ３３から
出力される信号ＯＢＬ２を受ける。トランジスタＱＮ４
５はノードＮ４７とノードＮ４０との間に接続され、そ
のゲートには信号ＢＳ１０を受ける。トランジスタＱＰ
４５はノードＮ４７とノードＮ４１との間に接続され、
そのゲートには信号ＢＳ１１を受ける。ノードＮ４７は
第１コラムセレクタ３３から出力される信号ＥＢＬ２を
受ける。トランジスタＱＮ４８はノードＮ４８とノード
Ｎ４０との間に接続され、そのゲートには信号ＢＳ１２
を受ける。トランジスタＱＰ４６はノードＮ４８とノー
ドＮ４１との間に接続され、そのゲートには信号ＢＳ１
３を受ける。ノードＮ４８は第１コラムセレクタ３４か
ら出力される信号ＯＢＬ３を受ける。トランジスタＱＮ
４７はノードＮ４９とノードＮ４０との間に接続され、
そのゲートには信号ＢＳ１４を受ける。トランジスタＱ
Ｐ４７はノードＮ４９とノードＮ４１との間に接続さ
れ、そのゲートには信号ＢＳ１５を受ける。ノードＮ４
９は第１コラムセレクタ３４から出力される信号ＥＢＬ
３を受ける。
を示す回路図である。図６を参照して、第２コラムセレ
クタ３５は複数のＮチャネルＭＯＳトランジスタＱＮ４
０〜ＱＮ４７と、ＰチャネルＭＯＳトランジスタＱＰ４
０〜ＱＰ４７とを含む。トランジスタＱＮ４０はノード
Ｎ４２とノードＮ４０との間に接続され、そのゲートに
は信号ＢＳ０を受ける。トランジスタＱＰ４０はノード
Ｎ４２とノードＮ４１との間に接続され、そのゲートに
は信号ＢＳ１を受ける。ノードＮ４２は第１コラムセレ
クタ３１から出力される信号ＯＢＬ０を受ける。トラン
ジスタＱＮ４１はノードＮ４３とノードＮ４０との間に
接続され、そのゲートには信号ＢＳ２を受ける。トラン
ジスタＱＰ４１はノードＮ４３とノードＮ４１との間に
接続され、そのゲートには信号ＢＳ３を受ける。ノード
Ｎ４３は第１コラムセレクタ３１から出力される信号Ｅ
ＢＬ０を受ける。トランジスタＱＮ４２はノードＮ４４
とノードＮ４０との間に接続され、そのゲートには信号
ＢＳ４を受ける。トランジスタＱＰ４２はノードＮ４４
とノードＮ４１との間に接続され、そのゲートには信号
ＢＳ５を受ける。ノードＮ４４は第１コラムセレクタ３
２から出力される信号ＯＢＬ１を受ける。トランジスタ
ＱＮ４３はノードＮ４５とノードＮ４０との間に接続さ
れ、そのゲートには信号ＢＳ６を受ける。トランジスタ
ＱＰ４３はノードＮ４５とノードＮ４１との間に接続さ
れ、そのゲートには信号ＢＳ７を受ける。ノードＮ４５
は第１コラムセレクタ３２から出力される信号ＥＢＬ１
を受ける。トランジスタＱＮ４４はノードＮ４６とノー
ドＮ４０との間に接続され、そのゲートには信号ＢＳ８
を受ける。トランジスタＱＰ４４はノードＮ４６とノー
ドＮ４１との間に接続され、そのゲートには信号ＢＳ９
を受ける。ノードＮ４６は第１コラムセレクタ３３から
出力される信号ＯＢＬ２を受ける。トランジスタＱＮ４
５はノードＮ４７とノードＮ４０との間に接続され、そ
のゲートには信号ＢＳ１０を受ける。トランジスタＱＰ
４５はノードＮ４７とノードＮ４１との間に接続され、
そのゲートには信号ＢＳ１１を受ける。ノードＮ４７は
第１コラムセレクタ３３から出力される信号ＥＢＬ２を
受ける。トランジスタＱＮ４８はノードＮ４８とノード
Ｎ４０との間に接続され、そのゲートには信号ＢＳ１２
を受ける。トランジスタＱＰ４６はノードＮ４８とノー
ドＮ４１との間に接続され、そのゲートには信号ＢＳ１
３を受ける。ノードＮ４８は第１コラムセレクタ３４か
ら出力される信号ＯＢＬ３を受ける。トランジスタＱＮ
４７はノードＮ４９とノードＮ４０との間に接続され、
そのゲートには信号ＢＳ１４を受ける。トランジスタＱ
Ｐ４７はノードＮ４９とノードＮ４１との間に接続さ
れ、そのゲートには信号ＢＳ１５を受ける。ノードＮ４
９は第１コラムセレクタ３４から出力される信号ＥＢＬ
３を受ける。
【００８６】第２コラムセレクタ３５は、メモリ制御回
路２８から出力される信号ＢＳ０〜ＢＳ１５に応答し
て、ノードＮ４０から信号Ｂ１と出力し、ノードＮ４１
から信号Ｂ２を出力する。
路２８から出力される信号ＢＳ０〜ＢＳ１５に応答し
て、ノードＮ４０から信号Ｂ１と出力し、ノードＮ４１
から信号Ｂ２を出力する。
【００８７】図７は図４中の電位制御回路３６の構成を
示す回路図である。図７を参照して、電位制御回路３６
は、スイッチ回路ＳＷ１〜ＳＷ３と、インバータＩＶ１
と、論理ゲートＬ１〜Ｌ３と、ＮチャネルＭＯＳトラン
ジスタＱＮ５１とを含む。
示す回路図である。図７を参照して、電位制御回路３６
は、スイッチ回路ＳＷ１〜ＳＷ３と、インバータＩＶ１
と、論理ゲートＬ１〜Ｌ３と、ＮチャネルＭＯＳトラン
ジスタＱＮ５１とを含む。
【００８８】信号線ＢＯは、スイッチ回路ＳＷ１を介し
て電位ＳＨＶノード４２と接続され、スイッチ回路ＳＷ
２を介して電位ＨＶノード４３と接続され、スイッチ回
路ＳＷ３を介して約２Ｖの電位を出力する電源電位ノー
ド４０と接続される。信号線ＢＯは第２コラムセレクタ
３５から出力された信号Ｂ２を受け、信号ＯＵＴ１とし
て出力する。
て電位ＳＨＶノード４２と接続され、スイッチ回路ＳＷ
２を介して電位ＨＶノード４３と接続され、スイッチ回
路ＳＷ３を介して約２Ｖの電位を出力する電源電位ノー
ド４０と接続される。信号線ＢＯは第２コラムセレクタ
３５から出力された信号Ｂ２を受け、信号ＯＵＴ１とし
て出力する。
【００８９】インバータＩＶ１はメモリ制御回路２８か
ら出力された信号ＥＲを受け、反転して信号Ｅ８として
出力する。論理ゲートＬ２はメモリ制御回路２８から出
力された信号ＰＧと、内部データ信号ＤＩＮ０とを受
け、ＮＯＲ論理演算結果を信号Ｅ５として出力する。
ら出力された信号ＥＲを受け、反転して信号Ｅ８として
出力する。論理ゲートＬ２はメモリ制御回路２８から出
力された信号ＰＧと、内部データ信号ＤＩＮ０とを受
け、ＮＯＲ論理演算結果を信号Ｅ５として出力する。
【００９０】論理ゲートＬ３は、メモリ制御回路２８か
ら出力される信号ＲＥと信号ＲＶと信号ＥＶとを受け
る。論理ゲートＬ３は入力される信号ＲＥと信号ＲＶと
信号ＥＶとが全てＨレベルのときは、Ｌレベルの信号Ｅ
２を出力し、それ以外の場合はＨレベルの信号Ｅ２を出
力する。
ら出力される信号ＲＥと信号ＲＶと信号ＥＶとを受け
る。論理ゲートＬ３は入力される信号ＲＥと信号ＲＶと
信号ＥＶとが全てＨレベルのときは、Ｌレベルの信号Ｅ
２を出力し、それ以外の場合はＨレベルの信号Ｅ２を出
力する。
【００９１】トランジスタＱＮ５１は信号線ＢＯと接地
電位ノード４１との間に接続され、そのゲートには論理
ゲートＬ１からの出力信号を受ける。論理ゲートＬ１は
信号Ｅ８とＥ５とＥ２とを受け、信号Ｅ８とＥ５とＥ２
とが全てＬレベルの場合にＨレベルの信号を出力する。
論理ゲートＬ１から出力される信号がＨレベルのとき、
トランジスタＱＮ５１はオンされ、信号線ＢＯの電位は
接地電位に維持される。
電位ノード４１との間に接続され、そのゲートには論理
ゲートＬ１からの出力信号を受ける。論理ゲートＬ１は
信号Ｅ８とＥ５とＥ２とを受け、信号Ｅ８とＥ５とＥ２
とが全てＬレベルの場合にＨレベルの信号を出力する。
論理ゲートＬ１から出力される信号がＨレベルのとき、
トランジスタＱＮ５１はオンされ、信号線ＢＯの電位は
接地電位に維持される。
【００９２】スイッチ回路ＳＷ１は複数のＮチャネルＭ
ＯＳトランジスタＱＮ５２〜５７と、ＰチャネルＭＯＳ
トランジスタＱＰ５２〜ＱＰ５７と、インバータＩＶ２
とを含む。インバータＩＶ２は信号Ｅ８を受け、反転し
て出力する。
ＯＳトランジスタＱＮ５２〜５７と、ＰチャネルＭＯＳ
トランジスタＱＰ５２〜ＱＰ５７と、インバータＩＶ２
とを含む。インバータＩＶ２は信号Ｅ８を受け、反転し
て出力する。
【００９３】トランジスタＱＰ５２とトランジスタＱＮ
５２とは電位ＳＨＶノード４２と接地電位ノード４１と
の間で直列に接続される。また、トランジスタＱＰ５３
とトランジスタＱＮ５３とは電位ＳＨＶノード４２と接
地電位ノード４１との間で直列に接続される。トランジ
スタＱＰ５２のゲートはトランジスタＱＮ５３のドレイ
ンと接続される。また、トランジスタＱＰ５３のゲート
はトランジスタＱＮ５２のドレインと接続される。トラ
ンジスタＱＮ５２のゲートはインバータＩＶ２の出力信
号を受け、トランジスタＱＮ５３のゲートは信号Ｅ８を
受ける。トランジスタＱＰ５４とトランジスタＱＮ５４
とは電位ＳＨＶノード４２と接地電位ノード４１との間
に直列に接続される。トランジスタＱＰ５４のゲートは
トランジスタＱＮ５３のドレインと接続される。また、
トランジスタＱＮ５４のゲートはインバータＩＶ２の出
力信号を受ける。
５２とは電位ＳＨＶノード４２と接地電位ノード４１と
の間で直列に接続される。また、トランジスタＱＰ５３
とトランジスタＱＮ５３とは電位ＳＨＶノード４２と接
地電位ノード４１との間で直列に接続される。トランジ
スタＱＰ５２のゲートはトランジスタＱＮ５３のドレイ
ンと接続される。また、トランジスタＱＰ５３のゲート
はトランジスタＱＮ５２のドレインと接続される。トラ
ンジスタＱＮ５２のゲートはインバータＩＶ２の出力信
号を受け、トランジスタＱＮ５３のゲートは信号Ｅ８を
受ける。トランジスタＱＰ５４とトランジスタＱＮ５４
とは電位ＳＨＶノード４２と接地電位ノード４１との間
に直列に接続される。トランジスタＱＰ５４のゲートは
トランジスタＱＮ５３のドレインと接続される。また、
トランジスタＱＮ５４のゲートはインバータＩＶ２の出
力信号を受ける。
【００９４】トランジスタＱＰ５５とトランジスタＱＮ
５４とはノードＮ５０と接地電位ノード４１との間で直
列に接続される。また、トランジスタＱＰ５６とトラン
ジスタＱＮ５６とはノードＮ５０と接地電位ノード４１
との間で直列に接続される。トランジスタＱＰ５７とト
ランジスタＱＮ５７とはノードＮ５０と接地電位ノード
４１との間に直列に接続される。
５４とはノードＮ５０と接地電位ノード４１との間で直
列に接続される。また、トランジスタＱＰ５６とトラン
ジスタＱＮ５６とはノードＮ５０と接地電位ノード４１
との間で直列に接続される。トランジスタＱＰ５７とト
ランジスタＱＮ５７とはノードＮ５０と接地電位ノード
４１との間に直列に接続される。
【００９５】トランジスタＱＰ５５のゲートはトランジ
スタＱＮ５６のドレインに接続される。トランジスタＱ
Ｐ５６のゲートはトランジスタＱＮ５７のドレインに接
続される。トランジスタＱＰ５７のゲートはトランジス
タＱＮ５６のドレインに接続される。トランジスタＱＮ
５６のゲートは信号Ｅ８を受ける。また、トランジスタ
ＱＮ５７のゲートはインバータＩＶ２の出力信号を受け
る。
スタＱＮ５６のドレインに接続される。トランジスタＱ
Ｐ５６のゲートはトランジスタＱＮ５７のドレインに接
続される。トランジスタＱＰ５７のゲートはトランジス
タＱＮ５６のドレインに接続される。トランジスタＱＮ
５６のゲートは信号Ｅ８を受ける。また、トランジスタ
ＱＮ５７のゲートはインバータＩＶ２の出力信号を受け
る。
【００９６】次に、スイッチ回路ＳＷ１の動作について
説明する。メモリ制御回路２８から出力される信号ＥＲ
がＨレベルのとき、スイッチ回路ＳＷ１内のトランジス
タＱＰ５３がオンされ、トランジスタＱＰ５２およびＱ
Ｐ５４はオフされる。また、トランジスタＱＰ５６がオ
ンされ、トランジスタＱＰ５５およびＱＰ５７はオフさ
れる。その結果、電位ＳＨＶノード４２と信号線ＢＯと
は切り離される。よって、信号ＥＲがＨレベルのとき
は、スイッチ回路ＳＷ１はオフされる。
説明する。メモリ制御回路２８から出力される信号ＥＲ
がＨレベルのとき、スイッチ回路ＳＷ１内のトランジス
タＱＰ５３がオンされ、トランジスタＱＰ５２およびＱ
Ｐ５４はオフされる。また、トランジスタＱＰ５６がオ
ンされ、トランジスタＱＰ５５およびＱＰ５７はオフさ
れる。その結果、電位ＳＨＶノード４２と信号線ＢＯと
は切り離される。よって、信号ＥＲがＨレベルのとき
は、スイッチ回路ＳＷ１はオフされる。
【００９７】一方、信号ＥＲがＬレベルのとき、スイッ
チ回路ＳＷ１内のトランジスタＱＰ５２およびＱＰ５４
はオンされ、トランジスタＱＰ５３はオフされる。ま
た、トランジスタＱＰ５５およびＱＰ５７がオンされ、
トランジスタＱＰ５６がオフされる。その結果、スイッ
チ回路ＳＷ１はオンされ、電位ＳＨＶノード４２と信号
線ＢＯとを接続する。
チ回路ＳＷ１内のトランジスタＱＰ５２およびＱＰ５４
はオンされ、トランジスタＱＰ５３はオフされる。ま
た、トランジスタＱＰ５５およびＱＰ５７がオンされ、
トランジスタＱＰ５６がオフされる。その結果、スイッ
チ回路ＳＷ１はオンされ、電位ＳＨＶノード４２と信号
線ＢＯとを接続する。
【００９８】他のスイッチ回路ＳＷ２およびＳＷ３の構
成もスイッチ回路ＳＷ１と同じであるため、その説明は
繰り返さない。なお、論理ゲートＬ２から出力される信
号Ｅ５がＨレベルのとき、スイッチ回路ＳＷ２はオンさ
れる。その結果、スイッチ回路ＳＷ２は電位ＨＶノード
４３と信号線ＢＯとを接続する。また、論理ゲートＬ３
から出力する信号Ｅ２がＨレベルのときに、スイッチ回
路ＳＷ３はオンされる。その結果、スイッチ回路ＳＷ３
はセンスアンプ回路２２と信号線ＢＯとを接続する。
成もスイッチ回路ＳＷ１と同じであるため、その説明は
繰り返さない。なお、論理ゲートＬ２から出力される信
号Ｅ５がＨレベルのとき、スイッチ回路ＳＷ２はオンさ
れる。その結果、スイッチ回路ＳＷ２は電位ＨＶノード
４３と信号線ＢＯとを接続する。また、論理ゲートＬ３
から出力する信号Ｅ２がＨレベルのときに、スイッチ回
路ＳＷ３はオンされる。その結果、スイッチ回路ＳＷ３
はセンスアンプ回路２２と信号線ＢＯとを接続する。
【００９９】なお、第２コラムセレクタ３５のノードＮ
４０は接地電位ノード４１に接続される。
４０は接地電位ノード４１に接続される。
【０１００】図８は図１中のセンスアンプ回路２２の構
成を示すブロック図である。図８を参照して、センスア
ンプ回路２２は、複数のセンスアンプ２２１〜２２８を
含む。
成を示すブロック図である。図８を参照して、センスア
ンプ回路２２は、複数のセンスアンプ２２１〜２２８を
含む。
【０１０１】センスアンプ２２１はビット線制御回路２
１から出力される信号ＯＵＴ１０と、メモリ制御回路２
８から出力される信号ＲＥと信号ＰＶと信号ＥＶとを受
け、信号ＯＵＴ２０を第１マルチプレクサ２３に出力す
る。同様に、センスアンプ２２２は信号ＯＵＴ１１と信
号ＲＥ，ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２１を出力
する。センスアンプ２２３は信号ＯＵＴ１２と信号Ｒ
Ｅ，ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２２を出力す
る。センスアンプ２２４は信号ＯＵＴ１３と信号ＲＥ，
ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２３を出力する。セ
ンスアンプ２２５は信号ＯＵＴ１４と信号ＲＥ，ＰＶ，
ＥＶ，とを受け、信号ＯＵＴ２４を出力する。センスア
ンプ２２６は信号ＯＵＴ１５と信号ＲＥ，ＰＶ，ＥＶ，
とを受け、信号ＯＵＴ２５を出力する。センスアンプ２
２７は信号ＯＵＴ１６と信号ＲＥ，ＰＶ，ＥＶ，とを受
け、信号ＯＵＴ２６を出力する。センスアンプ２２８は
信号ＯＵＴ１７と信号ＲＥ，ＰＶ，ＥＶ，とを受け、信
号ＯＵＴ２７を出力する。
１から出力される信号ＯＵＴ１０と、メモリ制御回路２
８から出力される信号ＲＥと信号ＰＶと信号ＥＶとを受
け、信号ＯＵＴ２０を第１マルチプレクサ２３に出力す
る。同様に、センスアンプ２２２は信号ＯＵＴ１１と信
号ＲＥ，ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２１を出力
する。センスアンプ２２３は信号ＯＵＴ１２と信号Ｒ
Ｅ，ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２２を出力す
る。センスアンプ２２４は信号ＯＵＴ１３と信号ＲＥ，
ＰＶ，ＥＶ，とを受け、信号ＯＵＴ２３を出力する。セ
ンスアンプ２２５は信号ＯＵＴ１４と信号ＲＥ，ＰＶ，
ＥＶ，とを受け、信号ＯＵＴ２４を出力する。センスア
ンプ２２６は信号ＯＵＴ１５と信号ＲＥ，ＰＶ，ＥＶ，
とを受け、信号ＯＵＴ２５を出力する。センスアンプ２
２７は信号ＯＵＴ１６と信号ＲＥ，ＰＶ，ＥＶ，とを受
け、信号ＯＵＴ２６を出力する。センスアンプ２２８は
信号ＯＵＴ１７と信号ＲＥ，ＰＶ，ＥＶ，とを受け、信
号ＯＵＴ２７を出力する。
【０１０２】図９は図８中のセンスアンプの構成を示す
回路図である。図９を参照して、センスアンプ２２１は
ＰチャネルＭＯＳトランジスタＱＰ６０〜ＱＰ６６と、
ＮチャネルＭＯＳトランジスタＱＮ６１およびＱＮ６２
とインバータＩＶ３とを含む。
回路図である。図９を参照して、センスアンプ２２１は
ＰチャネルＭＯＳトランジスタＱＰ６０〜ＱＰ６６と、
ＮチャネルＭＯＳトランジスタＱＮ６１およびＱＮ６２
とインバータＩＶ３とを含む。
【０１０３】トランジスタＱＰ６０とトランジスタＱＰ
６１とは電源電位ノード６０とノードＮ６０との間に直
列に接続される。トランジスタＱＰ６０のゲートは接地
電位ノード４１に接続される。また、トランジスタＱＰ
６１のゲートには信号ＲＥが入力される。トランジスタ
ＱＰ６２とトランジスタＱＰ６３とは電源電位ノード６
０とノードＮ６０との間で直列に接続される。トランジ
スタＱＰ６２のゲートは接地電位ノード４１に接続さ
れ、トランジスタＱＰ６３のゲートは信号ＰＶが入力さ
れる。トランジスタＱＰ６４とトランジスタＱＰ６５と
は電源電位ノード６０とノードＮ６０との間に直列に接
続される。トランジスタＱＰのゲートは接地電位ノード
４１と接続される。また、トランジスタＱＰ６５のゲー
トには信号ＥＶが入力される。
６１とは電源電位ノード６０とノードＮ６０との間に直
列に接続される。トランジスタＱＰ６０のゲートは接地
電位ノード４１に接続される。また、トランジスタＱＰ
６１のゲートには信号ＲＥが入力される。トランジスタ
ＱＰ６２とトランジスタＱＰ６３とは電源電位ノード６
０とノードＮ６０との間で直列に接続される。トランジ
スタＱＰ６２のゲートは接地電位ノード４１に接続さ
れ、トランジスタＱＰ６３のゲートは信号ＰＶが入力さ
れる。トランジスタＱＰ６４とトランジスタＱＰ６５と
は電源電位ノード６０とノードＮ６０との間に直列に接
続される。トランジスタＱＰのゲートは接地電位ノード
４１と接続される。また、トランジスタＱＰ６５のゲー
トには信号ＥＶが入力される。
【０１０４】トランジスタＱＮ６２はノードＮ６０とＮ
６１との間に接続される。また、トランジスタＱＰ６６
とトランジスタＱＮ６１とは電源電位ノード６０と接地
電位ノード４１との間に接続される。トランジスタＱＰ
６６のゲートおよびトランジスタＱＮ６１のゲートは、
ノードＮ６１と接続される。トランジスタＱＮ６２のゲ
ートはトランジスタＱＮ６１のドレインと接続される。
ノードＮ６１には信号ＯＵＴ１０が入力される。
６１との間に接続される。また、トランジスタＱＰ６６
とトランジスタＱＮ６１とは電源電位ノード６０と接地
電位ノード４１との間に接続される。トランジスタＱＰ
６６のゲートおよびトランジスタＱＮ６１のゲートは、
ノードＮ６１と接続される。トランジスタＱＮ６２のゲ
ートはトランジスタＱＮ６１のドレインと接続される。
ノードＮ６１には信号ＯＵＴ１０が入力される。
【０１０５】インバータＩＶ３の入力端子はノードＮ６
０と接続される。インバータＩＶ３はノードＮ６０から
出力される信号を受け、反転して信号ＯＵＴ２０として
出力する。
０と接続される。インバータＩＶ３はノードＮ６０から
出力される信号を受け、反転して信号ＯＵＴ２０として
出力する。
【０１０６】以上に示すように、センスアンプ２２１は
シングルエンド型のセンスアンプを構成する。
シングルエンド型のセンスアンプを構成する。
【０１０７】次に、センスアンプ２２１の動作について
説明する。センスアンプ２２１内のトランジスタＱＰ６
０，ＱＰ６２，ＱＰ６４のそれぞれの電流駆動力は、Ｑ
Ｐ６４の電流駆動力が一番大きく、次に、ＱＰ６０の電
流駆動力が大きく、ＱＰ６２の電流駆動力が一番小さ
い。
説明する。センスアンプ２２１内のトランジスタＱＰ６
０，ＱＰ６２，ＱＰ６４のそれぞれの電流駆動力は、Ｑ
Ｐ６４の電流駆動力が一番大きく、次に、ＱＰ６０の電
流駆動力が大きく、ＱＰ６２の電流駆動力が一番小さ
い。
【０１０８】通常の読出動作時には、信号ＲＥが活性化
（Ｌレベル）され、その他の信号ＰＶおよびＥＶは非活
性状態を維持する。その結果、トランジスタＱＰ６０の
電流駆動力に応答して、センスアンプの感度が決定す
る。次に、書込動作中のベリファイ動作時には、信号Ｐ
Ｖが活性状態（Ｌレベル）となり、その他の信号ＲＥお
よびＥＶは非活性状態を維持する。その結果、ノードＮ
６０には、電流駆動力の小さいトランジスタＱＰ６２が
接続される。その結果、ノードＮ６０の電位は、トラン
ジスタＱＮ６２を介したメモリセルによる引き抜き電流
が微小でも低下する。よってノードＮ６０の電位は、イ
ンバータＩＶ３の論理しきい値以下とならない。すなわ
ち、メモリセルのしきい値が十分高く、トランジスタＱ
Ｎ６２を介したメモリセルによる引き抜き電流が十分抑
えられていないとセンスアンプ２２１は「プログラム」
とは認識しない。よって、書込動作時においては、確実
に書込を行なった場合にのみセンスアンプ２２１はＬレ
ベルの信号ＯＵＴ２０を出力する。
（Ｌレベル）され、その他の信号ＰＶおよびＥＶは非活
性状態を維持する。その結果、トランジスタＱＰ６０の
電流駆動力に応答して、センスアンプの感度が決定す
る。次に、書込動作中のベリファイ動作時には、信号Ｐ
Ｖが活性状態（Ｌレベル）となり、その他の信号ＲＥお
よびＥＶは非活性状態を維持する。その結果、ノードＮ
６０には、電流駆動力の小さいトランジスタＱＰ６２が
接続される。その結果、ノードＮ６０の電位は、トラン
ジスタＱＮ６２を介したメモリセルによる引き抜き電流
が微小でも低下する。よってノードＮ６０の電位は、イ
ンバータＩＶ３の論理しきい値以下とならない。すなわ
ち、メモリセルのしきい値が十分高く、トランジスタＱ
Ｎ６２を介したメモリセルによる引き抜き電流が十分抑
えられていないとセンスアンプ２２１は「プログラム」
とは認識しない。よって、書込動作時においては、確実
に書込を行なった場合にのみセンスアンプ２２１はＬレ
ベルの信号ＯＵＴ２０を出力する。
【０１０９】また、消去動作中のベリファイ動作時で
は、信号ＥＶが活性状態（Ｌレベル）となり、その他の
信号ＲＥおよびＰＶは非活性状態（Ｈレベル）を維持す
る。その結果、ノードＮ６０には電流駆動力の大きいＱ
Ｐ６４が接続される。よって、ノードＮ６０の電位は、
トランジスタＱＮ６２を介したメモリセルによる引き抜
き電流が多少多めでも低下せず、インバータＩＶ３の論
理しきい値以下にならない。すなわち、メモリセルのし
きい値が十分低く、トランジスタＱＮ６２を介したメモ
リセルによる引き抜き電流が十分得られていないと「イ
レーズ」とは認識しない。その結果、消去動作時におい
ては、確実に消去した場合にのみセンスアンプ２２１は
Ｈレベルの信号ＯＵＴ２０を出力する。
は、信号ＥＶが活性状態（Ｌレベル）となり、その他の
信号ＲＥおよびＰＶは非活性状態（Ｈレベル）を維持す
る。その結果、ノードＮ６０には電流駆動力の大きいＱ
Ｐ６４が接続される。よって、ノードＮ６０の電位は、
トランジスタＱＮ６２を介したメモリセルによる引き抜
き電流が多少多めでも低下せず、インバータＩＶ３の論
理しきい値以下にならない。すなわち、メモリセルのし
きい値が十分低く、トランジスタＱＮ６２を介したメモ
リセルによる引き抜き電流が十分得られていないと「イ
レーズ」とは認識しない。その結果、消去動作時におい
ては、確実に消去した場合にのみセンスアンプ２２１は
Ｈレベルの信号ＯＵＴ２０を出力する。
【０１１０】以上に示すように、書込動作と消去動作と
でのベリファイ時におけるセンスアンプの感度を変更す
ることで、センスアンプの信頼性を高めることができ
る。
でのベリファイ時におけるセンスアンプの感度を変更す
ることで、センスアンプの信頼性を高めることができ
る。
【０１１１】なお、図９ではセンスアンプ２２１につい
て説明したが、他のセンスアンプ回路２２２〜２２８の
構成についてもセンスアンプ２２１と同じであるため、
その説明は繰り返さない。
て説明したが、他のセンスアンプ回路２２２〜２２８の
構成についてもセンスアンプ２２１と同じであるため、
その説明は繰り返さない。
【０１１２】図９ではセンスアンプをシングルエンド型
としたが、センスアンプは他の構成であってもよい。
としたが、センスアンプは他の構成であってもよい。
【０１１３】図１０は図８中のセンスアンプの他の構成
を示す回路図である。図１０を参照して、センスアンプ
２２１はセンス回路６１および６２と、差動増幅回路６
３と、リファレンス電位発生回路６４とを含む。
を示す回路図である。図１０を参照して、センスアンプ
２２１はセンス回路６１および６２と、差動増幅回路６
３と、リファレンス電位発生回路６４とを含む。
【０１１４】センス回路６１はＰチャネルＭＯＳトラン
ジスタＱＰ７０，ＱＰ７１とＮチャネルＭＯＳトランジ
スタＱＮ７０〜ＱＮ７２を含む。
ジスタＱＰ７０，ＱＰ７１とＮチャネルＭＯＳトランジ
スタＱＮ７０〜ＱＮ７２を含む。
【０１１５】トランジスタＱＰ７０とトランジスタＱＮ
７２とは電源電位ノード６０とノードＮ７２との間を直
列に接続する。トランジスタＱＰ７０のゲートは接地電
位ノード４１に接続される。トランジスタＱＰ７１とト
ランジスタＱＮ７０とは電源電位ノード６０と接地電位
ノード４１との間に直列に接続される。トランジスタＱ
Ｐ７１のゲートとトランジスタＱＮ７０のゲートとはと
もにノードＮ７２に接続される。トランジスタＱＮ７２
のゲートはトランジスタＱＮ７０のドレインと接続され
る。センス回路６１はノードＮ７２に信号ＯＵＴ１０を
受け、トランジスタＱＰ７０とトランジスタＱＮ７２と
の接続点であるノードＮ７０から信号を出力する。
７２とは電源電位ノード６０とノードＮ７２との間を直
列に接続する。トランジスタＱＰ７０のゲートは接地電
位ノード４１に接続される。トランジスタＱＰ７１とト
ランジスタＱＮ７０とは電源電位ノード６０と接地電位
ノード４１との間に直列に接続される。トランジスタＱ
Ｐ７１のゲートとトランジスタＱＮ７０のゲートとはと
もにノードＮ７２に接続される。トランジスタＱＮ７２
のゲートはトランジスタＱＮ７０のドレインと接続され
る。センス回路６１はノードＮ７２に信号ＯＵＴ１０を
受け、トランジスタＱＰ７０とトランジスタＱＮ７２と
の接続点であるノードＮ７０から信号を出力する。
【０１１６】トランジスタＱＮ７１はノードＮ７２と接
地電位ノード４１との間に接続され、そのゲートは電源
電位ノード６０に接続される。トランジスタＱＮ７１は
そのゲート長が長いため、微小電流しか流れない。その
結果、トランジスタＱＮ７１はノードＮ７０の動作点を
調整する役割を有する。
地電位ノード４１との間に接続され、そのゲートは電源
電位ノード６０に接続される。トランジスタＱＮ７１は
そのゲート長が長いため、微小電流しか流れない。その
結果、トランジスタＱＮ７１はノードＮ７０の動作点を
調整する役割を有する。
【０１１７】なお、センス回路６２の構成もセンス回路
６１の構成と同じであるため、その説明は繰り返さな
い。ただし、センス回路６２は信号ＯＵＴ１０の代わり
に、リファレンス電位発生回路６４から出力される信号
φＢを受ける。
６１の構成と同じであるため、その説明は繰り返さな
い。ただし、センス回路６２は信号ＯＵＴ１０の代わり
に、リファレンス電位発生回路６４から出力される信号
φＢを受ける。
【０１１８】差動増幅回路６３はトランジスタＱＰ７
２，ＱＰ７３と、トランジスタＱＮ７３〜ＱＮ７５とを
含む。
２，ＱＰ７３と、トランジスタＱＮ７３〜ＱＮ７５とを
含む。
【０１１９】トランジスタＱＰ７２とトランジスタＱＮ
７３とトランジスタＱＮ７５とは電源電位ノード６０と
接地電位ノード４１との間を直列に接続する。また、ト
ランジスタＱＰ７３とトランジスタＱＮ７４とは電源電
位ノード６０とトランジスタＱＮ７５のドレインとの間
を直列に接続する。トランジスタＱＰ７２のゲートはト
ランジスタＱＰ７３のゲートと接続される。また、トラ
ンジスタＱＰ７３のゲートはダイオード接続される。よ
って、トランジスタＱＰ７２とトランジスタＱＰ７３と
はカレントミラーを構成する。トランジスタＱＮ７３の
ゲートはセンス回路６１の出力信号を受ける。また、ト
ランジスタＱＮ７４のゲートはセンス回路６２の出力信
号を受ける。トランジスタＱＮ７５のゲートは電源電位
ノード６０と接続される。トランジスタＱＮ７５は定電
流源として機能する。差動増幅回路６３はセンス回路６
１の出力信号とセンス回路６２の出力信号とを比較し、
その結果をトランジスタＱＰ７２とトランジスタＱＮ７
３との接続点であるノードＮ７３から出力する。インバ
ータＩＶ４は差動増幅回路６３の出力信号を受け、反転
して出力する。インバータＩＶ５はインバータＩＶ４の
出力信号を受け、反転して信号ＯＵＴ２０として出力す
る。
７３とトランジスタＱＮ７５とは電源電位ノード６０と
接地電位ノード４１との間を直列に接続する。また、ト
ランジスタＱＰ７３とトランジスタＱＮ７４とは電源電
位ノード６０とトランジスタＱＮ７５のドレインとの間
を直列に接続する。トランジスタＱＰ７２のゲートはト
ランジスタＱＰ７３のゲートと接続される。また、トラ
ンジスタＱＰ７３のゲートはダイオード接続される。よ
って、トランジスタＱＰ７２とトランジスタＱＰ７３と
はカレントミラーを構成する。トランジスタＱＮ７３の
ゲートはセンス回路６１の出力信号を受ける。また、ト
ランジスタＱＮ７４のゲートはセンス回路６２の出力信
号を受ける。トランジスタＱＮ７５のゲートは電源電位
ノード６０と接続される。トランジスタＱＮ７５は定電
流源として機能する。差動増幅回路６３はセンス回路６
１の出力信号とセンス回路６２の出力信号とを比較し、
その結果をトランジスタＱＰ７２とトランジスタＱＮ７
３との接続点であるノードＮ７３から出力する。インバ
ータＩＶ４は差動増幅回路６３の出力信号を受け、反転
して出力する。インバータＩＶ５はインバータＩＶ４の
出力信号を受け、反転して信号ＯＵＴ２０として出力す
る。
【０１２０】リファレンス電位発生回路６４はトランジ
スタＱＮ７９〜ＱＮ８１とリファレンスセルＲＣ１〜Ｒ
Ｃ３とを含む。
スタＱＮ７９〜ＱＮ８１とリファレンスセルＲＣ１〜Ｒ
Ｃ３とを含む。
【０１２１】トランジスタＱＮ７９とリファレンスセル
ＲＣ１とはセンス回路６２内のノードＮ７２と接地電位
ノード４１との間に直列に接続される。また、トランジ
スタＱＮ８０とリファレンスセルＲＣ２とはセンス回路
６２内のノードＮ７２と接地電位ノード４１との間に直
列に接続される。また、トランジスタＱＮ８１とリファ
レンスセルＲＣ３とはセンス回路６２内のノードＮ７２
と接地電位ノード４１との間に直列に接続される。トラ
ンジスタＱＮ７９のゲートには信号ＲＥが入力される。
トランジスタＱＮ８０のゲートには信号ＰＶが入力され
る。トランジスタＱＮ８１のゲートには信号ＥＶが入力
される。
ＲＣ１とはセンス回路６２内のノードＮ７２と接地電位
ノード４１との間に直列に接続される。また、トランジ
スタＱＮ８０とリファレンスセルＲＣ２とはセンス回路
６２内のノードＮ７２と接地電位ノード４１との間に直
列に接続される。また、トランジスタＱＮ８１とリファ
レンスセルＲＣ３とはセンス回路６２内のノードＮ７２
と接地電位ノード４１との間に直列に接続される。トラ
ンジスタＱＮ７９のゲートには信号ＲＥが入力される。
トランジスタＱＮ８０のゲートには信号ＰＶが入力され
る。トランジスタＱＮ８１のゲートには信号ＥＶが入力
される。
【０１２２】リファレンスセルＲＣ１〜ＲＣ３はノーマ
ルメモリセルと同じ構造、材質、サイズを有する。リフ
ァレンスセルＲＣ１〜ＲＣ３のゲートは共にリファレン
ス用ワード線ＲＷＬが接続される。
ルメモリセルと同じ構造、材質、サイズを有する。リフ
ァレンスセルＲＣ１〜ＲＣ３のゲートは共にリファレン
ス用ワード線ＲＷＬが接続される。
【０１２３】ここで、リファレンスセルＲＣ１のしきい
値よりも、リファレンスセルＲＣ２のしきい値を大きく
し、リファレンスセルＲＣ１のしきい値よりもリファレ
ンスセルＲＣ３のしきい値を小さくする。たとえば、リ
ファレンスセルＲＣ１のしきい値を２．５Ｖとしたと
き、リファレンスセルＲＣ２のしきい値を３．５Ｖと
し、リファレンスセルＲＣ３のしきい値を１．５Ｖとす
る。
値よりも、リファレンスセルＲＣ２のしきい値を大きく
し、リファレンスセルＲＣ１のしきい値よりもリファレ
ンスセルＲＣ３のしきい値を小さくする。たとえば、リ
ファレンスセルＲＣ１のしきい値を２．５Ｖとしたと
き、リファレンスセルＲＣ２のしきい値を３．５Ｖと
し、リファレンスセルＲＣ３のしきい値を１．５Ｖとす
る。
【０１２４】その結果、センス回路６２の出力信号の電
位は書込動作中のベリファイ時が一番高く、消去動作中
のベリファイ時が一番低くなる。よって、書込動作にお
いては、確実に書込を行なった場合にのみ信号ＯＵＴ２
０がＬレベルとなる。また、消去動作においては、確実
の消去を行なった場合にのみ信号ＯＵＴ２０がＨレベル
となる。
位は書込動作中のベリファイ時が一番高く、消去動作中
のベリファイ時が一番低くなる。よって、書込動作にお
いては、確実に書込を行なった場合にのみ信号ＯＵＴ２
０がＬレベルとなる。また、消去動作においては、確実
の消去を行なった場合にのみ信号ＯＵＴ２０がＨレベル
となる。
【０１２５】以上の結果、センスアンプ２２１は書込動
作と消去動作とで、そのセンスアンプの感度を変化させ
ることで、より確実に書込状況および消去状況を確認す
ることができる。
作と消去動作とで、そのセンスアンプの感度を変化させ
ることで、より確実に書込状況および消去状況を確認す
ることができる。
【０１２６】なお、図１０ではセンスアンプ２２１の構
成について示したが、他のセンスアンプ２２２〜２２８
についてもセンスアンプ２２１と同じ構成であるため、
その説明は繰り返さない。
成について示したが、他のセンスアンプ２２２〜２２８
についてもセンスアンプ２２１と同じ構成であるため、
その説明は繰り返さない。
【０１２７】図１１は図１中のロウデコーダ２９の構成
について示すブロック図である。図１１を参照して、ロ
ウデコーダ２９は複数のワードドライバＷＤ０〜ＷＤ２
５５を含む。ワードドライバＷＤｑ（ｑは０〜２５５ま
での整数）は、メモリ制御回路２８から出力される信号
ＲＯＷｑと、信号ＰＧ，ＲＥ，ＰＶ，ＥＶ，ＳＨＧＶ，
ＨＧＶとを受け、ワード線ＷＬｑに活性化された信号を
出力する。
について示すブロック図である。図１１を参照して、ロ
ウデコーダ２９は複数のワードドライバＷＤ０〜ＷＤ２
５５を含む。ワードドライバＷＤｑ（ｑは０〜２５５ま
での整数）は、メモリ制御回路２８から出力される信号
ＲＯＷｑと、信号ＰＧ，ＲＥ，ＰＶ，ＥＶ，ＳＨＧＶ，
ＨＧＶとを受け、ワード線ＷＬｑに活性化された信号を
出力する。
【０１２８】図１２は図１１中のワードドライバの構成
を示す回路図である。図１２を参照して、ワードドライ
バＷＤ０は、論理ゲートＬ１０〜Ｌ１３と、スイッチ回
路ＳＷ４，ＳＷ５と、トランジスタＱＮ８２とを含む。
を示す回路図である。図１２を参照して、ワードドライ
バＷＤ０は、論理ゲートＬ１０〜Ｌ１３と、スイッチ回
路ＳＷ４，ＳＷ５と、トランジスタＱＮ８２とを含む。
【０１２９】ワード線ＷＬ０は、スイッチ回路ＳＷ４を
介して電位ＳＨＧＶノード７１と接続され、スイッチ回
路ＳＷ５を介して電位ＨＧＶノード７２と接続される。
スイッチ回路ＳＷ４およびＳＷ５の構成は図７に示した
スイッチ回路ＳＷ１と同じであるため、その説明は繰り
返さない。
介して電位ＳＨＧＶノード７１と接続され、スイッチ回
路ＳＷ５を介して電位ＨＧＶノード７２と接続される。
スイッチ回路ＳＷ４およびＳＷ５の構成は図７に示した
スイッチ回路ＳＷ１と同じであるため、その説明は繰り
返さない。
【０１３０】論理ゲートＬ１０は信号ＰＧと信号ＲＯＷ
０とを受け、信号ＰＧの反転信号と信号ＲＯＷ０とのＡ
ＮＤ論理演算結果を信号Ｅ１０として出力する。信号Ｅ
１０がＨレベルのとき、スイッチ回路ＳＷ４はオフされ
るため、ワード線ＷＬ０と電位ＳＨＧＶノード７１とは
切り離される。一方、信号Ｅ１０がＬレベルのとき、ス
イッチ回路ＳＷ４はオンされる。よって、ワード線ＷＬ
０の電位は電位ＳＨＧＶに維持される。
０とを受け、信号ＰＧの反転信号と信号ＲＯＷ０とのＡ
ＮＤ論理演算結果を信号Ｅ１０として出力する。信号Ｅ
１０がＨレベルのとき、スイッチ回路ＳＷ４はオフされ
るため、ワード線ＷＬ０と電位ＳＨＧＶノード７１とは
切り離される。一方、信号Ｅ１０がＬレベルのとき、ス
イッチ回路ＳＷ４はオンされる。よって、ワード線ＷＬ
０の電位は電位ＳＨＧＶに維持される。
【０１３１】論理ゲートＬ１２は信号ＲＥとＰＶとＥＶ
とを受ける。信号ＲＥとＰＶとＥＶとが全てＨレベルの
とき、論理ゲートＬ１２はＬレベルの信号を出力する。
信号ＲＥとＰＶとＥＶのうちいずれか１つでもＬレベル
の信号であるときは、論理ゲートＬ１２はＨレベルの信
号を出力する。論理ゲートＬ１３は論理ゲートＬ１２の
出力信号と信号ＲＯＷ０とを受け、ＡＮＤ論理演算結果
を信号Ｅ４として出力する。
とを受ける。信号ＲＥとＰＶとＥＶとが全てＨレベルの
とき、論理ゲートＬ１２はＬレベルの信号を出力する。
信号ＲＥとＰＶとＥＶのうちいずれか１つでもＬレベル
の信号であるときは、論理ゲートＬ１２はＨレベルの信
号を出力する。論理ゲートＬ１３は論理ゲートＬ１２の
出力信号と信号ＲＯＷ０とを受け、ＡＮＤ論理演算結果
を信号Ｅ４として出力する。
【０１３２】スイッチ回路ＳＷ５は信号Ｅ４がＨレベル
のとき、オフされる。よって、このとき、電位ＨＧＶノ
ード７２とワード線ＷＬ０とは切り離される。一方、信
号Ｅ４がＬレベルのとき、スイッチ回路ＳＷ５はオンさ
れる。よって、電位ＨＧＶノード７２とワード線ＷＬ０
とは接続され、ワード線ＷＬ０の電位は電位ＨＧＶに維
持される。
のとき、オフされる。よって、このとき、電位ＨＧＶノ
ード７２とワード線ＷＬ０とは切り離される。一方、信
号Ｅ４がＬレベルのとき、スイッチ回路ＳＷ５はオンさ
れる。よって、電位ＨＧＶノード７２とワード線ＷＬ０
とは接続され、ワード線ＷＬ０の電位は電位ＨＧＶに維
持される。
【０１３３】図１３は図１中のメモリ制御回路の構成を
示すブロック図である。図１３を参照して、メモリ制御
回路２８は周辺回路２８１と、カウント回路２８２と、
ＳＨＧＶ検知回路２８５と、ＳＨＶ検知回路２８６と、
ＨＶ検知回路２８７と、ＨＧＶ検知回路２８８と、ＳＨ
ＧＶオシレータ２８９と、ＳＨＶオシレータ２９０と、
ＨＶオシレータ２９１と、ＨＧＶオシレータ２９２と、
ＳＨＧＶチャージポンプ２９３と、ＳＨＶチャージポン
プ２９４と、ＨＶチャージポンプ２９５と、ＨＧＶチャ
ージポンプ２９６とを含む。
示すブロック図である。図１３を参照して、メモリ制御
回路２８は周辺回路２８１と、カウント回路２８２と、
ＳＨＧＶ検知回路２８５と、ＳＨＶ検知回路２８６と、
ＨＶ検知回路２８７と、ＨＧＶ検知回路２８８と、ＳＨ
ＧＶオシレータ２８９と、ＳＨＶオシレータ２９０と、
ＨＶオシレータ２９１と、ＨＧＶオシレータ２９２と、
ＳＨＧＶチャージポンプ２９３と、ＳＨＶチャージポン
プ２９４と、ＨＶチャージポンプ２９５と、ＨＧＶチャ
ージポンプ２９６とを含む。
【０１３４】周辺回路２８１は、半導体記憶装置１００
全体を制御する。周辺回路２８１は、書込動作時に信号
ＰＧおよびＰＶを出力し、消去動作時に信号ＥＲおよび
ＥＶを出力する。また、周辺回路２８１はコンパレータ
２５から出力される信号ＶＥＲＩＦＹを受ける。
全体を制御する。周辺回路２８１は、書込動作時に信号
ＰＧおよびＰＶを出力し、消去動作時に信号ＥＲおよび
ＥＶを出力する。また、周辺回路２８１はコンパレータ
２５から出力される信号ＶＥＲＩＦＹを受ける。
【０１３５】カウント回路２８２は４ビットカウンタで
ある。カウント回路２８２は周辺回路２８１から信号Ｐ
Ｇを出力されるごとに、カウント数を１カウント上げ、
カウント信号ＣＯＮＴ０〜ＣＯＮＴ３を出力する。
ある。カウント回路２８２は周辺回路２８１から信号Ｐ
Ｇを出力されるごとに、カウント数を１カウント上げ、
カウント信号ＣＯＮＴ０〜ＣＯＮＴ３を出力する。
【０１３６】ＳＨＧＶ検知回路２８５とＳＨＧＶオシレ
ータ２８９とＳＨＧＶチャージポンプ２９３とは昇圧回
路を構成する。
ータ２８９とＳＨＧＶチャージポンプ２９３とは昇圧回
路を構成する。
【０１３７】ＳＨＧＶ検知回路２８５は、ＳＨＧＶチャ
ージポンプ２９３から出力される信号ＳＨＧＶを受け、
信号ＳＨＧＶの電位が所定の電位に達しているか否かを
検知する。受けた信号ＳＨＧＶの電位が所定の電位に達
していたないとき、ＳＨＧＶ検知回路２８５はＳＨＧＶ
オシレータ２８９に対してＨレベルの信号φＣ１を出力
する。受けた信号ＳＨＧＶの電位が所定の電位に達して
いるとき、ＳＨＧＶ検知回路２８５はＳＨＧＶオシレー
タ２８９に対してＬレベルの信号φＣ１を出力する。
ージポンプ２９３から出力される信号ＳＨＧＶを受け、
信号ＳＨＧＶの電位が所定の電位に達しているか否かを
検知する。受けた信号ＳＨＧＶの電位が所定の電位に達
していたないとき、ＳＨＧＶ検知回路２８５はＳＨＧＶ
オシレータ２８９に対してＨレベルの信号φＣ１を出力
する。受けた信号ＳＨＧＶの電位が所定の電位に達して
いるとき、ＳＨＧＶ検知回路２８５はＳＨＧＶオシレー
タ２８９に対してＬレベルの信号φＣ１を出力する。
【０１３８】ＳＨＧＶオシレータ２８９は信号φＣ１が
Ｈレベルのとき、ＳＨＧＶチャージポンプ２９３が昇圧
するためのクロック信号を出力する。信号φＣ１がＬレ
ベルのとき、ＳＨＧＶオシレータ２８９はその動作を停
止する。
Ｈレベルのとき、ＳＨＧＶチャージポンプ２９３が昇圧
するためのクロック信号を出力する。信号φＣ１がＬレ
ベルのとき、ＳＨＧＶオシレータ２８９はその動作を停
止する。
【０１３９】ＳＨＧＶチャージポンプ２９３は、書込動
作時に、ＳＨＧＶオシレータから出力されるクロック信
号に応答して昇圧した電位を有する信号ＳＨＧＶを出力
する。なお、信号ＳＨＧＶは書込動作時のゲート電位で
ある。
作時に、ＳＨＧＶオシレータから出力されるクロック信
号に応答して昇圧した電位を有する信号ＳＨＧＶを出力
する。なお、信号ＳＨＧＶは書込動作時のゲート電位で
ある。
【０１４０】ＳＨＶ検知回路２８６とＳＨＶオシレータ
２９０とＳＨＶチャージポンプ２９４とは昇圧回路を構
成する。
２９０とＳＨＶチャージポンプ２９４とは昇圧回路を構
成する。
【０１４１】ＳＨＶ検知回路２８６は、ＳＨＶチャージ
ポンプ２９３から出力される信号ＳＨＶを受け、信号Ｓ
ＨＶの電位が所定の電位に達しているか否かを検知し、
信号φＣ２を出力する。
ポンプ２９３から出力される信号ＳＨＶを受け、信号Ｓ
ＨＶの電位が所定の電位に達しているか否かを検知し、
信号φＣ２を出力する。
【０１４２】ＳＨＶオシレータ２９０は信号φＣ２に応
答して、ＳＨＶチャージポンプ２９４が昇圧するための
クロック信号を出力する。
答して、ＳＨＶチャージポンプ２９４が昇圧するための
クロック信号を出力する。
【０１４３】ＳＨＶチャージポンプ２９４は、消去動作
時に、ＳＨＶオシレータ２９０から出力されるクロック
信号に応答して昇圧した電位を有する信号ＳＨＶを出力
する。なお、信号ＳＨＶは消去動作時のドレイン電位で
ある。
時に、ＳＨＶオシレータ２９０から出力されるクロック
信号に応答して昇圧した電位を有する信号ＳＨＶを出力
する。なお、信号ＳＨＶは消去動作時のドレイン電位で
ある。
【０１４４】ＨＶ検知回路２８７とＨＶオシレータ２９
１とＨＶチャージポンプ２９５とは昇圧回路を構成す
る。
１とＨＶチャージポンプ２９５とは昇圧回路を構成す
る。
【０１４５】ＨＶ検知回路２８７は、ＨＶチャージポン
プ２９５から出力される信号ＨＶを受け、信号ＨＶの電
位が所定の電位に達しているか否かを検知し、信号φＣ
３を出力する。
プ２９５から出力される信号ＨＶを受け、信号ＨＶの電
位が所定の電位に達しているか否かを検知し、信号φＣ
３を出力する。
【０１４６】ＨＶオシレータ２９１は信号φＣ３に応答
して、ＨＶチャージポンプ２９５が昇圧するためのクロ
ック信号を出力する。
して、ＨＶチャージポンプ２９５が昇圧するためのクロ
ック信号を出力する。
【０１４７】ＨＶチャージポンプ２９５は、書込動作時
に、ＨＶオシレータ２９１から出力されるクロック信号
に応答して昇圧した電位を有する信号ＨＶを出力する。
なお、信号ＨＶは書込動作時のドレイン電位である。
に、ＨＶオシレータ２９１から出力されるクロック信号
に応答して昇圧した電位を有する信号ＨＶを出力する。
なお、信号ＨＶは書込動作時のドレイン電位である。
【０１４８】ＨＧＶ検知回路２８８とＨＧＶオシレータ
２９２とＨＧＶチャージポンプ２９６とは昇圧回路を構
成する。
２９２とＨＧＶチャージポンプ２９６とは昇圧回路を構
成する。
【０１４９】ＨＧＶ検知回路２８８は、ＨＧＶチャージ
ポンプ２９６から出力される信号ＨＧＶを受け、信号Ｈ
ＧＶの電位が所定の電位に達しているか否かを検知し、
信号φＣ４を出力する。
ポンプ２９６から出力される信号ＨＧＶを受け、信号Ｈ
ＧＶの電位が所定の電位に達しているか否かを検知し、
信号φＣ４を出力する。
【０１５０】ＨＧＶオシレータ２９２は信号φＣ４に応
答して、ＨＧＶチャージポンプ２９６が昇圧するための
クロック信号を出力する。
答して、ＨＧＶチャージポンプ２９６が昇圧するための
クロック信号を出力する。
【０１５１】ＨＧＶチャージポンプ２９６は、読出動作
時に、ＨＧＶオシレータ２９２から出力されるクロック
信号に応答して昇圧した電位を有する信号ＨＧＶを出力
する。なお、信号ＨＧＶは読出動作時のゲート電位であ
る。
時に、ＨＧＶオシレータ２９２から出力されるクロック
信号に応答して昇圧した電位を有する信号ＨＧＶを出力
する。なお、信号ＨＧＶは読出動作時のゲート電位であ
る。
【０１５２】図１４は図１３中のＳＨＶ検知回路の構成
を示す回路図である。図１４を参照して、ＳＨＶ検知回
路２８６は、ＰチャネルＭＯＳトランジスタＱＰ７５お
よびＱＰ７６と、ＮチャネルＭＯＳトランジスタＱＮ８
５およびＱＮ８６と、抵抗素子Ｒ１〜Ｒ６と、トランス
ファゲートＴ１〜Ｔ４と、インバータＩＶ１０〜ＩＶ１
３と、オペアンプＯＰ１およびＯＰ２とを含む。
を示す回路図である。図１４を参照して、ＳＨＶ検知回
路２８６は、ＰチャネルＭＯＳトランジスタＱＰ７５お
よびＱＰ７６と、ＮチャネルＭＯＳトランジスタＱＮ８
５およびＱＮ８６と、抵抗素子Ｒ１〜Ｒ６と、トランス
ファゲートＴ１〜Ｔ４と、インバータＩＶ１０〜ＩＶ１
３と、オペアンプＯＰ１およびＯＰ２とを含む。
【０１５３】トランジスタＱＰ７５と抵抗素子Ｒ６とは
電源電位ノード６０と接地電位ノード４１との間に直列
に接続される。トランジスタＱＰ７５のゲートにはオペ
アンプＯＰ１の出力端子が接続される。オペアンプＯＰ
１の反転入力端子には参照電位Ｖｒｅｆが入力される。
また、オペアンプＯＰ１の非反転入力端子はトランジス
タＱＰ７５のドレインと接続される。
電源電位ノード６０と接地電位ノード４１との間に直列
に接続される。トランジスタＱＰ７５のゲートにはオペ
アンプＯＰ１の出力端子が接続される。オペアンプＯＰ
１の反転入力端子には参照電位Ｖｒｅｆが入力される。
また、オペアンプＯＰ１の非反転入力端子はトランジス
タＱＰ７５のドレインと接続される。
【０１５４】トランジスタＱＰ７６とトランジスタＱＮ
８５とは電源電位ノード６０と接地電位ノード４１との
間に直列に接続される。トランジスタＱＰ７６のゲート
はオペアンプＯＰ１の出力端子と接続される。トランジ
スタＱＮ８５はダイオード接続される。
８５とは電源電位ノード６０と接地電位ノード４１との
間に直列に接続される。トランジスタＱＰ７６のゲート
はオペアンプＯＰ１の出力端子と接続される。トランジ
スタＱＮ８５はダイオード接続される。
【０１５５】抵抗素子Ｒ１〜Ｒ５およびトランジスタＱ
Ｎ８６とは直列に接続される。抵抗素子Ｒ１の２つの端
子のうち、抵抗素子Ｒ２と接続されていない端子には、
ＳＨＶチャージポンプ２９４から出力される信号ＳＨＶ
が入力される。また、トランジスタＱＮ８６のドレイン
は抵抗素子Ｒ５と接続され、そのゲートはトランジスタ
ＱＮ８５のゲートと接続される。トランジスタＱＮ８６
のソースは接地電位ノード４１と接続される。
Ｎ８６とは直列に接続される。抵抗素子Ｒ１の２つの端
子のうち、抵抗素子Ｒ２と接続されていない端子には、
ＳＨＶチャージポンプ２９４から出力される信号ＳＨＶ
が入力される。また、トランジスタＱＮ８６のドレイン
は抵抗素子Ｒ５と接続され、そのゲートはトランジスタ
ＱＮ８５のゲートと接続される。トランジスタＱＮ８６
のソースは接地電位ノード４１と接続される。
【０１５６】トランスファゲートＴ１〜Ｔ４はそれぞれ
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタとで構成される。
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタとで構成される。
【０１５７】トランスファゲートＴ１と抵抗素子Ｒ１と
は並列に接続される。トランスファゲートＴ１内のＰチ
ャネルＭＯＳトランジスタのゲートにはインバータＩＶ
１０の出力信号が入力される。インバータＩＶ１０およ
びＮチャネルＭＯＳトランジスタのゲートにはカウント
回路２８２から出力されるカウント信号ＣＮＴ３が入力
される。トランスファゲートＴ２と抵抗素子Ｒ２とは並
列に接続される。トランスファゲートＴ２内のＰチャネ
ルＭＯＳトランジスタのゲートにはインバータＩＶ１１
の出力信号が入力される。インバータＩＶ１１およびＮ
チャネルＭＯＳトランジスタのゲートにはカウント回路
２８２から出力されるカウント信号ＣＮＴ２が入力され
る。トランスファゲートＴ３と抵抗素子Ｒ３とは並列に
接続される。トランスファゲートＴ３内のＰチャネルＭ
ＯＳトランジスタのゲートにはインバータＩＶ１２の出
力信号が入力される。インバータＩＶ１２およびＮチャ
ネルＭＯＳトランジスタのゲートにはカウント回路２８
２から出力されるカウント信号ＣＮＴ１が入力される。
トランスファゲートＴ４と抵抗素子Ｒ４とは並列に接続
される。トランスファゲートＴ４内のＰチャネルＭＯＳ
トランジスタのゲートにはインバータＩＶ１３の出力信
号が入力される。インバータＩＶ１３およびＮチャネル
ＭＯＳトランジスタのゲートにはカウント回路２８２か
ら出力されるカウント信号ＣＮＴ０が入力される。
は並列に接続される。トランスファゲートＴ１内のＰチ
ャネルＭＯＳトランジスタのゲートにはインバータＩＶ
１０の出力信号が入力される。インバータＩＶ１０およ
びＮチャネルＭＯＳトランジスタのゲートにはカウント
回路２８２から出力されるカウント信号ＣＮＴ３が入力
される。トランスファゲートＴ２と抵抗素子Ｒ２とは並
列に接続される。トランスファゲートＴ２内のＰチャネ
ルＭＯＳトランジスタのゲートにはインバータＩＶ１１
の出力信号が入力される。インバータＩＶ１１およびＮ
チャネルＭＯＳトランジスタのゲートにはカウント回路
２８２から出力されるカウント信号ＣＮＴ２が入力され
る。トランスファゲートＴ３と抵抗素子Ｒ３とは並列に
接続される。トランスファゲートＴ３内のＰチャネルＭ
ＯＳトランジスタのゲートにはインバータＩＶ１２の出
力信号が入力される。インバータＩＶ１２およびＮチャ
ネルＭＯＳトランジスタのゲートにはカウント回路２８
２から出力されるカウント信号ＣＮＴ１が入力される。
トランスファゲートＴ４と抵抗素子Ｒ４とは並列に接続
される。トランスファゲートＴ４内のＰチャネルＭＯＳ
トランジスタのゲートにはインバータＩＶ１３の出力信
号が入力される。インバータＩＶ１３およびＮチャネル
ＭＯＳトランジスタのゲートにはカウント回路２８２か
ら出力されるカウント信号ＣＮＴ０が入力される。
【０１５８】オペアンプＯＰ２の反転入力端子は抵抗素
子Ｒ５とトランジスタＱＮ８６との接続点であるノード
Ｎ８０と接続される。また、オペアンプＯＰ２の非反転
入力端子には参照電位Ｖｒｅｆが入力される。オペアン
プＯＰ２は反転入力端子に入力される電位が非反転入力
端子に入力される参照電位Ｖｒｅｆよりも大きいときに
Ｌレベルの信号φＣ２を出力する。また、反転入力端子
に入力される電位が非反転入力端子に入力される参照電
位Ｖｒｅｆよりも小さいときは、Ｈレベルの信号φＣ２
を出力する。
子Ｒ５とトランジスタＱＮ８６との接続点であるノード
Ｎ８０と接続される。また、オペアンプＯＰ２の非反転
入力端子には参照電位Ｖｒｅｆが入力される。オペアン
プＯＰ２は反転入力端子に入力される電位が非反転入力
端子に入力される参照電位Ｖｒｅｆよりも大きいときに
Ｌレベルの信号φＣ２を出力する。また、反転入力端子
に入力される電位が非反転入力端子に入力される参照電
位Ｖｒｅｆよりも小さいときは、Ｈレベルの信号φＣ２
を出力する。
【０１５９】次に、ＳＨＶ検知回路２８６の動作につい
て説明する。オペアンプＯＰ１の非反転入力端子に入力
される電位が、反転入力端子に入力される参照電位Ｖｒ
ｅｆよりも低いとき、オペアンプＯＰ１はＬレベルの信
号を出力する。よって、このとき、トランジスタＱＰ７
５はオンされる。その結果、オペアンプＯＰ１の非反転
入力端子に入力される電位は上昇する。非反転入力端子
の電位が参照電位Ｖｒｅｆよりも高くなったとき、オペ
アンプＯＰ１の出力信号はＨレベルになる。よって、ト
ランジスタＱＰ７５はオフされる。その結果、非反転入
力端子の電位は低下する。この結果、非反転入力端子の
電位は一定となるため、抵抗素子Ｒ６を流れる電流Ｉ１
は一定値Ｖｒｅｆ／Ｒ６となる。
て説明する。オペアンプＯＰ１の非反転入力端子に入力
される電位が、反転入力端子に入力される参照電位Ｖｒ
ｅｆよりも低いとき、オペアンプＯＰ１はＬレベルの信
号を出力する。よって、このとき、トランジスタＱＰ７
５はオンされる。その結果、オペアンプＯＰ１の非反転
入力端子に入力される電位は上昇する。非反転入力端子
の電位が参照電位Ｖｒｅｆよりも高くなったとき、オペ
アンプＯＰ１の出力信号はＨレベルになる。よって、ト
ランジスタＱＰ７５はオフされる。その結果、非反転入
力端子の電位は低下する。この結果、非反転入力端子の
電位は一定となるため、抵抗素子Ｒ６を流れる電流Ｉ１
は一定値Ｖｒｅｆ／Ｒ６となる。
【０１６０】また、オペアンプＯＰ１の出力信号はトラ
ンジスタＱＰ７６のゲートにも入力されているため、ト
ランジスタＱＰ７５およびＱＰ７６のトランジスタサイ
ズを同じにすれば、トランジスタＱＮ８５を流れる電流
Ｉ２も一定値Ｖｒｅｆ／Ｒ６となる。さらに、トランジ
スタＱＮ８５とトランジスタＱＮ８６のトランジスタサ
イズを同じにすれば、トランジスタＱＮ８５およびＱＮ
８６のゲート−ソース電位は同じである。そのため、ト
ランジスタＱＮ８６に流れる電流は一定値Ｖｒｅｆ／Ｒ
６となる。すなわち、ノードＮ８０に流れる電流は一定
となる。なお、トランジスタＱＰ７５，ＱＰ７６，トラ
ンジスタＱＮ８５，ＱＮ８６とは全て飽和領域で動作さ
せる。
ンジスタＱＰ７６のゲートにも入力されているため、ト
ランジスタＱＰ７５およびＱＰ７６のトランジスタサイ
ズを同じにすれば、トランジスタＱＮ８５を流れる電流
Ｉ２も一定値Ｖｒｅｆ／Ｒ６となる。さらに、トランジ
スタＱＮ８５とトランジスタＱＮ８６のトランジスタサ
イズを同じにすれば、トランジスタＱＮ８５およびＱＮ
８６のゲート−ソース電位は同じである。そのため、ト
ランジスタＱＮ８６に流れる電流は一定値Ｖｒｅｆ／Ｒ
６となる。すなわち、ノードＮ８０に流れる電流は一定
となる。なお、トランジスタＱＰ７５，ＱＰ７６，トラ
ンジスタＱＮ８５，ＱＮ８６とは全て飽和領域で動作さ
せる。
【０１６１】よって、オペアンプＯＰ２の反転入力端子
に入力される電位は、信号ＳＨＶの電位と、ノードＮ８
１とノードＮ８０との間で使用される抵抗値で決定され
る。なお、ノードＮ８１とノードＮ８０との間で使用さ
れる抵抗値は、カウント回路２８２によるカウント数に
基づいて決定される。具体的には、カウント回路２８２
から出力されるカウント信号ＣＮＴ０〜ＣＮＴ３に基づ
いて決定される。
に入力される電位は、信号ＳＨＶの電位と、ノードＮ８
１とノードＮ８０との間で使用される抵抗値で決定され
る。なお、ノードＮ８１とノードＮ８０との間で使用さ
れる抵抗値は、カウント回路２８２によるカウント数に
基づいて決定される。具体的には、カウント回路２８２
から出力されるカウント信号ＣＮＴ０〜ＣＮＴ３に基づ
いて決定される。
【０１６２】ＳＨＧＶ検知回路２８５，ＨＶ検知回路２
８７，ＨＧＶ検知回路２８８の回路構成もＳＨＶ検知回
路２８６の回路構成と同じであるため、その説明は繰り
返さない。
８７，ＨＧＶ検知回路２８８の回路構成もＳＨＶ検知回
路２８６の回路構成と同じであるため、その説明は繰り
返さない。
【０１６３】再び図１に戻って、第１マルチプレクサ２
３は、メモリ制御回路２８から信号ＲＥを受けたとき、
センスアンプ回路２２から受けた信号ＯＵＴ２を出力バ
ッファ２４に出力する。また、第１マルチプレクサ２３
はメモリ制御回路２８から信号ＰＶまたは信号ＥＶを受
けたとき、センスアンプ回路２２から受けた信号ＯＵＴ
２をコンパレータ２５に出力する。
３は、メモリ制御回路２８から信号ＲＥを受けたとき、
センスアンプ回路２２から受けた信号ＯＵＴ２を出力バ
ッファ２４に出力する。また、第１マルチプレクサ２３
はメモリ制御回路２８から信号ＰＶまたは信号ＥＶを受
けたとき、センスアンプ回路２２から受けた信号ＯＵＴ
２をコンパレータ２５に出力する。
【０１６４】入力バッファ２７は外部から入力される外
部データ信号ＤＱ０〜ＤＱ７を受け、内部データ信号Ｄ
ＩＮ０〜ＤＩＮ７を出力する。
部データ信号ＤＱ０〜ＤＱ７を受け、内部データ信号Ｄ
ＩＮ０〜ＤＩＮ７を出力する。
【０１６５】さらに、入力バッファ２７は外部データ信
号ＤＱ０〜ＤＱ７に基づいて、信号ＩＮ０〜ＩＮ７を出
力する。
号ＤＱ０〜ＤＱ７に基づいて、信号ＩＮ０〜ＩＮ７を出
力する。
【０１６６】第２マルチプレクサ２６は、書込動作時に
メモリ制御回路２８から信号ＰＶを受け、信号をＩＮ０
〜ＩＮ７を出力する。また、消去動作時にメモリ制御回
路２８から信号ＥＶを受け、Ｈレベルの信号ＨＩＮ０〜
ＨＩＮ７を出力する。
メモリ制御回路２８から信号ＰＶを受け、信号をＩＮ０
〜ＩＮ７を出力する。また、消去動作時にメモリ制御回
路２８から信号ＥＶを受け、Ｈレベルの信号ＨＩＮ０〜
ＨＩＮ７を出力する。
【０１６７】コンパレータ２５は書込動作時に、第１マ
ルチプレクサ２３から出力される信号ＯＵＴ２（ＯＵＴ
２０〜ＯＵＴ２７）と、第２マルチプレクサ２６から出
力される信号ＩＮ０〜ＩＮ７とをそれぞれ比較して、信
号ＯＵＴ２と信号ＩＮ０〜ＩＮ７とが一致したときにＨ
レベル信号ＶＥＲＩＦＹをメモリ制御回路２８に出力す
る。また、コンパレータ２５は消去動作時に、第１マル
チプレクサ２３から出力される信号ＯＵＴ２と、第２マ
ルチプレクサ２６から出力されるＨレベルの信号ＨＩＮ
０〜ＨＩＮ７とを比較して、信号ＯＵＴ２が全てＨレベ
ルとなっているときにＨレベルの信号ＶＥＲＩＦＹをメ
モリ制御回路２８に出力する。
ルチプレクサ２３から出力される信号ＯＵＴ２（ＯＵＴ
２０〜ＯＵＴ２７）と、第２マルチプレクサ２６から出
力される信号ＩＮ０〜ＩＮ７とをそれぞれ比較して、信
号ＯＵＴ２と信号ＩＮ０〜ＩＮ７とが一致したときにＨ
レベル信号ＶＥＲＩＦＹをメモリ制御回路２８に出力す
る。また、コンパレータ２５は消去動作時に、第１マル
チプレクサ２３から出力される信号ＯＵＴ２と、第２マ
ルチプレクサ２６から出力されるＨレベルの信号ＨＩＮ
０〜ＨＩＮ７とを比較して、信号ＯＵＴ２が全てＨレベ
ルとなっているときにＨレベルの信号ＶＥＲＩＦＹをメ
モリ制御回路２８に出力する。
【０１６８】以上の回路構成を有する半導体記憶装置１
００の書込動作について説明する。図１５はこの発明の
実施の形態１における半導体記憶装置の書込動作を示す
フローチャートである。
００の書込動作について説明する。図１５はこの発明の
実施の形態１における半導体記憶装置の書込動作を示す
フローチャートである。
【０１６９】ここで、半導体記憶装置１００のメモリセ
ルアレイ２０内の任意のメモリセルにおいて、図３０に
おける記憶領域９Ｒにデータを書込む場合について説明
する。
ルアレイ２０内の任意のメモリセルにおいて、図３０に
おける記憶領域９Ｒにデータを書込む場合について説明
する。
【０１７０】図１５を参照して、はじめにメモリ制御回
路２８内のカウント回路２８２は、周辺回路２８１から
出力されるリセット信号ＲＥＳＥＴにより、カウント数
がリセットされる。ここで、リセット信号ＲＥＳＥＴは
常時Ｌレベルとする。よって、このときカウント回路２
８２から出力されるカウント信号ＣＯＮＴ０〜ＣＯＮＴ
３は全てＬレベルとなる。なお、周辺回路２８１から出
力される信号ＰＧ，ＰＶ，ＥＲ，ＥＶは全てＨレベルで
ある。
路２８内のカウント回路２８２は、周辺回路２８１から
出力されるリセット信号ＲＥＳＥＴにより、カウント数
がリセットされる。ここで、リセット信号ＲＥＳＥＴは
常時Ｌレベルとする。よって、このときカウント回路２
８２から出力されるカウント信号ＣＯＮＴ０〜ＣＯＮＴ
３は全てＬレベルとなる。なお、周辺回路２８１から出
力される信号ＰＧ，ＰＶ，ＥＲ，ＥＶは全てＨレベルで
ある。
【０１７１】次に、メモリ制御回路２８はメモリセルに
書込電圧を印加するために、周辺回路２８１から出力さ
れる信号ＰＧをＬレベルに活性化する。このとき、周辺
回路２８１から出力されるその他の信号ＰＶ，ＥＲ，Ｅ
ＶはＨレベルを維持する。このとき、ＨＶ検知回路２８
７と、ＨＶオシレータ２９１と、ＨＶチャージポンプ２
９５とが動作する。その結果、ＨＶチャージポンプ２９
５は、メモリセルに印加するドレイン電圧ＨＶを出力す
る。
書込電圧を印加するために、周辺回路２８１から出力さ
れる信号ＰＧをＬレベルに活性化する。このとき、周辺
回路２８１から出力されるその他の信号ＰＶ，ＥＲ，Ｅ
ＶはＨレベルを維持する。このとき、ＨＶ検知回路２８
７と、ＨＶオシレータ２９１と、ＨＶチャージポンプ２
９５とが動作する。その結果、ＨＶチャージポンプ２９
５は、メモリセルに印加するドレイン電圧ＨＶを出力す
る。
【０１７２】同様に、信号ＰＧの活性化により、ＳＨＧ
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する（ステップＳ１）。
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する（ステップＳ１）。
【０１７３】続いて、書込電圧を印加した後所定期間経
過後に、半導体記憶装置１００はベリファイ動作を行な
う（ステップＳ２）。
過後に、半導体記憶装置１００はベリファイ動作を行な
う（ステップＳ２）。
【０１７４】ベリファイ動作とは、メモリセルに書込電
圧を印加したのち、メモリセルにデータが正常に書込ま
れているか否かを判定する動作である。
圧を印加したのち、メモリセルにデータが正常に書込ま
れているか否かを判定する動作である。
【０１７５】ベリファイ動作を行なうときは、周辺回路
２８１から出力される信号ＰＧがＨレベルとなり、信号
ＰＶがＬレベルに活性化される。その結果、メモリセル
のゲートおよびソースに所定の電圧が印加され、メモリ
セルに書込まれたデータがセンスアンプ回路２２により
読出される。読出されたデータは信号ＯＵＴ２として第
１マルチプレクサ２３を介してコンパレータ２５に入力
される。一方、コンパレータ２５はそのメモリセルにデ
ータが書込まれたときのデータ情報である信号ＩＮを第
２マルチプレクサ２６から受ける。
２８１から出力される信号ＰＧがＨレベルとなり、信号
ＰＶがＬレベルに活性化される。その結果、メモリセル
のゲートおよびソースに所定の電圧が印加され、メモリ
セルに書込まれたデータがセンスアンプ回路２２により
読出される。読出されたデータは信号ＯＵＴ２として第
１マルチプレクサ２３を介してコンパレータ２５に入力
される。一方、コンパレータ２５はそのメモリセルにデ
ータが書込まれたときのデータ情報である信号ＩＮを第
２マルチプレクサ２６から受ける。
【０１７６】コンパレータ２５は信号ＯＵＴ２と信号Ｉ
Ｎとを比較して、信号ＯＵＴ２の８ビットのデジタルデ
ータと、信号ＩＮの８ビットのデジタルデータとが一致
するか否かを検知する。信号ＯＵＴ２のデータと信号Ｉ
Ｎのデータとが一致した場合（ステップＳ３）は、メモ
リセルに書込むべきデータが正常に書込まれた、すなわ
ち、メモリセル内の記憶領域９Ｒに蓄積された電荷が十
分と判断され、書込動作が終了する（ステップＳ４）。
Ｎとを比較して、信号ＯＵＴ２の８ビットのデジタルデ
ータと、信号ＩＮの８ビットのデジタルデータとが一致
するか否かを検知する。信号ＯＵＴ２のデータと信号Ｉ
Ｎのデータとが一致した場合（ステップＳ３）は、メモ
リセルに書込むべきデータが正常に書込まれた、すなわ
ち、メモリセル内の記憶領域９Ｒに蓄積された電荷が十
分と判断され、書込動作が終了する（ステップＳ４）。
【０１７７】一方、信号ＯＵＴ２のデータと信号ＩＮの
データとが一致していない場合（ステップＳ３）は、コ
ンパレータ２５は、メモリセル内の記憶領域９Ｒに蓄積
される電荷が不十分と判断する。
データとが一致していない場合（ステップＳ３）は、コ
ンパレータ２５は、メモリセル内の記憶領域９Ｒに蓄積
される電荷が不十分と判断する。
【０１７８】このとき、再びステップＳ２に戻って、半
導体記憶装置１００はメモリセル内の記憶領域９Ｒに所
定量の電荷が蓄積されるまで、書込電圧の印加を繰返し
行なう。
導体記憶装置１００はメモリセル内の記憶領域９Ｒに所
定量の電荷が蓄積されるまで、書込電圧の印加を繰返し
行なう。
【０１７９】なお消去動作についても、同様に、消去電
圧印加後ベリファイ動作を行ない、メモリセル内の記憶
領域９Ｒの電荷がなくなるまで、消去電圧の印加を繰返
し行なう。
圧印加後ベリファイ動作を行ない、メモリセル内の記憶
領域９Ｒの電荷がなくなるまで、消去電圧の印加を繰返
し行なう。
【０１８０】図１６はこの発明の実施の形態１における
半導体記憶装置の書込動作時のタイミングチャートであ
る。
半導体記憶装置の書込動作時のタイミングチャートであ
る。
【０１８１】なお、図１６での半導体記憶装置の書込動
作は、図１５での書込動作と同じ条件で行なわれるもの
とする。ここで、図１６中のＶｔｈは書込まれたメモリ
セルのしきい値電圧を示す。また、Ｂはメモリセルの半
導体基板の電圧、Ｓはメモリセルの拡散ビット線７Ａに
印加された電圧、Ｄはメモリセルの拡散ビット線７Ｂに
印加された電圧（信号ＨＶの電圧）、Ｇはメモリセルの
制御ゲート１１に印加された電圧（信号ＳＨＧＶの電
圧）を示す。
作は、図１５での書込動作と同じ条件で行なわれるもの
とする。ここで、図１６中のＶｔｈは書込まれたメモリ
セルのしきい値電圧を示す。また、Ｂはメモリセルの半
導体基板の電圧、Ｓはメモリセルの拡散ビット線７Ａに
印加された電圧、Ｄはメモリセルの拡散ビット線７Ｂに
印加された電圧（信号ＨＶの電圧）、Ｇはメモリセルの
制御ゲート１１に印加された電圧（信号ＳＨＧＶの電
圧）を示す。
【０１８２】図１６を参照して、半導体記憶装置１００
は時刻ｔ１に信号ＰＧがＬレベルに活性化され、１回目
の書込電圧の印加を行なう。このとき、周辺回路２８１
から出力されるその他の信号ＰＶ，ＥＲ，ＥＶはＨレベ
ルを維持する。このとき、ＨＶ検知回路２８７と、ＨＶ
オシレータ２９１と、ＨＶチャージポンプ２９５とが動
作する。その結果、ＨＶチャージポンプ２９５は、メモ
リセルに印加するドレイン電圧ＨＶを出力する。このと
き信号ＨＶは一定の電圧ＶＤ１に維持される。
は時刻ｔ１に信号ＰＧがＬレベルに活性化され、１回目
の書込電圧の印加を行なう。このとき、周辺回路２８１
から出力されるその他の信号ＰＶ，ＥＲ，ＥＶはＨレベ
ルを維持する。このとき、ＨＶ検知回路２８７と、ＨＶ
オシレータ２９１と、ＨＶチャージポンプ２９５とが動
作する。その結果、ＨＶチャージポンプ２９５は、メモ
リセルに印加するドレイン電圧ＨＶを出力する。このと
き信号ＨＶは一定の電圧ＶＤ１に維持される。
【０１８３】同様に、信号ＰＧの活性化により、ＳＨＧ
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルのゲート
に印加する信号ＨＧＶを出力する。このとき、信号ＨＧ
Ｖは一定の電圧ＶＧ１に維持される。
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルのゲート
に印加する信号ＨＧＶを出力する。このとき、信号ＨＧ
Ｖは一定の電圧ＶＧ１に維持される。
【０１８４】所定期間書込電圧の印加が行なわれた後の
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。
【０１８５】ここで、メモリセルのしきい値電圧がＶｔ
ｈ１になったときに、メモリセル内の記憶領域９Ｒに十
分な電荷が蓄積されたものとすると、時刻ｔ２でのメモ
リセルのしきい値電圧ＶｔｈはＶｔｈ１よりも低い。よ
って、コンパレータ２５は、記憶領域９Ｒに蓄積された
電荷が不十分であると判断する。その結果、時刻ｔ３で
信号ＰＧがＬレベルとなり、再び書込電圧の印加が行な
われる。
ｈ１になったときに、メモリセル内の記憶領域９Ｒに十
分な電荷が蓄積されたものとすると、時刻ｔ２でのメモ
リセルのしきい値電圧ＶｔｈはＶｔｈ１よりも低い。よ
って、コンパレータ２５は、記憶領域９Ｒに蓄積された
電荷が不十分であると判断する。その結果、時刻ｔ３で
信号ＰＧがＬレベルとなり、再び書込電圧の印加が行な
われる。
【０１８６】続いて、時刻ｔ４にてベリファイ動作が行
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
【０１８７】以上の動作により、半導体記憶装置１００
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。時刻ｔ５でのベリファイ動作の結果、メ
モリセルのしきい値ＶｔｈがＶｔｈ１を超えたとき、コ
ンパレータ２５はＨレベルのパルス信号ＶＥＲＩＦＹを
出力する。メモリ制御回路２８はＨレベルの信号ＶＥＲ
ＩＦＹを受け、時刻ｔ６で書込動作を終了する。
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。時刻ｔ５でのベリファイ動作の結果、メ
モリセルのしきい値ＶｔｈがＶｔｈ１を超えたとき、コ
ンパレータ２５はＨレベルのパルス信号ＶＥＲＩＦＹを
出力する。メモリ制御回路２８はＨレベルの信号ＶＥＲ
ＩＦＹを受け、時刻ｔ６で書込動作を終了する。
【０１８８】なお、消去動作の場合も同様である。ただ
し、消去動作の場合はベリファイ動作時にメモリセルの
しきい値が所定の電圧以下（たとえば１．５Ｖ以下）と
なっているか否かを判断し、しきい値が所定の電圧以下
でない場合は消去動作を繰り返す。
し、消去動作の場合はベリファイ動作時にメモリセルの
しきい値が所定の電圧以下（たとえば１．５Ｖ以下）と
なっているか否かを判断し、しきい値が所定の電圧以下
でない場合は消去動作を繰り返す。
【０１８９】以上の動作により、実施の形態１における
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が注入されるのを防止する。消去動作につい
ても同様である。
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が注入されるのを防止する。消去動作につい
ても同様である。
【０１９０】図１７は、書込動作時の半導体記憶装置の
各回路の動作について示したタイミングチャートであ
る。
各回路の動作について示したタイミングチャートであ
る。
【０１９１】図１７では、図１に示した半導体記憶装置
１００中のメモリブロックＭＢ［１、１］，ＭＢ［１、
９］，ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ
［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４９］，
ＭＢ［１、５７］について、図２中のメモリセルＭＣ１
の記憶領域９Ｒに、「０１１１０１１１」なるデータを
書込む場合について説明する。具体的には、メモリブロ
ックＭＢ［１、１］とＭＢ［１、３３］とのメモリセル
ＭＣ１にそれぞれデータ「０」を記憶し、その他のメモ
リブロックＭＢのメモリセルＭＣ１にそれぞれデータ
「１」を記憶する。なお、ここで、「０」はＨレベルの
データ、「１」はＬレベルのデータである。
１００中のメモリブロックＭＢ［１、１］，ＭＢ［１、
９］，ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ
［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４９］，
ＭＢ［１、５７］について、図２中のメモリセルＭＣ１
の記憶領域９Ｒに、「０１１１０１１１」なるデータを
書込む場合について説明する。具体的には、メモリブロ
ックＭＢ［１、１］とＭＢ［１、３３］とのメモリセル
ＭＣ１にそれぞれデータ「０」を記憶し、その他のメモ
リブロックＭＢのメモリセルＭＣ１にそれぞれデータ
「１」を記憶する。なお、ここで、「０」はＨレベルの
データ、「１」はＬレベルのデータである。
【０１９２】図１７を参照して、はじめに、時刻ｔ１１
で周辺回路２８１から出力される信号ＰＧがＬレベルに
活性化される。このとき、ビット線制御回路２１内のコ
ア回路２１１〜２１８に入力される信号ＣＳ０〜ＣＳ７
のうち、信号ＣＳ０およびＣＳ１がＨレベルとなる。そ
の他の信号ＣＳ２〜ＣＳ７はＬレベルのままである。
で周辺回路２８１から出力される信号ＰＧがＬレベルに
活性化される。このとき、ビット線制御回路２１内のコ
ア回路２１１〜２１８に入力される信号ＣＳ０〜ＣＳ７
のうち、信号ＣＳ０およびＣＳ１がＨレベルとなる。そ
の他の信号ＣＳ２〜ＣＳ７はＬレベルのままである。
【０１９３】また、コア回路２１１〜２１８に入力され
る信号ＢＳ０〜ＢＳ１５のうち、信号ＢＳ０およびＢＳ
１がＬレベルとなり、その他の信号ＢＳ２〜ＢＳ１５は
Ｈレベルを維持する。
る信号ＢＳ０〜ＢＳ１５のうち、信号ＢＳ０およびＢＳ
１がＬレベルとなり、その他の信号ＢＳ２〜ＢＳ１５は
Ｈレベルを維持する。
【０１９４】その結果、各コア回路２１１〜２１８中の
第１コラムセレクタ３１〜３４のトランジスタＱＮ３０
およびトランジスタＱＮ３１がオンされる。また、第２
コラムセレクタ３５中のトランジスタＱＰ４０とトラン
ジスタＱＮ４１とがオンされる。その結果、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のノードＮ４０にはメインビット線ＭＢＬ２が、ノー
ドＮ４１にはメインビット線ＭＢＬ１がそれぞれ接続さ
れる。同様に、各メモリブロック［１，８Ｊ＋１］（Ｊ
は０〜７の整数）では、各コア回路内の第２コラムセレ
クタ３５内のノードＮ４０にはメインビット線ＭＢＬ
（４×（８Ｊ＋１）−２）が接続され、ノードＮ４１に
はメインビット線ＭＢＬ（４×（８Ｊ＋１）−３）が接
続される。
第１コラムセレクタ３１〜３４のトランジスタＱＮ３０
およびトランジスタＱＮ３１がオンされる。また、第２
コラムセレクタ３５中のトランジスタＱＰ４０とトラン
ジスタＱＮ４１とがオンされる。その結果、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のノードＮ４０にはメインビット線ＭＢＬ２が、ノー
ドＮ４１にはメインビット線ＭＢＬ１がそれぞれ接続さ
れる。同様に、各メモリブロック［１，８Ｊ＋１］（Ｊ
は０〜７の整数）では、各コア回路内の第２コラムセレ
クタ３５内のノードＮ４０にはメインビット線ＭＢＬ
（４×（８Ｊ＋１）−２）が接続され、ノードＮ４１に
はメインビット線ＭＢＬ（４×（８Ｊ＋１）−３）が接
続される。
【０１９５】ここで、コア回路２１１内の電位制御回路
３６に注目する。時刻ｔ１１では、メモリブロックＭＢ
［１，１］のメモリセルＭＣ１に書込む信号ＤＩＮ０は
Ｌレベル（データ「０」に相当）となるため、スイッチ
回路ＳＷ２がオンされる。その結果、メインビット線Ｍ
ＢＬ１の電位は電位ＨＶとなる。一方、メインビット線
ＭＢＬ２は接地電位ノード４１と接続される。
３６に注目する。時刻ｔ１１では、メモリブロックＭＢ
［１，１］のメモリセルＭＣ１に書込む信号ＤＩＮ０は
Ｌレベル（データ「０」に相当）となるため、スイッチ
回路ＳＷ２がオンされる。その結果、メインビット線Ｍ
ＢＬ１の電位は電位ＨＶとなる。一方、メインビット線
ＭＢＬ２は接地電位ノード４１と接続される。
【０１９６】同様に、メモリブロックＭＢ［１，３３］
内のメインビット線ＭＢＬ１２９の電位も電位ＨＶとな
り、メインビット線ＭＢＬ２は接地電位ノード４１と接
続される。
内のメインビット線ＭＢＬ１２９の電位も電位ＨＶとな
り、メインビット線ＭＢＬ２は接地電位ノード４１と接
続される。
【０１９７】その他のメモリブロックＭＢ［１，８Ｊ＋
１］においては、各々に対応した電位制御回路３６に入
力される内部データ信号ＤＩＮがＨレベルとなる（デー
タ「１」に相当）。その結果、電位制御回路３６内の信
号Ｅ８，Ｅ５，Ｅ２が全てＬレベルとなり、トランジス
タＱＮ５１がオンされる。よって、メモリブロックＭＢ
［１，８Ｊ＋１］内のメインビット線ＭＢＬ（４×（８
Ｊ＋１）−２）およびＭＢＬ（４×（８Ｊ＋１）−３）
はいずれもＬレベルとなる。
１］においては、各々に対応した電位制御回路３６に入
力される内部データ信号ＤＩＮがＨレベルとなる（デー
タ「１」に相当）。その結果、電位制御回路３６内の信
号Ｅ８，Ｅ５，Ｅ２が全てＬレベルとなり、トランジス
タＱＮ５１がオンされる。よって、メモリブロックＭＢ
［１，８Ｊ＋１］内のメインビット線ＭＢＬ（４×（８
Ｊ＋１）−２）およびＭＢＬ（４×（８Ｊ＋１）−３）
はいずれもＬレベルとなる。
【０１９８】以上の動作により、メモリブロックＭＢ
［１，１］内のメインビット線ＭＢＬ１が電位ＨＶに維
持され（Ｈレベル）、メインビット線ＭＢＬ２がＬレベ
ルとなる。また、メモリブロックＭＢ［１，３３］内の
メインビット線ＭＢＬ１２９が電位ＨＶに維持され（Ｈ
レベル）、メインビット線ＭＢＬ２がＬレベルとなる。
［１，１］内のメインビット線ＭＢＬ１が電位ＨＶに維
持され（Ｈレベル）、メインビット線ＭＢＬ２がＬレベ
ルとなる。また、メモリブロックＭＢ［１，３３］内の
メインビット線ＭＢＬ１２９が電位ＨＶに維持され（Ｈ
レベル）、メインビット線ＭＢＬ２がＬレベルとなる。
【０１９９】次に、時刻ｔ１２でメモリブロックＭＢ内
の信号線Ｓ１〜Ｓ４のうち、信号線Ｓ２およびＳ３がＨ
レベルとなる。このとき信号線Ｓ１およびＳ４はＬレベ
ルを維持する。よって、トランジスタＱＮ３およびトラ
ンジスタＱＮ５がオンされる。その結果、メモリブロッ
クＭＢ［１，１］においてメインビット線ＭＢＬ１はビ
ット線ＢＬ２と接続され、メインビット線ＭＢＬ２はビ
ット線ＢＬ１と接続される。同様に、メモリブロックＭ
Ｂ［１，３３］においてメインビット線ＭＢＬ１２９は
ビット線ＢＬ２と接続され、メインビット線ＭＢＬ１３
０はビット線ＢＬ１と接続される。以上の結果、ビット
線ＢＬ２は電位ＨＶに維持され（Ｈレベル）、ビット線
ＢＬ１は接地電位に維持される（Ｌレベル）。
の信号線Ｓ１〜Ｓ４のうち、信号線Ｓ２およびＳ３がＨ
レベルとなる。このとき信号線Ｓ１およびＳ４はＬレベ
ルを維持する。よって、トランジスタＱＮ３およびトラ
ンジスタＱＮ５がオンされる。その結果、メモリブロッ
クＭＢ［１，１］においてメインビット線ＭＢＬ１はビ
ット線ＢＬ２と接続され、メインビット線ＭＢＬ２はビ
ット線ＢＬ１と接続される。同様に、メモリブロックＭ
Ｂ［１，３３］においてメインビット線ＭＢＬ１２９は
ビット線ＢＬ２と接続され、メインビット線ＭＢＬ１３
０はビット線ＢＬ１と接続される。以上の結果、ビット
線ＢＬ２は電位ＨＶに維持され（Ｈレベル）、ビット線
ＢＬ１は接地電位に維持される（Ｌレベル）。
【０２００】続いて、時刻ｔ１３でワード線ＷＬ０がＨ
レベルに活性化される。その結果、メモリブロックＭＢ
［１，１］およびＭＢ［１，３３］内のメモリセルＭＣ
１の記憶領域９Ｒに対して書込動作が行なわれ、記憶領
域９Ｒに電荷が蓄積される。
レベルに活性化される。その結果、メモリブロックＭＢ
［１，１］およびＭＢ［１，３３］内のメモリセルＭＣ
１の記憶領域９Ｒに対して書込動作が行なわれ、記憶領
域９Ｒに電荷が蓄積される。
【０２０１】以上の動作により、指定したメモリセルに
対して書込電圧が印加され、書込動作が行なわれる。
対して書込電圧が印加され、書込動作が行なわれる。
【０２０２】なお、時刻ｔ１４にて信号ＰＧがＨレベル
となる。このとき、ワード線ＷＬ０はＬレベルとなり、
書込動作は終了される。なお、信号ＰＧがＨレベルとな
るため、メインビット線ＭＢＬへの電位ＨＶの供給が停
止され、メインビット線ＭＢＬ１およびＭＢＬ１２９は
書込動作終了後にＬレベルとなる。その結果、ビット線
ＢＬ２もＬレベルとなる。メインビット線ＭＢＬ１およ
びＭＢＬ１２９がＬレベルとなった後に、信号ＢＳ０お
よびＢＳ１はＨレベルとなる。
となる。このとき、ワード線ＷＬ０はＬレベルとなり、
書込動作は終了される。なお、信号ＰＧがＨレベルとな
るため、メインビット線ＭＢＬへの電位ＨＶの供給が停
止され、メインビット線ＭＢＬ１およびＭＢＬ１２９は
書込動作終了後にＬレベルとなる。その結果、ビット線
ＢＬ２もＬレベルとなる。メインビット線ＭＢＬ１およ
びＭＢＬ１２９がＬレベルとなった後に、信号ＢＳ０お
よびＢＳ１はＨレベルとなる。
【０２０３】時刻ｔ２１で、信号ＰＶがＬレベルとな
る。よって、半導体記憶装置１００はベリファイ動作を
行なう。
る。よって、半導体記憶装置１００はベリファイ動作を
行なう。
【０２０４】ベリファイ動作時においてはコア回路内の
信号ＢＳ０およびＢＳ１がＨレベルを維持し、信号ＢＳ
２およびＢＳ３がＬレベルとなる。よって、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のトランジスタＱＮ４０およびトランジスタＱＰ４１
がオンされる。その結果、ノードＮ４０にメインビット
線ＭＢＬ１が接続され、ノードＮ４１にメインビット線
ＭＢＬ２が接続される。
信号ＢＳ０およびＢＳ１がＨレベルを維持し、信号ＢＳ
２およびＢＳ３がＬレベルとなる。よって、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のトランジスタＱＮ４０およびトランジスタＱＰ４１
がオンされる。その結果、ノードＮ４０にメインビット
線ＭＢＬ１が接続され、ノードＮ４１にメインビット線
ＭＢＬ２が接続される。
【０２０５】このとき、信号ＲＥおよびＥＶがＨレベル
であり、信号ＰＶがＬレベルであるため、電位制御回路
３６内の論理ゲートＬ３から出力される信号Ｅ２はＨレ
ベルとなる。その結果、スイッチ回路ＳＷ３がオンさ
れ、メインビット線ＭＢＬ２（信号Ｂ２に相当）は読出
電位（約２Ｖ）に維持される。一方、メインビット線Ｍ
ＢＬ１は接地電位ノード４１に接続され、メインビット
線ＭＢＬ１（信号Ｂ１に相当）の電位は接地電位を維持
する。
であり、信号ＰＶがＬレベルであるため、電位制御回路
３６内の論理ゲートＬ３から出力される信号Ｅ２はＨレ
ベルとなる。その結果、スイッチ回路ＳＷ３がオンさ
れ、メインビット線ＭＢＬ２（信号Ｂ２に相当）は読出
電位（約２Ｖ）に維持される。一方、メインビット線Ｍ
ＢＬ１は接地電位ノード４１に接続され、メインビット
線ＭＢＬ１（信号Ｂ１に相当）の電位は接地電位を維持
する。
【０２０６】他のメモリブロックＭＢ［１，８Ｊ＋１］
でも同様に、メインビット線ＭＢＬ（４×（８Ｊ＋１）
−２）（信号Ｂ２に相当）が読出電位（約２Ｖ）に維持
され、ＭＢＬ（４×（８Ｊ＋１）−３）（信号Ｂ１に相
当）が接地電位に維持される。
でも同様に、メインビット線ＭＢＬ（４×（８Ｊ＋１）
−２）（信号Ｂ２に相当）が読出電位（約２Ｖ）に維持
され、ＭＢＬ（４×（８Ｊ＋１）−３）（信号Ｂ１に相
当）が接地電位に維持される。
【０２０７】以上の結果、各メモリブロックＭＢ［１，
８Ｊ＋１］内のビット線ＢＬ１は読出電位に維持され、
ビット線ＢＬ２は接地電位に維持される。
８Ｊ＋１］内のビット線ＢＬ１は読出電位に維持され、
ビット線ＢＬ２は接地電位に維持される。
【０２０８】次に、時刻ｔ２２でワード線ＷＬ０がＨレ
ベル（読出動作時約３Ｖ）に活性化されると、各メモリ
ブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１の
記憶領域９Ｒの読出動作が開始される。
ベル（読出動作時約３Ｖ）に活性化されると、各メモリ
ブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１の
記憶領域９Ｒの読出動作が開始される。
【０２０９】その結果、センスアンプ回路２２は各メモ
リブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１
の記憶領域９Ｒのデータを読出し、その結果を信号ＯＵ
Ｔ２として第１マルチプレクサ２３を介してコンパレー
タ２５に出力する。
リブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１
の記憶領域９Ｒのデータを読出し、その結果を信号ＯＵ
Ｔ２として第１マルチプレクサ２３を介してコンパレー
タ２５に出力する。
【０２１０】時刻ｔ２３において、コンパレータ２５は
信号ＯＵＴ２の結果と、第２マルチプレクサ２６から出
力される記憶情報としての信号ＩＮとを比較する。
信号ＯＵＴ２の結果と、第２マルチプレクサ２６から出
力される記憶情報としての信号ＩＮとを比較する。
【０２１１】比較の結果、信号ＯＵＴ２と信号ＩＮとが
一致しない場合、すなわち、各メモリブロックＭＢ
［１，８Ｊ＋１］内のメモリセルＭＣ１の記憶領域９Ｒ
のデータのうち１つでも電荷の蓄積が不足しているとき
は、コンパレータ２５はＬレベルの信号ＶＥＲＩＦＹを
出力する。一方、信号ＯＵＴ２と信号ＩＮとが一致して
いるときは、コンパレータ２５はＨレベルの信号ＶＥＲ
ＩＦＹを出力する。
一致しない場合、すなわち、各メモリブロックＭＢ
［１，８Ｊ＋１］内のメモリセルＭＣ１の記憶領域９Ｒ
のデータのうち１つでも電荷の蓄積が不足しているとき
は、コンパレータ２５はＬレベルの信号ＶＥＲＩＦＹを
出力する。一方、信号ＯＵＴ２と信号ＩＮとが一致して
いるときは、コンパレータ２５はＨレベルの信号ＶＥＲ
ＩＦＹを出力する。
【０２１２】時刻ｔ２４で信号ＰＶがＨレベルになる
と、コア回路内の電位制御回路３６はメインビット線Ｍ
ＢＬへの読出電位の供給を停止する。また、ワード線Ｗ
Ｌ０はＬレベルとなる。よって、ベリファイ動作は終了
する。
と、コア回路内の電位制御回路３６はメインビット線Ｍ
ＢＬへの読出電位の供給を停止する。また、ワード線Ｗ
Ｌ０はＬレベルとなる。よって、ベリファイ動作は終了
する。
【０２１３】ベリファイ動作終了後の時刻ｔ２５には信
号Ｓ１〜Ｓ４は全てＬレベルになり、信号ＣＳ０〜ＣＳ
７も全てＬレベルになる。また、信号ＢＳ０〜ＢＳ１５
は全てＨレベルとなる。
号Ｓ１〜Ｓ４は全てＬレベルになり、信号ＣＳ０〜ＣＳ
７も全てＬレベルになる。また、信号ＢＳ０〜ＢＳ１５
は全てＨレベルとなる。
【０２１４】ベリファイ動作の結果、信号ＶＥＲＩＦＹ
がＬレベルのときは、時刻ｔ２５以降に再び書込動作を
行なうが、そのときの動作は時刻ｔ１１〜時刻ｔ１４で
述べた動作の繰返しとなる。また、書込動作終了後は再
びベリファイ動作を行ない、信号ＶＥＲＩＦＹがＨレベ
ルとなるまで書込動作は繰り返される。
がＬレベルのときは、時刻ｔ２５以降に再び書込動作を
行なうが、そのときの動作は時刻ｔ１１〜時刻ｔ１４で
述べた動作の繰返しとなる。また、書込動作終了後は再
びベリファイ動作を行ない、信号ＶＥＲＩＦＹがＨレベ
ルとなるまで書込動作は繰り返される。
【０２１５】ベリファイ動作の結果、信号ＶＥＲＩＦＹ
がＨレベルのときは、半導体記憶装置は書込動作を終了
する。
がＨレベルのときは、半導体記憶装置は書込動作を終了
する。
【０２１６】以上の動作により、半導体記憶装置１００
中のメモリブロックＭＢ［１、１］，ＭＢ［１、９］，
ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ［１、３
３］，ＭＢ［１、４１］，ＭＢ［１、４９］，ＭＢ
［１、５７］について、図２中のメモリセルＭＣ１の記
憶領域９Ｒに、「０１１１０１１１」なるデータが書込
まれる。
中のメモリブロックＭＢ［１、１］，ＭＢ［１、９］，
ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ［１、３
３］，ＭＢ［１、４１］，ＭＢ［１、４９］，ＭＢ
［１、５７］について、図２中のメモリセルＭＣ１の記
憶領域９Ｒに、「０１１１０１１１」なるデータが書込
まれる。
【０２１７】次に、消去動作について説明する。図１８
は消去動作時の半導体記憶装置の各回路の動作について
示したタイミングチャートである。
は消去動作時の半導体記憶装置の各回路の動作について
示したタイミングチャートである。
【０２１８】図１８では、図１に示した半導体記憶装置
１００中のメモリブロックＭＢ［１、１］，ＭＢ［１、
９］，ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ
［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４９］，
ＭＢ［１、５７］について、図２中のメモリセルＭＣ１
の記憶領域９Ｒのデータを全て消去する場合について説
明する。具体的には、上記のメモリブロックＭＢのメモ
リセルＭＣ１にそれぞれデータ「１」を記憶する。な
お、ここで、「０」はＨレベルのデータ、「１」はＬレ
ベルのデータである。
１００中のメモリブロックＭＢ［１、１］，ＭＢ［１、
９］，ＭＢ［１、１７］，ＭＢ［１、２５］，ＭＢ
［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４９］，
ＭＢ［１、５７］について、図２中のメモリセルＭＣ１
の記憶領域９Ｒのデータを全て消去する場合について説
明する。具体的には、上記のメモリブロックＭＢのメモ
リセルＭＣ１にそれぞれデータ「１」を記憶する。な
お、ここで、「０」はＨレベルのデータ、「１」はＬレ
ベルのデータである。
【０２１９】図１８を参照して、時刻ｔ３１で周辺回路
２８１から出力される信号ＥＲがＬレベルに活性化され
る。
２８１から出力される信号ＥＲがＬレベルに活性化され
る。
【０２２０】このとき、ビット線制御回路２１内のコア
回路２１１〜２１８に入力される信号ＣＳ０〜ＣＳ７の
うち、信号ＣＳ０およびＣＳ１がＨレベルとなる。その
他の信号ＣＳ２〜ＣＳ７はＬレベルを維持する。
回路２１１〜２１８に入力される信号ＣＳ０〜ＣＳ７の
うち、信号ＣＳ０およびＣＳ１がＨレベルとなる。その
他の信号ＣＳ２〜ＣＳ７はＬレベルを維持する。
【０２２１】また、コア回路２１１〜２１８に入力され
る信号ＢＳ０〜ＢＳ１５のうち、信号ＢＳ０およびＢＳ
１がＬレベルとなり、その他の信号ＢＳ２〜ＢＳ１５は
Ｈレベルを維持する。
る信号ＢＳ０〜ＢＳ１５のうち、信号ＢＳ０およびＢＳ
１がＬレベルとなり、その他の信号ＢＳ２〜ＢＳ１５は
Ｈレベルを維持する。
【０２２２】その結果、各コア回路２１１〜２１８中の
第１コラムセレクタ３１〜３４のトランジスタＱＮ３０
およびＱＮ３１がオンされる。また、第２コラムセレク
タ３５中のトランジスタＱＰ４０とトランジスタＱＮ４
１とがオンされる。その結果、メモリブロックＭＢ
［１，１］において、第２コラムセレクタ３５内のノー
ドＮ４０にはメインビット線ＭＢＬ２が、ノードＮ４１
にはメインビット線ＭＢＬ１がそれぞれ接続される。同
様に、各メモリブロック［１，８Ｊ＋１］（Ｊは０〜７
の整数）では、各コア回路内の第２コラムセレクタ３５
内のノードＮ４０にはメインビット線ＭＢＬ（４×（８
Ｊ＋１）−２）が接続され、ノードＮ４１にはメインビ
ット線ＭＢＬ（４×（８Ｊ＋１）−３）が接続される。
第１コラムセレクタ３１〜３４のトランジスタＱＮ３０
およびＱＮ３１がオンされる。また、第２コラムセレク
タ３５中のトランジスタＱＰ４０とトランジスタＱＮ４
１とがオンされる。その結果、メモリブロックＭＢ
［１，１］において、第２コラムセレクタ３５内のノー
ドＮ４０にはメインビット線ＭＢＬ２が、ノードＮ４１
にはメインビット線ＭＢＬ１がそれぞれ接続される。同
様に、各メモリブロック［１，８Ｊ＋１］（Ｊは０〜７
の整数）では、各コア回路内の第２コラムセレクタ３５
内のノードＮ４０にはメインビット線ＭＢＬ（４×（８
Ｊ＋１）−２）が接続され、ノードＮ４１にはメインビ
ット線ＭＢＬ（４×（８Ｊ＋１）−３）が接続される。
【０２２３】ここで、コア回路２１１内の電位制御回路
３６に注目する。時刻ｔ３１では、信号ＥＲがＬレベル
となるため、スイッチ回路ＳＷ１がオンされる。その結
果、メインビット線ＭＢＬ１の電位は電位ＳＨＶとな
る。一方、メインビット線ＭＢＬ２は接地電位ノード４
１と接続される。
３６に注目する。時刻ｔ３１では、信号ＥＲがＬレベル
となるため、スイッチ回路ＳＷ１がオンされる。その結
果、メインビット線ＭＢＬ１の電位は電位ＳＨＶとな
る。一方、メインビット線ＭＢＬ２は接地電位ノード４
１と接続される。
【０２２４】同様に、各メモリブロック［１，８Ｊ＋
１］（Ｊは０〜７の整数）でも、メインビット線ＭＢＬ
（４×（８Ｊ＋１）−２）は接地電位ノード４１と接続
され、メインビット線ＭＢＬ（４×（８Ｊ＋１）−３）
の電位は電位ＳＨＶに維持される。
１］（Ｊは０〜７の整数）でも、メインビット線ＭＢＬ
（４×（８Ｊ＋１）−２）は接地電位ノード４１と接続
され、メインビット線ＭＢＬ（４×（８Ｊ＋１）−３）
の電位は電位ＳＨＶに維持される。
【０２２５】次に、時刻ｔ３２でメモリブロックＭＢ内
の信号線Ｓ１〜Ｓ４のうち、信号線Ｓ２のみがＨレベル
となる。よって、トランジスタＱＮ２がオンされる。そ
の結果、メモリブロックＭＢ［１，１］においてメイン
ビット線ＭＢＬ１はビット線ＢＬ２と接続される。一
方、その他のメインビット線ＭＢＬ２〜４はいずれのビ
ット線ＢＬにも接続されない。
の信号線Ｓ１〜Ｓ４のうち、信号線Ｓ２のみがＨレベル
となる。よって、トランジスタＱＮ２がオンされる。そ
の結果、メモリブロックＭＢ［１，１］においてメイン
ビット線ＭＢＬ１はビット線ＢＬ２と接続される。一
方、その他のメインビット線ＭＢＬ２〜４はいずれのビ
ット線ＢＬにも接続されない。
【０２２６】以上の結果、ビット線ＢＬ２に接続された
全てのメモリセルはそのドレインに電位ＳＨＶが印可さ
れ、ソースはフローティング電位となる。よって、ビッ
ト線ＢＬ２に接続された全てのメモリセルにおいて、消
去動作が開始される。たとえば、各メモリブロックＭＢ
における列あたりのメモリセル数が３２の場合は、メモ
リブロックＭＢ［１，１］でビット線ＢＬ２とビット線
ＢＬ１との間に接続された３２個のメモリセルの記憶領
域９Ｒと、ビット線ＢＬ２とビット線ＢＬ３との間に接
続された３２個のメモリセルの記憶領域９Ｌとにおい
て、６４ビットの消去動作が一度に行なわれる。同様
に、各メモリブロック［１，８Ｊ＋１］（Ｊは０〜７の
整数）でも、６４ビットの消去動作が行なわれる。その
結果、半導体記憶装置全体では、時刻ｔ３２後において
５１２ビット分の消去動作が行なわれる。
全てのメモリセルはそのドレインに電位ＳＨＶが印可さ
れ、ソースはフローティング電位となる。よって、ビッ
ト線ＢＬ２に接続された全てのメモリセルにおいて、消
去動作が開始される。たとえば、各メモリブロックＭＢ
における列あたりのメモリセル数が３２の場合は、メモ
リブロックＭＢ［１，１］でビット線ＢＬ２とビット線
ＢＬ１との間に接続された３２個のメモリセルの記憶領
域９Ｒと、ビット線ＢＬ２とビット線ＢＬ３との間に接
続された３２個のメモリセルの記憶領域９Ｌとにおい
て、６４ビットの消去動作が一度に行なわれる。同様
に、各メモリブロック［１，８Ｊ＋１］（Ｊは０〜７の
整数）でも、６４ビットの消去動作が行なわれる。その
結果、半導体記憶装置全体では、時刻ｔ３２後において
５１２ビット分の消去動作が行なわれる。
【０２２７】なお、時刻ｔ３３にて信号ＥＲがＨレベル
となる。このとき、メインビット線ＭＢＬ（４×（８Ｊ
＋１）−３）への電位ＳＨＶの供給が停止され、消去動
作終了後にＬレベルとなる。その結果、ビット線ＢＬ２
もＬレベルとなる。メインビット線ＭＢＬ（４×（８Ｊ
＋１）−３）がＬレベルとなった後に、信号ＢＳ０およ
びＢＳ１はＨレベルとなる。
となる。このとき、メインビット線ＭＢＬ（４×（８Ｊ
＋１）−３）への電位ＳＨＶの供給が停止され、消去動
作終了後にＬレベルとなる。その結果、ビット線ＢＬ２
もＬレベルとなる。メインビット線ＭＢＬ（４×（８Ｊ
＋１）−３）がＬレベルとなった後に、信号ＢＳ０およ
びＢＳ１はＨレベルとなる。
【０２２８】次に、時刻ｔ４１で、信号ＥＶがＬレベル
となる。よって、半導体記憶装置１００はベリファイ動
作を行なう。
となる。よって、半導体記憶装置１００はベリファイ動
作を行なう。
【０２２９】ベリファイ動作時においてはコア回路内の
信号ＢＳ０およびＢＳ１がＨレベルを維持し、信号ＢＳ
２およびＢＳ３がＬレベルとなる。よって、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のトランジスタＱＮ４０およびトランジスタＱＰ４１
がオンされる。その結果、ノードＮ４０にメインビット
線ＭＢＬ１が接続され、ノードＮ４１にメインビット線
ＭＢＬ２が接続される。
信号ＢＳ０およびＢＳ１がＨレベルを維持し、信号ＢＳ
２およびＢＳ３がＬレベルとなる。よって、メモリブロ
ックＭＢ［１，１］において、第２コラムセレクタ３５
内のトランジスタＱＮ４０およびトランジスタＱＰ４１
がオンされる。その結果、ノードＮ４０にメインビット
線ＭＢＬ１が接続され、ノードＮ４１にメインビット線
ＭＢＬ２が接続される。
【０２３０】このとき、信号ＲＥおよびＰＶがＨレベル
であり、信号ＥＶがＬレベルであるため、電位制御回路
３６内の論理ゲートＬ３から出力される信号Ｅ２はＨレ
ベルとなる。その結果、スイッチ回路ＳＷ３がオンさ
れ、メインビット線ＭＢＬ２（信号Ｂ２に相当）はセン
スアンプ回路２２に接続され、センスアンプ回路２２に
より読出電位（約２Ｖ）に維持される。一方、メインビ
ット線ＭＢＬ１は接地電位ノード４１に接続され、メイ
ンビット線ＭＢＬ１（信号Ｂ１に相当）の電位は接地電
位を維持する。
であり、信号ＥＶがＬレベルであるため、電位制御回路
３６内の論理ゲートＬ３から出力される信号Ｅ２はＨレ
ベルとなる。その結果、スイッチ回路ＳＷ３がオンさ
れ、メインビット線ＭＢＬ２（信号Ｂ２に相当）はセン
スアンプ回路２２に接続され、センスアンプ回路２２に
より読出電位（約２Ｖ）に維持される。一方、メインビ
ット線ＭＢＬ１は接地電位ノード４１に接続され、メイ
ンビット線ＭＢＬ１（信号Ｂ１に相当）の電位は接地電
位を維持する。
【０２３１】他のメモリブロックＭＢ［１，８Ｊ＋１］
でも同様に、メインビット線ＭＢＬ（４×（８Ｊ＋１）
−２）（信号Ｂ２に相当）が読出電位（約２Ｖ）に維持
され、ＭＢＬ（４×（８Ｊ＋１）−３）（信号Ｂ１に相
当）が接地電位に維持される。
でも同様に、メインビット線ＭＢＬ（４×（８Ｊ＋１）
−２）（信号Ｂ２に相当）が読出電位（約２Ｖ）に維持
され、ＭＢＬ（４×（８Ｊ＋１）−３）（信号Ｂ１に相
当）が接地電位に維持される。
【０２３２】以上の結果、各メモリブロックＭＢ［１，
８Ｊ＋１］内のビット線ＢＬ１は読出電位に維持され、
ビット線ＢＬ２は接地電位に維持される。
８Ｊ＋１］内のビット線ＢＬ１は読出電位に維持され、
ビット線ＢＬ２は接地電位に維持される。
【０２３３】次に、時刻ｔ４２でワード線ＷＬ０がＨレ
ベル（読出動作時約３Ｖ）に活性化されると、各メモリ
ブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１の
記憶領域９Ｒの読出動作が開始される。
ベル（読出動作時約３Ｖ）に活性化されると、各メモリ
ブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１の
記憶領域９Ｒの読出動作が開始される。
【０２３４】その結果、センスアンプ回路２２は各メモ
リブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１
の記憶領域９Ｒのデータを読出し、その結果を信号ＯＵ
Ｔ２として第１マルチプレクサ２３を介してコンパレー
タ２５に出力する。
リブロックＭＢ［１，８Ｊ＋１］内のメモリセルＭＣ１
の記憶領域９Ｒのデータを読出し、その結果を信号ＯＵ
Ｔ２として第１マルチプレクサ２３を介してコンパレー
タ２５に出力する。
【０２３５】時刻ｔ４３において、コンパレータ２５は
信号ＯＵＴ２の結果と、第２マルチプレクサ２６から出
力される信号ＨＩＮとを比較する。
信号ＯＵＴ２の結果と、第２マルチプレクサ２６から出
力される信号ＨＩＮとを比較する。
【０２３６】比較の結果、信号ＯＵＴ２と信号ＨＩＮと
が一致しない場合、すなわち、各メモリブロックＭＢ
［１，８Ｊ＋１］内のメモリセルＭＣ１の記憶領域９Ｒ
のデータのうち１つでも電荷の蓄積が不足しているとき
は、コンパレータ２５はＬレベルの信号ＶＥＲＩＦＹを
出力する。一方、信号ＯＵＴ２と信号ＨＩＮとが一致し
ているときは、コンパレータ２５はＨレベルの信号ＶＥ
ＲＩＦＹを出力する。
が一致しない場合、すなわち、各メモリブロックＭＢ
［１，８Ｊ＋１］内のメモリセルＭＣ１の記憶領域９Ｒ
のデータのうち１つでも電荷の蓄積が不足しているとき
は、コンパレータ２５はＬレベルの信号ＶＥＲＩＦＹを
出力する。一方、信号ＯＵＴ２と信号ＨＩＮとが一致し
ているときは、コンパレータ２５はＨレベルの信号ＶＥ
ＲＩＦＹを出力する。
【０２３７】時刻ｔ２４で信号ＥＶがＨレベルになる
と、コア回路内の電位制御回路３６はメインビット線Ｍ
ＢＬへの読出電位の供給を停止する。また、ワード線Ｗ
Ｌ０はＬレベルとなる。
と、コア回路内の電位制御回路３６はメインビット線Ｍ
ＢＬへの読出電位の供給を停止する。また、ワード線Ｗ
Ｌ０はＬレベルとなる。
【０２３８】ベリファイ動作終了後の時刻ｔ４５には信
号Ｓ１〜Ｓ４は全てＬレベルになり、信号ＣＳ０〜ＣＳ
７も全てＬレベルになる。また、信号ＢＳ０〜ＢＳ１５
は全てＨレベルとなる。
号Ｓ１〜Ｓ４は全てＬレベルになり、信号ＣＳ０〜ＣＳ
７も全てＬレベルになる。また、信号ＢＳ０〜ＢＳ１５
は全てＨレベルとなる。
【０２３９】ベリファイ動作の結果、信号ＶＥＲＩＦＹ
がＬレベルのときは、時刻ｔ４５以降に再び消去動作を
行なうが、そのときの動作は時刻ｔ３１〜時刻ｔ３３で
述べた動作の繰返しとなる。また、消去動作終了後は再
びベリファイ動作を行ない、信号ＶＥＲＩＦＹがＨレベ
ルとなるまで消去動作は繰り返される。
がＬレベルのときは、時刻ｔ４５以降に再び消去動作を
行なうが、そのときの動作は時刻ｔ３１〜時刻ｔ３３で
述べた動作の繰返しとなる。また、消去動作終了後は再
びベリファイ動作を行ない、信号ＶＥＲＩＦＹがＨレベ
ルとなるまで消去動作は繰り返される。
【０２４０】ベリファイ動作の結果、信号ＶＥＲＩＦＹ
がＨレベルのときは、半導体記憶装置は消去動作を終了
する。
がＨレベルのときは、半導体記憶装置は消去動作を終了
する。
【０２４１】なお、同時にベリファイできるのは、各メ
モリブロックＭＢあたり１メモリセル、すなわち、メモ
リセルアレイ全体で８ビットである。よって、半導体記
憶装置は、活性化させるワード線と活性化させるビット
線ＢＬを変更して同様のベリファイ動作を６４サイクル
行なう。
モリブロックＭＢあたり１メモリセル、すなわち、メモ
リセルアレイ全体で８ビットである。よって、半導体記
憶装置は、活性化させるワード線と活性化させるビット
線ＢＬを変更して同様のベリファイ動作を６４サイクル
行なう。
【０２４２】すべてのメモリセルについて、ベリファイ
動作を行なったのち、ベリファイ動作は終了する。
動作を行なったのち、ベリファイ動作は終了する。
【０２４３】以上の動作により、実施の形態１における
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作とを繰り返す。その結果、メモリセル
に過剰に電荷が注入されるのを防止する。
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作とを繰り返す。その結果、メモリセル
に過剰に電荷が注入されるのを防止する。
【０２４４】［実施の形態２］実施の形態１では、書込
動作時にメモリセルに印加される電圧は一定とした。し
かしながら、書込動作を繰り返すごとにメモリセルに印
加する電圧を変化させることもできる。
動作時にメモリセルに印加される電圧は一定とした。し
かしながら、書込動作を繰り返すごとにメモリセルに印
加する電圧を変化させることもできる。
【０２４５】図１９はこの発明の実施の形態２における
半導体記憶装置の書込動作を示すフローチャートであ
る。
半導体記憶装置の書込動作を示すフローチャートであ
る。
【０２４６】ここでは図１５と同様に、半導体記憶装置
１００のメモリセルアレイ２０内の任意のメモリセルに
おいて、図３０における記憶領域９Ｒにデータを書込む
場合について説明する。
１００のメモリセルアレイ２０内の任意のメモリセルに
おいて、図３０における記憶領域９Ｒにデータを書込む
場合について説明する。
【０２４７】図１９を参照して、はじめにメモリ制御回
路２８内のカウント回路２８２は、周辺回路２８１から
出力されるリセット信号ＲＥＳＥＴにより、カウント数
がリセットされる（ステップＳ１）。よって、このとき
カウント回路２８２から出力されるカウント信号ＣＯＮ
Ｔ０〜ＣＯＮＴ３は全てＬレベルとなる。なお、このと
き周辺回路２８１から出力される信号ＰＧ，ＰＶ，Ｅ
Ｒ，ＥＶは全てＨレベルである。
路２８内のカウント回路２８２は、周辺回路２８１から
出力されるリセット信号ＲＥＳＥＴにより、カウント数
がリセットされる（ステップＳ１）。よって、このとき
カウント回路２８２から出力されるカウント信号ＣＯＮ
Ｔ０〜ＣＯＮＴ３は全てＬレベルとなる。なお、このと
き周辺回路２８１から出力される信号ＰＧ，ＰＶ，Ｅ
Ｒ，ＥＶは全てＨレベルである。
【０２４８】次に、メモリ制御回路２８はメモリセルに
書込電圧を印加するために、周辺回路２８１から出力さ
れる信号ＰＧをＬレベルに活性化する。このとき、周辺
回路２８１から出力されるその他の信号ＰＶ，ＥＲ，Ｅ
ＶはＨレベルを維持する。このとき、ＨＶ検知回路２８
７と、ＨＶオシレータ２９１と、ＨＶチャージポンプ２
９５とが動作する。その結果、ＨＶチャージポンプ２９
５は、メモリセルに印加するドレイン電圧ＨＶを出力す
る。
書込電圧を印加するために、周辺回路２８１から出力さ
れる信号ＰＧをＬレベルに活性化する。このとき、周辺
回路２８１から出力されるその他の信号ＰＶ，ＥＲ，Ｅ
ＶはＨレベルを維持する。このとき、ＨＶ検知回路２８
７と、ＨＶオシレータ２９１と、ＨＶチャージポンプ２
９５とが動作する。その結果、ＨＶチャージポンプ２９
５は、メモリセルに印加するドレイン電圧ＨＶを出力す
る。
【０２４９】同様に、信号ＰＧの活性化により、ＳＨＧ
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する（ステップＳ２）。
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する（ステップＳ２）。
【０２５０】続いて、書込電圧を印加した後所定期間経
過後に、半導体記憶装置１００はベリファイ動作を行な
う（ステップＳ３）。
過後に、半導体記憶装置１００はベリファイ動作を行な
う（ステップＳ３）。
【０２５１】ベリファイ動作を行なうときは、周辺回路
２８１から出力される信号ＰＧがＨレベルとなり、信号
ＰＶがＬレベルに活性化される。その結果、メモリセル
のゲートおよびソースに所定の電圧が印加され、メモリ
セルに書込まれたデータがセンスアンプ回路２２により
読出される。読出されたデータは信号ＯＵＴ２として第
１マルチプレクサ２３を介してコンパレータ２５に入力
される。一方、コンパレータ２５はそのメモリセルにデ
ータが書込まれたときのデータ情報である信号ＩＮを第
２マルチプレクサ２６から受ける。
２８１から出力される信号ＰＧがＨレベルとなり、信号
ＰＶがＬレベルに活性化される。その結果、メモリセル
のゲートおよびソースに所定の電圧が印加され、メモリ
セルに書込まれたデータがセンスアンプ回路２２により
読出される。読出されたデータは信号ＯＵＴ２として第
１マルチプレクサ２３を介してコンパレータ２５に入力
される。一方、コンパレータ２５はそのメモリセルにデ
ータが書込まれたときのデータ情報である信号ＩＮを第
２マルチプレクサ２６から受ける。
【０２５２】コンパレータ２５は信号ＯＵＴ２と信号Ｉ
Ｎとを比較して、信号ＯＵＴ２の８ビットのデジタル情
報と信号ＩＮの８ビットのデジタル情報とが一致した場
合（ステップＳ４）は、メモリセルに書込むべきデータ
が正常に書込まれた、すなわち、メモリセル内の記憶領
域９Ｒに蓄積された電荷が十分と判断され、書込動作が
終了する。
Ｎとを比較して、信号ＯＵＴ２の８ビットのデジタル情
報と信号ＩＮの８ビットのデジタル情報とが一致した場
合（ステップＳ４）は、メモリセルに書込むべきデータ
が正常に書込まれた、すなわち、メモリセル内の記憶領
域９Ｒに蓄積された電荷が十分と判断され、書込動作が
終了する。
【０２５３】一方、信号ＯＵＴ２と信号ＩＮとが一致し
ない場合（ステップＳ４）は、メモリセル内の記憶領域
９Ｒに蓄積される電荷が不十分と判断する。このとき、
カウント回路２８２は書込電圧印加回数をカウントする
（ステップＳ５）。カウント後に、再びステップＳ２に
戻り、書込動作が行なわれる。
ない場合（ステップＳ４）は、メモリセル内の記憶領域
９Ｒに蓄積される電荷が不十分と判断する。このとき、
カウント回路２８２は書込電圧印加回数をカウントする
（ステップＳ５）。カウント後に、再びステップＳ２に
戻り、書込動作が行なわれる。
【０２５４】以上の動作により、半導体記憶装置１００
はメモリセル内の記憶領域９Ｒに所定量の電荷が蓄積さ
れるまで、書込電圧の印加を行なう。
はメモリセル内の記憶領域９Ｒに所定量の電荷が蓄積さ
れるまで、書込電圧の印加を行なう。
【０２５５】なお、消去動作についても書込動作と同様
に行なわれるため、その説明は繰り返さない。
に行なわれるため、その説明は繰り返さない。
【０２５６】図２０はこの発明の実施の形態２における
半導体記憶装置の書込動作時のタイミングチャートであ
る。
半導体記憶装置の書込動作時のタイミングチャートであ
る。
【０２５７】なお、図２０での半導体記憶装置の書込動
作は、図１９での書込動作と同じ条件で行なわれるもの
とする。ここで、図２０中のＶｔｈ、Ｂ、Ｄ、Ｇについ
ては、図１６と同じであるため、その説明は繰り返さな
い。
作は、図１９での書込動作と同じ条件で行なわれるもの
とする。ここで、図２０中のＶｔｈ、Ｂ、Ｄ、Ｇについ
ては、図１６と同じであるため、その説明は繰り返さな
い。
【０２５８】図２０を参照して、半導体記憶装置１００
は時刻ｔ１に１回目の書込電圧の印加を行なう。このと
き、周辺回路２８１から出力されるその他の信号ＰＶ，
ＥＲ，ＥＶはＨレベルを維持する。このとき、ＨＶ検知
回路２８７と、ＨＶオシレータ２９１と、ＨＶチャージ
ポンプ２９５とが動作する。その結果、ＨＶチャージポ
ンプ２９５は、メモリセルに印加するドレイン電圧ＨＶ
を出力する。
は時刻ｔ１に１回目の書込電圧の印加を行なう。このと
き、周辺回路２８１から出力されるその他の信号ＰＶ，
ＥＲ，ＥＶはＨレベルを維持する。このとき、ＨＶ検知
回路２８７と、ＨＶオシレータ２９１と、ＨＶチャージ
ポンプ２９５とが動作する。その結果、ＨＶチャージポ
ンプ２９５は、メモリセルに印加するドレイン電圧ＨＶ
を出力する。
【０２５９】このとき、カウント回路２８２から出力さ
れるカウント信号ＣＮＴ０〜ＣＮＴ３は全てＬレベルで
ある。よって、ＨＶ検知回路２８７内のトランスファゲ
ートＴ０〜Ｔ３は全てオフされるため、ＨＶ検知回路２
８７内のノードＮ８０とノードＮ８１との間には抵抗素
子Ｒ１〜Ｒ５が直列に接続される。ＨＶチャージポンプ
２９５から出力される信号ＨＶの電位は抵抗素子Ｒ１〜
Ｒ５およびトランジスタＱＮ８６により分圧される。分
圧された電位はノードＮ８０からオペアンプＯＰ２に出
力される。このとき、ノードＮ８０から出力された信号
の電圧が参照電位Ｖｒｅｆと等しくなるまでオペアンプ
ＯＰ２はＨレベルの信号φＣ２を出力する。ノードＮ８
０からの出力信号の電圧が参照電位Ｖｒｅｆよりも大き
くなったとき、オペアンプＯＰ２はＬレベルの信号φＣ
２を出力する。信号φＣ２によりＨＶオシレータ２９１
の動作は制御され、その結果、ＨＶチャージポンプ２９
５は信号ＨＶをメモリセルのドレインに出力する。な
お、このとき信号ＨＶは一定の電圧ＶＤ１に維持され
る。
れるカウント信号ＣＮＴ０〜ＣＮＴ３は全てＬレベルで
ある。よって、ＨＶ検知回路２８７内のトランスファゲ
ートＴ０〜Ｔ３は全てオフされるため、ＨＶ検知回路２
８７内のノードＮ８０とノードＮ８１との間には抵抗素
子Ｒ１〜Ｒ５が直列に接続される。ＨＶチャージポンプ
２９５から出力される信号ＨＶの電位は抵抗素子Ｒ１〜
Ｒ５およびトランジスタＱＮ８６により分圧される。分
圧された電位はノードＮ８０からオペアンプＯＰ２に出
力される。このとき、ノードＮ８０から出力された信号
の電圧が参照電位Ｖｒｅｆと等しくなるまでオペアンプ
ＯＰ２はＨレベルの信号φＣ２を出力する。ノードＮ８
０からの出力信号の電圧が参照電位Ｖｒｅｆよりも大き
くなったとき、オペアンプＯＰ２はＬレベルの信号φＣ
２を出力する。信号φＣ２によりＨＶオシレータ２９１
の動作は制御され、その結果、ＨＶチャージポンプ２９
５は信号ＨＶをメモリセルのドレインに出力する。な
お、このとき信号ＨＶは一定の電圧ＶＤ１に維持され
る。
【０２６０】同様に、信号ＰＧの活性化により、ＳＨＧ
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する。このとき、信号ＳＨ
ＧＶは一定の電圧ＶＧ１に維持される。
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する。このとき、信号ＳＨ
ＧＶは一定の電圧ＶＧ１に維持される。
【０２６１】所定期間書込電圧の印加が行なわれた後の
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。ここで、メモリセルのしきい値
電圧がＶｔｈ１になったときに、メモリセル内の記憶領
域９Ｒに十分な電荷が蓄積されたものとすると、時刻ｔ
２でのメモリセルのしきい値電圧ＶｔｈはＶｔｈ１より
も低い。よって、コンパレータ２５は、記憶領域９Ｒに
蓄積された電荷が不十分であると判断する。その結果、
時刻ｔ３で信号ＰＧがＬレベルとなり、再び書込電圧の
印加が行なわれる。
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。ここで、メモリセルのしきい値
電圧がＶｔｈ１になったときに、メモリセル内の記憶領
域９Ｒに十分な電荷が蓄積されたものとすると、時刻ｔ
２でのメモリセルのしきい値電圧ＶｔｈはＶｔｈ１より
も低い。よって、コンパレータ２５は、記憶領域９Ｒに
蓄積された電荷が不十分であると判断する。その結果、
時刻ｔ３で信号ＰＧがＬレベルとなり、再び書込電圧の
印加が行なわれる。
【０２６２】このとき、カウント回路２８２は時刻ｔ２
からｔ３のベリファイ動作時にカウント数を「１」とし
ている。よって、カウント信号ＣＮＴ０はＨレベルとな
る。
からｔ３のベリファイ動作時にカウント数を「１」とし
ている。よって、カウント信号ＣＮＴ０はＨレベルとな
る。
【０２６３】その結果、ＨＶ検知回路２８７内のトラン
スファゲートＴ４がオンされる。よって、ＨＶ検知回路
２８７内のノードＮ８０から出力される電圧は信号ＨＶ
の電位を抵抗素子Ｒ１〜Ｒ３，Ｒ５，およびトランジス
タＱＮ８６で分圧した電位となる。よって、ＨＶ検知回
路２８７はノードＮ８０から出力される信号の電位が時
刻ｔ１のときよりも低い場合でもＬレベルの信号Ｃ２を
出力する。よって、時刻ｔ２でＨＶチャージポンプ２９
５から出力される信号ＨＶの電圧ＶＤ２は時刻ｔ１での
信号ＨＶの電圧ＶＤ１よりも小さくなる。
スファゲートＴ４がオンされる。よって、ＨＶ検知回路
２８７内のノードＮ８０から出力される電圧は信号ＨＶ
の電位を抵抗素子Ｒ１〜Ｒ３，Ｒ５，およびトランジス
タＱＮ８６で分圧した電位となる。よって、ＨＶ検知回
路２８７はノードＮ８０から出力される信号の電位が時
刻ｔ１のときよりも低い場合でもＬレベルの信号Ｃ２を
出力する。よって、時刻ｔ２でＨＶチャージポンプ２９
５から出力される信号ＨＶの電圧ＶＤ２は時刻ｔ１での
信号ＨＶの電圧ＶＤ１よりも小さくなる。
【０２６４】なお、同じ理由により、ＨＧＶチャージポ
ンプ２９６から出力される信号ＨＧＶの電圧ＶＧ２は時
刻ｔ１での信号ＨＶの電圧ＶＤ１よりも小さくなる。
ンプ２９６から出力される信号ＨＧＶの電圧ＶＧ２は時
刻ｔ１での信号ＨＶの電圧ＶＤ１よりも小さくなる。
【０２６５】続いて、時刻ｔ４にてベリファイ動作が行
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
【０２６６】以上の動作により、半導体記憶装置１００
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。このとき、書込動作の印加回数が増加す
るごとに、印加される電圧は低下する。時刻ｔ５でのベ
リファイ動作の結果、メモリセルのしきい値ＶｔｈがＶ
ｔｈ１を超えたとき、コンパレータ２５はＨレベルのパ
ルス信号ＶＥＲＩＦＹを出力する。メモリ制御回路２８
はＨレベルの信号ＶＥＲＩＦＹを受け、時刻ｔ６で書込
動作を終了する。
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。このとき、書込動作の印加回数が増加す
るごとに、印加される電圧は低下する。時刻ｔ５でのベ
リファイ動作の結果、メモリセルのしきい値ＶｔｈがＶ
ｔｈ１を超えたとき、コンパレータ２５はＨレベルのパ
ルス信号ＶＥＲＩＦＹを出力する。メモリ制御回路２８
はＨレベルの信号ＶＥＲＩＦＹを受け、時刻ｔ６で書込
動作を終了する。
【０２６７】以上の動作により、実施の形態１における
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が印加されるのを防止する。さらに、書込電
圧の印加回数が増加するごとに印加する書込電圧を低下
させることで、メモリセルに過剰な書込動作が行なわれ
るのを防止する。
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が印加されるのを防止する。さらに、書込電
圧の印加回数が増加するごとに印加する書込電圧を低下
させることで、メモリセルに過剰な書込動作が行なわれ
るのを防止する。
【０２６８】なお、消去動作についても、書込動作と同
様に行なわれるため、その説明は繰り返さない。ただ
し、消去動作時においては、ドレイン電圧はＳＨＶとな
り、ゲート電圧は０Ｖとなる。
様に行なわれるため、その説明は繰り返さない。ただ
し、消去動作時においては、ドレイン電圧はＳＨＶとな
り、ゲート電圧は０Ｖとなる。
【０２６９】図２１は、書込動作時の半導体記憶装置の
各回路の動作について示したタイミングチャートであ
る。
各回路の動作について示したタイミングチャートであ
る。
【０２７０】図２１では、図１７と同様に、半導体記憶
装置１００中のメモリブロックＭＢ［１、１］，ＭＢ
［１、９］，ＭＢ［１、１７］，ＭＢ［１、２５］，Ｍ
Ｂ［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４
９］，ＭＢ［１、５７］のメモリセルＭＣ１の記憶領域
９Ｒに「０１１１０１１１」なるデータを書込む場合に
ついて説明する。
装置１００中のメモリブロックＭＢ［１、１］，ＭＢ
［１、９］，ＭＢ［１、１７］，ＭＢ［１、２５］，Ｍ
Ｂ［１、３３］，ＭＢ［１、４１］，ＭＢ［１、４
９］，ＭＢ［１、５７］のメモリセルＭＣ１の記憶領域
９Ｒに「０１１１０１１１」なるデータを書込む場合に
ついて説明する。
【０２７１】図２１を参照して、時刻ｔ１１で信号ＰＧ
がＬレベルに活性化されたとき、信号ＲＥＳＥＴもＬレ
ベルとなる。その結果、カウント回路２８２はリセット
される。よって、カウント回路２８２から出力される信
号ＣＮＴ０〜ＣＮＴ３は全てＬレベルとなる。信号ＲＥ
ＳＥＴはその後、書込動作中にＨレベルとなり、その後
は常時Ｈレベルを維持する。
がＬレベルに活性化されたとき、信号ＲＥＳＥＴもＬレ
ベルとなる。その結果、カウント回路２８２はリセット
される。よって、カウント回路２８２から出力される信
号ＣＮＴ０〜ＣＮＴ３は全てＬレベルとなる。信号ＲＥ
ＳＥＴはその後、書込動作中にＨレベルとなり、その後
は常時Ｈレベルを維持する。
【０２７２】その結果、カウント回路２８２は信号ＰＧ
が活性化されるごとにカウントする。よって、書込動作
を繰り返すごとにカウント回路はカウントし、信号ＣＮ
Ｔ０〜ＣＮＴ３はその電位を変化させる。
が活性化されるごとにカウントする。よって、書込動作
を繰り返すごとにカウント回路はカウントし、信号ＣＮ
Ｔ０〜ＣＮＴ３はその電位を変化させる。
【０２７３】その他の動作は図１７と同じであるため、
その説明は繰り返さない。以上の動作により、本発明の
実施の形態２における半導体記憶装置は、書込動作を繰
り返すごとに、メモリセルに印加する書込電圧を低下さ
せる。その結果、メモリセルへの電荷の蓄積をより正確
に行なうことができる。よって、過剰な書込を防止する
ことができる。なお、消去動作の場合についても同様の
効果がある。
その説明は繰り返さない。以上の動作により、本発明の
実施の形態２における半導体記憶装置は、書込動作を繰
り返すごとに、メモリセルに印加する書込電圧を低下さ
せる。その結果、メモリセルへの電荷の蓄積をより正確
に行なうことができる。よって、過剰な書込を防止する
ことができる。なお、消去動作の場合についても同様の
効果がある。
【０２７４】［実施の形態３］実施の形態２における半
導体記憶装置では、書込動作時において、書込動作を繰
り返すごとに書込電圧を低下させた。しかしながら、書
込動作を繰り返すごとに書込電圧を上昇させることもで
きる。
導体記憶装置では、書込動作時において、書込動作を繰
り返すごとに書込電圧を低下させた。しかしながら、書
込動作を繰り返すごとに書込電圧を上昇させることもで
きる。
【０２７５】図２２はこの発明の実施の形態３における
半導体記憶装置のＨＶ検知回路２８７の構成を示す回路
図である。
半導体記憶装置のＨＶ検知回路２８７の構成を示す回路
図である。
【０２７６】図２２を参照して、ＨＶ検知回路２８７
は、図１４と比較して、トランスファゲートＴ１〜Ｔ４
の代わりに新たにトランスファゲートＴ５〜Ｔ８を含
む。
は、図１４と比較して、トランスファゲートＴ１〜Ｔ４
の代わりに新たにトランスファゲートＴ５〜Ｔ８を含
む。
【０２７７】トランスファゲートＴ５と抵抗素子Ｒ１と
は並列に接続される。トランスファゲートＴ５内のＮチ
ャネルＭＯＳトランジスタのゲートにはインバータＩＶ
１０の出力信号が入力される。インバータＩＶ１０およ
びＰチャネルＭＯＳトランジスタのゲートにはカウント
回路２８２から出力されるカウント信号ＣＮＴ３が入力
される。トランスファゲートＴ６と抵抗素子Ｒ２とは並
列に接続される。トランスファゲートＴ６内のＮチャネ
ルＭＯＳトランジスタのゲートにはインバータＩＶ１１
の出力信号が入力される。インバータＩＶ１１およびＰ
チャネルＭＯＳトランジスタのゲートにはカウント回路
２８２から出力されるカウント信号ＣＮＴ２が入力され
る。トランスファゲートＴ７と抵抗素子Ｒ３とは並列に
接続される。トランスファゲートＴ７内のＮチャネルＭ
ＯＳトランジスタのゲートにはインバータＩＶ１２の出
力信号が入力される。インバータＩＶ１２およびＰチャ
ネルＭＯＳトランジスタのゲートにはカウント回路２８
２から出力されるカウント信号ＣＮＴ１が入力される。
トランスファゲートＴ８と抵抗素子Ｒ４とは並列に接続
される。トランスファゲートＴ８内のＮチャネルＭＯＳ
トランジスタのゲートにはインバータＩＶ１３の出力信
号が入力される。インバータＩＶ１３およびＰチャネル
ＭＯＳトランジスタのゲートにはカウント回路２８２か
ら出力されるカウント信号ＣＮＴ０が入力される。
は並列に接続される。トランスファゲートＴ５内のＮチ
ャネルＭＯＳトランジスタのゲートにはインバータＩＶ
１０の出力信号が入力される。インバータＩＶ１０およ
びＰチャネルＭＯＳトランジスタのゲートにはカウント
回路２８２から出力されるカウント信号ＣＮＴ３が入力
される。トランスファゲートＴ６と抵抗素子Ｒ２とは並
列に接続される。トランスファゲートＴ６内のＮチャネ
ルＭＯＳトランジスタのゲートにはインバータＩＶ１１
の出力信号が入力される。インバータＩＶ１１およびＰ
チャネルＭＯＳトランジスタのゲートにはカウント回路
２８２から出力されるカウント信号ＣＮＴ２が入力され
る。トランスファゲートＴ７と抵抗素子Ｒ３とは並列に
接続される。トランスファゲートＴ７内のＮチャネルＭ
ＯＳトランジスタのゲートにはインバータＩＶ１２の出
力信号が入力される。インバータＩＶ１２およびＰチャ
ネルＭＯＳトランジスタのゲートにはカウント回路２８
２から出力されるカウント信号ＣＮＴ１が入力される。
トランスファゲートＴ８と抵抗素子Ｒ４とは並列に接続
される。トランスファゲートＴ８内のＮチャネルＭＯＳ
トランジスタのゲートにはインバータＩＶ１３の出力信
号が入力される。インバータＩＶ１３およびＰチャネル
ＭＯＳトランジスタのゲートにはカウント回路２８２か
ら出力されるカウント信号ＣＮＴ０が入力される。
【０２７８】その他の構成については図１４と同じであ
るため、その説明は繰り返さない。図２３は、この発明
の実施の形態３における半導体記憶装置の書込動作時の
タイミングチャートである。
るため、その説明は繰り返さない。図２３は、この発明
の実施の形態３における半導体記憶装置の書込動作時の
タイミングチャートである。
【０２７９】図２３を参照して、半導体記憶装置１００
は時刻ｔ１に１回目の書込電圧の印加を行なう。このと
き、周辺回路２８１から出力されるその他の信号ＰＶ，
ＥＲ，ＥＶはＨレベルを維持する。このとき、ＨＶ検知
回路２８７と、ＨＶオシレータ２９１と、ＨＶチャージ
ポンプ２９５とが動作する。その結果、ＨＶチャージポ
ンプ２９５は、メモリセルに印加するドレイン電圧ＨＶ
を出力する。
は時刻ｔ１に１回目の書込電圧の印加を行なう。このと
き、周辺回路２８１から出力されるその他の信号ＰＶ，
ＥＲ，ＥＶはＨレベルを維持する。このとき、ＨＶ検知
回路２８７と、ＨＶオシレータ２９１と、ＨＶチャージ
ポンプ２９５とが動作する。その結果、ＨＶチャージポ
ンプ２９５は、メモリセルに印加するドレイン電圧ＨＶ
を出力する。
【０２８０】このとき、カウント回路２８２から出力さ
れるカウント信号ＣＮＴ０〜ＣＮＴ３は全てＬレベルで
ある。よって、ＨＶ検知回路２８７内のトランスファゲ
ートＴ５〜Ｔ８は全てオンされるため、ＨＶ検知回路２
８７内のノードＮ８０とノードＮ８１との間には抵抗素
子Ｒ５のみが接続される。ＨＶチャージポンプ２９５か
ら出力される信号ＨＶの電位は抵抗素子Ｒ５およびトラ
ンジスタＱＮ８６により分圧される。分圧された電位は
ノードＮ８０からオペアンプＯＰ２に出力される。この
とき、ノードＮ８０から出力された信号の電圧が参照電
位Ｖｒｅｆと等しくなるまでオペアンプＯＰ２はＨレベ
ルの信号φＣ２を出力する。その結果、ＨＶチャージポ
ンプ２９５は信号ＨＶをメモリセルのドレインに出力す
る。なお、このとき信号ＨＶは一定の電圧ＶＤ１に維持
される。
れるカウント信号ＣＮＴ０〜ＣＮＴ３は全てＬレベルで
ある。よって、ＨＶ検知回路２８７内のトランスファゲ
ートＴ５〜Ｔ８は全てオンされるため、ＨＶ検知回路２
８７内のノードＮ８０とノードＮ８１との間には抵抗素
子Ｒ５のみが接続される。ＨＶチャージポンプ２９５か
ら出力される信号ＨＶの電位は抵抗素子Ｒ５およびトラ
ンジスタＱＮ８６により分圧される。分圧された電位は
ノードＮ８０からオペアンプＯＰ２に出力される。この
とき、ノードＮ８０から出力された信号の電圧が参照電
位Ｖｒｅｆと等しくなるまでオペアンプＯＰ２はＨレベ
ルの信号φＣ２を出力する。その結果、ＨＶチャージポ
ンプ２９５は信号ＨＶをメモリセルのドレインに出力す
る。なお、このとき信号ＨＶは一定の電圧ＶＤ１に維持
される。
【０２８１】同様に、信号ＰＧの活性化により、ＳＨＧ
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する。このとき、信号ＳＨ
ＧＶは一定の電圧ＶＧ１に維持される。
Ｖ検知回路２８５と、ＳＨＧＶオシレータ２８９と、Ｓ
ＨＧＶチャージポンプ２９３とが動作する。その結果、
ＳＨＧＶチャージポンプ２９３は、メモリセルに印加す
るゲート電圧ＳＨＧＶを出力する。このとき、信号ＳＨ
ＧＶは一定の電圧ＶＧ１に維持される。
【０２８２】所定期間書込電圧の印加が行なわれた後の
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。ここで、メモリセルのしきい値
電圧がＶｔｈ１になったときに、メモリセル内の記憶領
域９Ｒに十分な電荷が蓄積されたものとすると、時刻ｔ
２でのメモリセルのしきい値電圧ＶｔｈはＶｔｈ１より
も低い。よって、コンパレータ２５は、記憶領域９Ｒに
蓄積された電荷が不十分であると判断する。その結果、
時刻ｔ３で信号ＰＧがＬレベルとなり、再び書込電圧の
印加が行なわれる。
時刻ｔ２で、信号ＰＧはＨレベルとなり、信号ＰＶはＬ
レベルとなる。その結果、半導体記憶装置１００はベリ
ファイ動作を開始する。ここで、メモリセルのしきい値
電圧がＶｔｈ１になったときに、メモリセル内の記憶領
域９Ｒに十分な電荷が蓄積されたものとすると、時刻ｔ
２でのメモリセルのしきい値電圧ＶｔｈはＶｔｈ１より
も低い。よって、コンパレータ２５は、記憶領域９Ｒに
蓄積された電荷が不十分であると判断する。その結果、
時刻ｔ３で信号ＰＧがＬレベルとなり、再び書込電圧の
印加が行なわれる。
【０２８３】このとき、カウント回路２８２は時刻ｔ２
からｔ３のベリファイ動作時にカウント数を「１」とし
ている。よって、カウント信号ＣＮＴ０はＨレベルとな
る。
からｔ３のベリファイ動作時にカウント数を「１」とし
ている。よって、カウント信号ＣＮＴ０はＨレベルとな
る。
【０２８４】その結果、ＨＶ検知回路２８７内のトラン
スファゲートＴ８がオフされる。よって、ＨＶ検知回路
２８７内のノードＮ８０から出力される電圧は信号ＨＶ
の電位を抵抗素子Ｒ４，Ｒ５およびトランジスタＱＮ８
６で分圧した電位となる。よって、ＨＶ検知回路２８７
はノードＮ８０から出力される信号の電位が時刻ｔ１の
ときよりも高くなってはじめてＬレベルの信号φＣ２を
出力する。よって、時刻ｔ２でＨＶチャージポンプ２９
５から出力される信号ＨＶの電圧ＶＤ２は時刻ｔ１での
信号ＨＶの電圧ＶＤ１よりも大きくなる。
スファゲートＴ８がオフされる。よって、ＨＶ検知回路
２８７内のノードＮ８０から出力される電圧は信号ＨＶ
の電位を抵抗素子Ｒ４，Ｒ５およびトランジスタＱＮ８
６で分圧した電位となる。よって、ＨＶ検知回路２８７
はノードＮ８０から出力される信号の電位が時刻ｔ１の
ときよりも高くなってはじめてＬレベルの信号φＣ２を
出力する。よって、時刻ｔ２でＨＶチャージポンプ２９
５から出力される信号ＨＶの電圧ＶＤ２は時刻ｔ１での
信号ＨＶの電圧ＶＤ１よりも大きくなる。
【０２８５】なお、同じ理由により、ＳＨＧＶチャージ
ポンプ２９３から出力される信号ＳＨＧＶの電圧ＶＧ２
は時刻ｔ１での信号ＳＨＧＶの電圧ＶＧ１よりも大きく
なる。
ポンプ２９３から出力される信号ＳＨＧＶの電圧ＶＧ２
は時刻ｔ１での信号ＳＨＧＶの電圧ＶＧ１よりも大きく
なる。
【０２８６】続いて、時刻ｔ４にてベリファイ動作が行
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
なわれるが、その動作方法は時刻ｔ２におけるベリファ
イ動作と同じであるため、その説明は繰り返さない。
【０２８７】以上の動作により、半導体記憶装置１００
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。このとき、書込動作の印加回数が増加す
るごとに、印加される電圧は上昇する。時刻ｔ５でのベ
リファイ動作の結果、メモリセルのしきい値ＶｔｈがＶ
ｔｈ１を超えたとき、コンパレータ２５はＨレベルのパ
ルス信号ＶＥＲＩＦＹを出力する。メモリ制御回路２８
はＨレベルの信号ＶＥＲＩＦＹを受け、時刻ｔ６で書込
動作を終了する。
は書込動作の対象となるメモリセルのしきい値Ｖｔｈが
Ｖｔｈ１になるまで、書込電圧の印加とベリファイ動作
とを繰り返す。このとき、書込動作の印加回数が増加す
るごとに、印加される電圧は上昇する。時刻ｔ５でのベ
リファイ動作の結果、メモリセルのしきい値ＶｔｈがＶ
ｔｈ１を超えたとき、コンパレータ２５はＨレベルのパ
ルス信号ＶＥＲＩＦＹを出力する。メモリ制御回路２８
はＨレベルの信号ＶＥＲＩＦＹを受け、時刻ｔ６で書込
動作を終了する。
【０２８８】以上の動作により、実施の形態３における
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が印加されるのを防止する。さらに、実施の
形態３では書込電圧印加を繰り返すごとにその印加電圧
を増加させる。その結果、より高速な書込が可能とな
る。
半導体記憶装置１００は、書込動作時に書込電圧の印加
とベリファイ動作を繰り返す。その結果、メモリセルに
過剰に電荷が印加されるのを防止する。さらに、実施の
形態３では書込電圧印加を繰り返すごとにその印加電圧
を増加させる。その結果、より高速な書込が可能とな
る。
【０２８９】［実施の形態４］図２４はこの発明の実施
の形態４における半導体記憶装置のメモリ制御回路につ
いて示したブロック図である。
の形態４における半導体記憶装置のメモリ制御回路につ
いて示したブロック図である。
【０２９０】図２４を参照して、メモリ制御回路２８
は、図１３と比較して、新たにコンパレータ２８３およ
び記憶回路２８４を含む。
は、図１３と比較して、新たにコンパレータ２８３およ
び記憶回路２８４を含む。
【０２９１】記憶回路２８４は、周辺回路２８１から出
力される信号ＰＧの最大出力回数をあらかじめ記憶す
る。
力される信号ＰＧの最大出力回数をあらかじめ記憶す
る。
【０２９２】コンパレータ２８３は、カウント回路から
出力されるカウント信号ＣＯＮＴ０〜ＣＯＮＴ３と、記
憶回路２８４に記憶されている信号ＰＧの最大出力回数
とを比較する。カウント回路２８２でのカウント数が記
憶回路２８４に記憶されている信号ＰＧの最大出力回数
に達した場合は、コンパレータ２８３は周辺回路２８１
に信号ＦＩＮを出力する。周辺回路２８１は、信号ＦＩ
Ｎを受けたとき、信号ＰＧ，ＰＶまたは信号ＥＲ，ＥＶ
の出力を停止する。
出力されるカウント信号ＣＯＮＴ０〜ＣＯＮＴ３と、記
憶回路２８４に記憶されている信号ＰＧの最大出力回数
とを比較する。カウント回路２８２でのカウント数が記
憶回路２８４に記憶されている信号ＰＧの最大出力回数
に達した場合は、コンパレータ２８３は周辺回路２８１
に信号ＦＩＮを出力する。周辺回路２８１は、信号ＦＩ
Ｎを受けたとき、信号ＰＧ，ＰＶまたは信号ＥＲ，ＥＶ
の出力を停止する。
【０２９３】その他の構成については図１３と同じであ
るため、その説明は繰り返さない。以上の回路構成を有
するメモリ制御回路２８を含む半導体記憶装置１００の
書込動作について説明する。
るため、その説明は繰り返さない。以上の回路構成を有
するメモリ制御回路２８を含む半導体記憶装置１００の
書込動作について説明する。
【０２９４】図２５は実施の形態４における半導体記憶
装置の書込動作を示すフローチャートである。
装置の書込動作を示すフローチャートである。
【０２９５】図２５を参照して、ステップＳ５までの動
作は図１９と同じであるため、その説明は繰り返さな
い。ステップＳ５にてカウントを行なったのち、コンパ
レータ２８３はカウント回路２８２によるカウント数が
記憶回路２８４に記憶された最大カウント数を超えてい
るか否かを判断する（ステップＳ６）。カウント回路２
８２によるカウント数が記憶回路２８４に記憶された最
大カウント数を超えていないとコンパレータ２８３が判
断した場合、再びステップＳ２に戻って書込電圧の印加
が行なわれる。一方、カウント２８２によるカウント数
が記憶回路２８４に記憶された最大カウント数を超えた
とコンパレータが判断した場合、メモリ制御回路２８は
エラービットが発生したとして、書込動作を終了させる
（ステップＳ７）。このとき、メモリ制御回路２８は、
半導体記憶装置外部にエラーコードを出力する。
作は図１９と同じであるため、その説明は繰り返さな
い。ステップＳ５にてカウントを行なったのち、コンパ
レータ２８３はカウント回路２８２によるカウント数が
記憶回路２８４に記憶された最大カウント数を超えてい
るか否かを判断する（ステップＳ６）。カウント回路２
８２によるカウント数が記憶回路２８４に記憶された最
大カウント数を超えていないとコンパレータ２８３が判
断した場合、再びステップＳ２に戻って書込電圧の印加
が行なわれる。一方、カウント２８２によるカウント数
が記憶回路２８４に記憶された最大カウント数を超えた
とコンパレータが判断した場合、メモリ制御回路２８は
エラービットが発生したとして、書込動作を終了させる
（ステップＳ７）。このとき、メモリ制御回路２８は、
半導体記憶装置外部にエラーコードを出力する。
【０２９６】以上の動作により、実施の形態４における
半導体記憶装置は、書込動作の回数を制限することがで
きる。また、消去動作についても同様である。
半導体記憶装置は、書込動作の回数を制限することがで
きる。また、消去動作についても同様である。
【０２９７】なお、実施の形態１〜４では、書込動作の
例として、記憶領域９Ｒおよび９Ｌにデータが蓄積され
ていない場合のメモリセルの記憶領域９Ｒについての書
込動作について示した。しかしながら、仮に記憶領域９
Ｌにデータが予め蓄積されている場合の記憶領域９Ｒに
対する書込動作は、記憶領域９Ｌにデータが蓄積されて
いない場合と同様に行なうことができる。また、実施の
形態１〜４では、２ビット記憶可能なメモリセルについ
ての書込動作を示したが、１ビット記憶可能なメモリセ
ルに対しても同様の動作で書込または消去を行なうこと
ができる。
例として、記憶領域９Ｒおよび９Ｌにデータが蓄積され
ていない場合のメモリセルの記憶領域９Ｒについての書
込動作について示した。しかしながら、仮に記憶領域９
Ｌにデータが予め蓄積されている場合の記憶領域９Ｒに
対する書込動作は、記憶領域９Ｌにデータが蓄積されて
いない場合と同様に行なうことができる。また、実施の
形態１〜４では、２ビット記憶可能なメモリセルについ
ての書込動作を示したが、１ビット記憶可能なメモリセ
ルに対しても同様の動作で書込または消去を行なうこと
ができる。
【０２９８】［実施の形態５］フローティングゲートを
有するフラッシュＥＥＰＲＯＭとＮＲＯＭとでは、書込
動作総数または消去動作総数に対する耐性が異なる。
有するフラッシュＥＥＰＲＯＭとＮＲＯＭとでは、書込
動作総数または消去動作総数に対する耐性が異なる。
【０２９９】図２６はフローティングゲートを有するメ
モリセルとＭＯＮＯＳ型メモリセルにおける書込動作回
総数に対する耐性を示すグラフである。ここで、図２６
（Ａ）にフローティングゲートを有するメモリセルのグ
ラフを、図２６（Ｂ）にＭＯＮＯＳ型メモリセルのグラ
フをそれぞれ示す。
モリセルとＭＯＮＯＳ型メモリセルにおける書込動作回
総数に対する耐性を示すグラフである。ここで、図２６
（Ａ）にフローティングゲートを有するメモリセルのグ
ラフを、図２６（Ｂ）にＭＯＮＯＳ型メモリセルのグラ
フをそれぞれ示す。
【０３００】図２６（Ａ）に示すように、フローティン
グゲートを有するメモリセルでは書込動作の総数の増加
とともに、そのしきい値は低下する。しかしながら、図
２６（Ｂ）に示すように、ＭＯＮＯＳ型メモリセルでは
書込動作の総数の増加とともに、そのしきい値が上昇す
る。
グゲートを有するメモリセルでは書込動作の総数の増加
とともに、そのしきい値は低下する。しかしながら、図
２６（Ｂ）に示すように、ＭＯＮＯＳ型メモリセルでは
書込動作の総数の増加とともに、そのしきい値が上昇す
る。
【０３０１】しきい値の上昇は消去動作時の消去不足を
引き起こし、データが破壊される可能性もある。よっ
て、ＭＯＮＯＳ型メモリセルにおいて、しきい値の上昇
を抑える必要がある。ＭＯＮＯＳ型メモリセルの場合、
しきい値の上昇を抑制するためには、書込動作総数が増
加するにつれ、書込電圧を下げればよい。
引き起こし、データが破壊される可能性もある。よっ
て、ＭＯＮＯＳ型メモリセルにおいて、しきい値の上昇
を抑える必要がある。ＭＯＮＯＳ型メモリセルの場合、
しきい値の上昇を抑制するためには、書込動作総数が増
加するにつれ、書込電圧を下げればよい。
【０３０２】図２７はこの発明の実施の形態５における
半導体記憶装置のメモリ制御回路の構成を示すブロック
図である。
半導体記憶装置のメモリ制御回路の構成を示すブロック
図である。
【０３０３】図２７を参照して、図１３と比較して、カ
ウント回路２８２の代わりに、新たにカウント回路３０
０を設置し、さらにコンパレータ３０１と、総カウント
回路３０２と、パルス発生回路３０３と追加する。
ウント回路２８２の代わりに、新たにカウント回路３０
０を設置し、さらにコンパレータ３０１と、総カウント
回路３０２と、パルス発生回路３０３と追加する。
【０３０４】カウント回路３００はカウント回路２８２
と同じく４ビットカウンタであり、カウント信号ＣＮＴ
０〜ＣＮＴ３を出力する。ただし、カウント回路３００
は周辺回路２８１によりリセットされない。
と同じく４ビットカウンタであり、カウント信号ＣＮＴ
０〜ＣＮＴ３を出力する。ただし、カウント回路３００
は周辺回路２８１によりリセットされない。
【０３０５】パルス発生回路３０３はこの半導体記憶装
置が書込動作状態であるとき定常的に活性化状態にある
内部信号ＰＲＯＧＲＡＭに応答して、ワンショットパル
ス信号を出力する。
置が書込動作状態であるとき定常的に活性化状態にある
内部信号ＰＲＯＧＲＡＭに応答して、ワンショットパル
ス信号を出力する。
【０３０６】総カウント回路３０２は２０ビットカウン
タであり、パルス発生回路３０３からワンショットパル
ス信号が出力されるごとにカウントアップを行なう。よ
って、総カウント回路３０２は半導体記憶装置１００が
出荷後に入力された書込動作指令の総カウント数をカウ
ントする。また、総カウント回路３０２内は、不揮発性
メモリトランジスタが含む。不揮発性メモリトランジス
タは総カウント数を記憶する。
タであり、パルス発生回路３０３からワンショットパル
ス信号が出力されるごとにカウントアップを行なう。よ
って、総カウント回路３０２は半導体記憶装置１００が
出荷後に入力された書込動作指令の総カウント数をカウ
ントする。また、総カウント回路３０２内は、不揮発性
メモリトランジスタが含む。不揮発性メモリトランジス
タは総カウント数を記憶する。
【０３０７】コンパレータ３０１は総カウント回路３０
２のカウント数が所定の値となったときにワンショット
パルス信号ＯＳＰを出力する。コンパレータ３０１はた
とえば総カウント回路３０２の総カウント数が１００
回、１０００回、１００００回、１０００００回になる
ごとに、ワンショットパルス信号ＯＳＰを出力する。
２のカウント数が所定の値となったときにワンショット
パルス信号ＯＳＰを出力する。コンパレータ３０１はた
とえば総カウント回路３０２の総カウント数が１００
回、１０００回、１００００回、１０００００回になる
ごとに、ワンショットパルス信号ＯＳＰを出力する。
【０３０８】カウント回路３００はワンショットパルス
信号ＯＳＰを受けるごとにカウントアップする。ここ
で、ＳＨＧＶ検知回路２８５，ＳＨＶ検知回路２８６，
ＨＶ検知回路２８７，ＨＧＶ検知回路２８８の回路構成
を図１４に示す回路構成とする。
信号ＯＳＰを受けるごとにカウントアップする。ここ
で、ＳＨＧＶ検知回路２８５，ＳＨＶ検知回路２８６，
ＨＶ検知回路２８７，ＨＧＶ検知回路２８８の回路構成
を図１４に示す回路構成とする。
【０３０９】その結果、カウント回路３００がカウント
アップするごとに各検知回路の検知電圧は低下する。そ
の結果、書込動作総数が増加するにつれ、書込電圧を下
げることができる。
アップするごとに各検知回路の検知電圧は低下する。そ
の結果、書込動作総数が増加するにつれ、書込電圧を下
げることができる。
【０３１０】［実施の形態６］以上に示した実施の形態
１〜５では、図３０に示すＭＯＮＯＳ型メモリセルを用
いた場合の書込動作、消去動作方法について説明した。
１〜５では、図３０に示すＭＯＮＯＳ型メモリセルを用
いた場合の書込動作、消去動作方法について説明した。
【０３１１】しかしながら、図３０のＭＯＮＯＳ型メモ
リセルにおいて、電荷蓄積層としての役割を果たす窒化
膜９の代わりに、図２８に示すように粒状シリコン埋め
込み酸化膜９０を電荷蓄積層とするゲート絶縁膜をメモ
リセルに利用することもできる。粒状シリコン埋め込み
酸化膜９０は複数の粒状ポリシリコン９１を含む。図２
８に示すＭＯＮＯＳ型メモリセルは、図３０の場合と比
較して、データ保持特性の向上と書込動作時のしきい値
のばらつきの低減が期待される。
リセルにおいて、電荷蓄積層としての役割を果たす窒化
膜９の代わりに、図２８に示すように粒状シリコン埋め
込み酸化膜９０を電荷蓄積層とするゲート絶縁膜をメモ
リセルに利用することもできる。粒状シリコン埋め込み
酸化膜９０は複数の粒状ポリシリコン９１を含む。図２
８に示すＭＯＮＯＳ型メモリセルは、図３０の場合と比
較して、データ保持特性の向上と書込動作時のしきい値
のばらつきの低減が期待される。
【０３１２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【０３１３】
【発明の効果】この発明による半導体記憶装置では、書
込動作時に書込電圧の印加とベリファイ動作を繰り返
す。その結果、メモリセルに過剰に電荷が注入されるの
を防止する。さらに、書込電圧の印加回数が増加するご
とに印加する書込電圧を変化させることで、メモリセル
に過剰な書込動作が行なわれるのを防止できる。また、
高速に書込むことができる。なお、消去動作についても
同様の効果が得られる。
込動作時に書込電圧の印加とベリファイ動作を繰り返
す。その結果、メモリセルに過剰に電荷が注入されるの
を防止する。さらに、書込電圧の印加回数が増加するご
とに印加する書込電圧を変化させることで、メモリセル
に過剰な書込動作が行なわれるのを防止できる。また、
高速に書込むことができる。なお、消去動作についても
同様の効果が得られる。
【図１】 本発明の実施の形態１における不揮発性半導
体記憶装置の構成を示す回路ブロック図である。
体記憶装置の構成を示す回路ブロック図である。
【図２】 図１中のメモリブロックの構成を示す回路図
である。
である。
【図３】 図１中のビット線制御回路２１の構成を示す
ブロック図である。
ブロック図である。
【図４】 図３中のコア回路の構成を示すブロック図で
ある。
ある。
【図５】 図４中の第１コラムセレクタの構成について
示した回路図である。
示した回路図である。
【図６】 図４中の第２コラムセレクタの構成を示す回
路図である。
路図である。
【図７】 図４中の電位制御回路３６の構成を示す回路
図である。
図である。
【図８】 図１中のセンスアンプ回路２２の構成を示す
ブロック図である。
ブロック図である。
【図９】 図８中のセンスアンプの構成を示す回路図で
ある。
ある。
【図１０】 図８中のセンスアンプの他の構成を示す回
路図である。
路図である。
【図１１】 図１中のロウデコーダ２９の構成について
示すブロック図である。
示すブロック図である。
【図１２】 図１１中のワードドライバの構成を示す回
路図である。
路図である。
【図１３】 図１中のメモリ制御回路の構成を示すブロ
ック図である。
ック図である。
【図１４】 図１３中のＳＨＶ検知回路の構成を示す回
路図である。
路図である。
【図１５】 この発明の実施の形態１における半導体記
憶装置の書込動作を示すフローチャートである。
憶装置の書込動作を示すフローチャートである。
【図１６】 この発明の実施の形態１における半導体記
憶装置の書込動作時のタイミングチャートである。
憶装置の書込動作時のタイミングチャートである。
【図１７】 書込動作時の半導体記憶装置の各回路の動
作について示したタイミングチャートである。
作について示したタイミングチャートである。
【図１８】 消去動作時の半導体記憶装置の各回路の動
作について示したタイミングチャートである。
作について示したタイミングチャートである。
【図１９】 この発明の実施の形態２における半導体記
憶装置の書込動作を示すフローチャートである。
憶装置の書込動作を示すフローチャートである。
【図２０】 この発明の実施の形態２における半導体記
憶装置の書込動作時のタイミングチャートである。
憶装置の書込動作時のタイミングチャートである。
【図２１】 書込動作時の半導体記憶装置の各回路の動
作について示したタイミングチャートである。
作について示したタイミングチャートである。
【図２２】 この発明の実施の形態３における半導体記
憶装置のＨＶ検知回路２８７の構成を示す回路図であ
る。
憶装置のＨＶ検知回路２８７の構成を示す回路図であ
る。
【図２３】 この発明の実施の形態３における半導体記
憶装置の書込動作時のタイミングチャートである。
憶装置の書込動作時のタイミングチャートである。
【図２４】 この発明の実施の形態４における半導体記
憶装置のメモリ制御回路について示したブロック図であ
る。
憶装置のメモリ制御回路について示したブロック図であ
る。
【図２５】 実施の形態４における半導体記憶装置の書
込動作を示すフローチャートである。
込動作を示すフローチャートである。
【図２６】 フラッシュＥＥＰＲＯＭとＮＲＯＭとにお
ける書込動作回総数に対する耐性を示すグラフである。
ける書込動作回総数に対する耐性を示すグラフである。
【図２７】 この発明の実施の形態５における半導体記
憶装置のメモリ制御回路の構成を示すブロック図であ
る。
憶装置のメモリ制御回路の構成を示すブロック図であ
る。
【図２８】 多結晶ポリシリコン膜を電荷蓄積層とする
ＮＲＯＭの断面図である。
ＮＲＯＭの断面図である。
【図２９】 従来のフラッシュＥＥＰＲＯＭの断面図で
ある。
ある。
【図３０】 ＮＲＯＭの断面図である。
【図３１】 ＮＲＯＭ型メモリセル内の２つの記憶領域
９Ｌ，９Ｒに対するデータの書込動作および読出動作に
ついて示した図である。
９Ｌ，９Ｒに対するデータの書込動作および読出動作に
ついて示した図である。
【図３２】 ＮＲＯＭの読出動作を説明するための図で
ある。
ある。
【図３３】 書込動作時に電子が各拡散ビット線から離
れた場所に蓄積されたときの模式的な図である。
れた場所に蓄積されたときの模式的な図である。
１ 半導体基板、２ ドレイン領域、３ ソース領域、
４ フローティングゲート、５ 絶縁膜、６ コントロ
ールゲート、７ 拡散ビット線、８ 酸化膜、９ 窒化
膜、１０ 酸化膜、２０ メモリセルアレイ、２１ ビ
ット線制御回路、２２ センスアンプ回路、２３ マル
チプレクサ、２４ 出力バッファ、２５コンパレータ、
２６ マルチプレクサ、２７ 入力バッファ、２８ メ
モリ制御回路、２９ ロウデコーダ、３１〜３４ 第１
コラムセレクタ、３５ 第２コラムセレクタ、３６ 電
位制御回路、６１，６２ センス回路、６３ 差動増幅
回路、６４ リファレンス電位発生回路、１００ 半導
体記憶装置、２１１〜２１８ コア回路、２２１〜２２
８ センスアンプ、２８１ 周辺回路、２８２，３００
カウント回路、２８３，３０１ コンパレータ、２８
４ 記憶回路、２８５ ＳＨＧＶ検知回路、２８６ Ｓ
ＨＶ検知回路、２８７ ＨＶ検知回路、２８８ ＨＧＶ
検知回路、２８９ ＳＨＧＶオシレータ、２９０ ＳＨ
Ｖオシレータ、２９１ ＨＶオシレータ、２９２ ＨＧ
Ｖオシレータ、２９３ ＳＨＧＶチャージポンプ、２９
４ ＳＨＶチャージポンプ、２９５ ＨＶチャージポン
プ、２９６ ＨＧＶチャージポンプ、３０２ 総カウン
ト回路、３０３ パルス発生回路。
４ フローティングゲート、５ 絶縁膜、６ コントロ
ールゲート、７ 拡散ビット線、８ 酸化膜、９ 窒化
膜、１０ 酸化膜、２０ メモリセルアレイ、２１ ビ
ット線制御回路、２２ センスアンプ回路、２３ マル
チプレクサ、２４ 出力バッファ、２５コンパレータ、
２６ マルチプレクサ、２７ 入力バッファ、２８ メ
モリ制御回路、２９ ロウデコーダ、３１〜３４ 第１
コラムセレクタ、３５ 第２コラムセレクタ、３６ 電
位制御回路、６１，６２ センス回路、６３ 差動増幅
回路、６４ リファレンス電位発生回路、１００ 半導
体記憶装置、２１１〜２１８ コア回路、２２１〜２２
８ センスアンプ、２８１ 周辺回路、２８２，３００
カウント回路、２８３，３０１ コンパレータ、２８
４ 記憶回路、２８５ ＳＨＧＶ検知回路、２８６ Ｓ
ＨＶ検知回路、２８７ ＨＶ検知回路、２８８ ＨＧＶ
検知回路、２８９ ＳＨＧＶオシレータ、２９０ ＳＨ
Ｖオシレータ、２９１ ＨＶオシレータ、２９２ ＨＧ
Ｖオシレータ、２９３ ＳＨＧＶチャージポンプ、２９
４ ＳＨＶチャージポンプ、２９５ ＨＶチャージポン
プ、２９６ ＨＧＶチャージポンプ、３０２ 総カウン
ト回路、３０３ パルス発生回路。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６２４
29/788 Ｈ０１Ｌ 27/10 ４３４
29/792 29/78 ３７１
(72)発明者 大石 司
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 大谷 順
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B025 AA01 AC04 AD04 AD07 AD08
AD10 AE01 AE08 AF01
5F083 EP17 EP18 EP23 EP77 ER02
ER11 ER21 ER27 KA06 KA12
ZA20 ZA21
5F101 BA45 BA54 BB05 BC11 BD02
BD33 BE02 BE05 BE07 BF05
Claims (19)
- 【請求項１】 半導体基板と、 行列状に配置された不揮発性の複数のメモリセルを含む
複数のメモリブロックと、 前記複数のメモリセルの行方向に対応して配列される複
数のワード線と、 前記複数のメモリセルの列方向に対応して配列される複
数のビット線と、 書込動作時に、前記複数のメモリセルに対して書込動作
を行なう制御回路とを含み、 前記複数のメモリセルの各々は、 前記半導体基板の主表面に形成され、前記複数のビット
線のうちの対応するビット線に接続される第１および第
２の導電領域と、 前記半導体基板上であって、かつ、前記第１の導電領域
と前記第２の導電領域との間に形成され、前記第１の導
電領域近傍に第１記憶領域を有し、前記第２の導電領域
近傍に第２記憶領域を有する絶縁膜とを含み、 前記制御回路は、前記複数のメモリセルのうち、選択さ
れたメモリセルに対して、１以上のパルス電圧を印加す
る、不揮発性半導体記憶装置。 - 【請求項２】 前記不揮発性半導体記憶装置はさらに、 前記制御回路が前記パルス電圧を印加するたびに、前記
選択されたメモリセルに対してベリファイ動作を行なう
ベリファイ回路を含む、請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 書込動作時に前記第１の導電領域に印加
される電圧は前記第２の導電領域に印加される電圧より
も高く、読出動作時に前記第１の導電領域に印加される
電圧は前記第２の導電領域に印加される電圧よりも低
い、請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記不揮発性半導体記憶装置はさらに、 前記選択されたメモリセルに対して前記制御回路が印加
した前記パルス電圧の回数をカウントするカウント回路
を含み、 前記カウント回路は、各書込動作時において、前記選択
されたメモリセルに印加されるパルス電圧の回数が所定
の回数を超えたとき、前記制御回路の動作を停止する、
請求項３に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記不揮発性半導体記憶装置はさらに、
複数のメモリセルの各々に記憶されたデータを読出すセ
ンスアンプ回路を含む、請求項１〜４のいずれか１項に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記センスアンプ回路はシングルエンド
型のセンスアンプ回路である、請求項５に記載の不揮発
性半導体記憶装置。 - 【請求項７】 前記センスアンプ回路は前記複数のメモ
リセルの各々のデータと参照電位とを受ける差動増幅回
路を含む、請求項５に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記センスアンプ回路はさらに、前記参
照電位を発生させる参照電位発生回路を含み、 前記参照電位発生回路は、 読出または書込動作時に動作する複数のリファレンスセ
ルを含む、請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記複数のリファレンスセルは、 読出動作時に動作する読出リファレンスセルと、 書込動作時に動作し、かつ、前記読出リファレンスセル
のしきい値と異なるしきい値を有する書込リファレンス
セルとを含む、請求項８に記載の不揮発性半導体記憶装
置。 - 【請求項１０】 前記書込リファレンスセルのしきい値
は前記読出リファレンスセルのしきい値よりも高い、請
求項９に記載の不揮発性半導体記憶装置。 - 【請求項１１】 半導体基板と、 行列状に配置された不揮発性の複数のメモリセルを含む
複数のメモリブロックと、 前記複数のメモリセルの行方向に対応して配列される複
数のワード線と、 前記複数のメモリセルの列方向に対応して配列される複
数のビット線と、 消去動作時に、前記複数のメモリセルに対して消去動作
を行なう制御回路とを含み、 前記複数のメモリセルの各々は、 前記半導体基板の主表面に形成され、前記複数のビット
線のうちの対応するビット線に接続される第１および第
２の導電領域と、 前記半導体基板上であって、かつ、前記第１の導電領域
と前記第２の導電領域との間に形成され、前記第１の導
電領域近傍に第１記憶領域を有し、前記第２の導電領域
近傍に第２記憶領域を有する絶縁膜とを含み、 前記書込制御回路は、前記複数のメモリセルのうち、選
択されたメモリセルに対して、１以上のパルス電圧を印
加する、不揮発性半導体記憶装置。 - 【請求項１２】 前記不揮発性半導体記憶装置はさら
に、 前記制御回路が前記パルス電圧を印加するたびに、前記
選択されたメモリセルに対してベリファイ動作を行なう
ベリファイ回路を含む、請求項１１に記載の不揮発性半
導体記憶装置。 - 【請求項１３】 書込動作時に前記第１の導電領域に印
加される電圧は前記第２の導電領域に印加される電圧よ
りも高く、読出動作時に前記第１の導電領域に印加され
る電圧は前記第２の導電領域に印加される電圧よりも低
い、請求項１２に記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記不揮発性半導体記憶装置はさら
に、複数のメモリセルの各々に記憶されたデータを読出
すセンスアンプ回路を含む、請求項１１〜１３のいずれ
か１項に記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記センスアンプ回路はシングルエン
ド型のセンスアンプ回路である、請求項１４に記載の不
揮発性半導体記憶装置。 - 【請求項１６】 前記センスアンプ回路は前記複数のメ
モリセルの各々のデータと参照電位とを受ける差動増幅
回路を含む、請求項１４に記載の不揮発性半導体記憶装
置。 - 【請求項１７】 前記センスアンプ回路はさらに、前記
参照電位を発生させる参照電位発生回路を含み、 前記参照電位発生回路は、 読出または消去動作時に動作する複数のリファレンスセ
ルを含む、請求項１６に記載の不揮発性半導体記憶装
置。 - 【請求項１８】 前記複数のリファレンスセルは、 読出動作時に動作する読出リファレンスセルと、 消去動作時に動作し、かつ、前記読出リファレンスセル
のしきい値と異なるしきい値を有する消去リファレンス
セルとを含む、請求項１７に記載の不揮発性半導体記憶
装置。 - 【請求項１９】 前記消去リファレンスセルのしきい値
は前記読出リファレンスセルのしきい値よりも低い、請
求項１８に記載の不揮発性半導体記憶装置。
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