JPH10228784A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルのしきい値分布をより効率的に制
御できる不揮発性半導体記憶装置を提供する。 【解決手段】 フラッシュメモリにおいて、ベリファイ
動作において、複数の異なるベリファイレベルを発生さ
せ、ベリファイレベルを越えるまで書き込みまたは消去
の動作のためのパルス電圧を複数回発生させる。高いベ
リファイ電圧を用いて、しきい値分布を高速に変化し、
低いベリファイ電圧を用いて、しきい値分布を狭くす
る。たとえば、メモリセルに印加するパルス電圧を、電
圧値を一定とし、パルス幅をべき乗で増加させて発生さ
せる。または、パルス幅を一定とし、電圧値をべき乗で
増加させて発生させる。あるいは、センスアンプの感度
が変更可能にして同様のベリファイ機能を果たす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書き込
みや消去をおこなうフラッシュメモリなどの不揮発性半
導体記憶装置に関するものである。

【０００２】

【従来の技術】電気的に書き込みや消去をおこなうフラ
ッシュメモリなどの不揮発性半導体記憶装置は、高電圧
をメモリセルに印加することで、フローティングゲート
に電子を注入したり、注入された電子を引き抜いたりし
て、そのメモリセルのしきい値Ｖ_thを変化させ、情報"
１"、"０"を記憶する。たとえば、ＤＩＮＯＲ型フラッ
シュメモリにおいて、"０"状態は、フローティングゲー
トから電子を抜いた状態、すなわち、しきい値が低い状
態であり、ＮＯＲ型フラッシュメモリにおいて、"０"状
態は、フローティングゲートから電子を注入した状態、
すなわち、しきい値が高い状態となっている。また、"
１"状態は、これとは逆の状態となる。このように、書
き込みや消去の方法により、各状態が異なっている。し
きい値は、規格に定められた値をとらねばならない。ベ
リファイ動作とは、内部で発生された基準電圧（ベリフ
ァイ電位）を用いて、その電圧で読み出したときに希望
する期待値のデータになっているかを検証する動作をい
う。ある値までメモリセルのしきい値を変化させるに
は、高電圧の印加と、その高電圧により発生された基準
電圧を用いたベリファイ動作を、期待するデータになる
まで繰り返す。

【０００３】

【発明が解決しようとする課題】不揮発性半導体記憶装
置において、書き込みと消去の時のしきい値の分布は、
高電圧の印加の方法で決まり、通常０.５〜１.０Ｖぐら
いの幅になる。今後、電源電圧が１.８Ｖなどに低下し
ていくと、しきい値分布の下限側が．０.５〜１.０Ｖぐ
らいまで下がってしまい、読み出しのアクセス時間が遅
くなることや、その下がり過ぎたビットにより同一ビッ
ト線上にあるメモリセルが実際よりしきい値が低く見え
てしまい、それ以上下がらなくなってしまうことといっ
た不具合が生じやすくなる。このため、しきい値分布を
狭くする必要や、分布の下限を上げる必要がある。ま
た、１つのメモリセルに"１"と"０"の２値だけでなく多
くの情報を持たせる多値化の要求があるが、この場合
も、複数のしきい値分布を設けるので、しきい値分布の
狭帯化が必要になってくる。しきい値分布の狭帯化のた
めには、１回の高電圧印加でしきい値が変化する量を小
さくするような電圧または時間を設定すればよいと考え
られる。しかし、この方法は、その分よけいに印加パル
ス数が増えてしまうため、動作時間が大幅に増加すると
いう問題点がある。また、書き込みと消去を繰り返して
いると、メモリセルのしきい値が分布からはずれて０.
５Ｖ以下まで下がり過ぎてしまうセルが偶発的に発生す
る。この現象により、低電源電圧動作化していくときと
同じような不具合がひきおこされる。

【０００４】本発明の目的は、メモリセルのしきい値分
布をより効率的に制御できる不揮発性半導体記憶装置を
提供することである。

【０００５】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、外部から入力されるアドレス信号を
デコードして行の選択を行なう第１のデコーダと、外部
から入力されるアドレス信号をデコードして列の選択を
行なう第２のデコーダと、行及び列の方向に配列され上
記の第１と第２のデコーダの出力に基づいて外部からの
情報を電気的に書き込みまたは消去される複数のメモリ
セルからなるメモリアレイと、メモリセルに記憶した情
報が所定の状態であるかを判定するセンスアンプと、電
源電圧と異なる電圧を発生する高電圧発生回路と、第１
と第２のデコーダと高電圧発生回路の動作を制御する制
御回路とを備える。この制御回路は、ベリファイ動作に
おいて、高電圧発生回路に、複数の異なるベリファイ電
位を発生させ、ベリファイ電位を越えるまでメモリセル
の書き込みまたは消去の動作のためのパルス電圧を複数
回発生させる。また、この発明に係る不揮発性半導体記
憶装置において、上記の制御回路は、上記の高電圧発生
回路に、第１のベリファイ電位を、第２のベリファイ電
位より高く発生させる。また、この発明に係る不揮発性
半導体記憶装置において、上記の制御回路は、上記の高
電圧発生回路に、同じベリファイ電位でのメモリセルの
しきい値の変動分を変える複数回のパルス電圧を発生さ
せる。また、この発明に係る不揮発性半導体記憶装置に
おいて、上記の制御回路は、上記の高電圧発生回路に、
ベリファイ動作においてメモリセルに印加するパルス電
圧を、パルス幅を一定とし、電圧値を増加させて発生さ
せ、第１のベリファイ電位での電圧値の増加分を、第２
のベリファイ電位での増加分より大きくする。また、こ
の発明に係る不揮発性半導体記憶装置において、上記の
制御回路は、上記の高電圧発生回路に、ベリファイ動作
においてメモリセルに印加するパルス電圧を、電圧値を
一定とし、パルス幅を増加させて発生させ、第１のベリ
ファイ電位でのパルス幅の増加分を、第２のベリファイ
電位での増加分より大きくする。また、この発明に係る
不揮発性半導体記憶装置は、外部から入力されるアドレ
ス信号をデコードして行の選択を行なう第１のデコーダ
と、外部から入力されるアドレス信号をデコードして列
の選択を行なう第２のデコーダと、行及び列の方向に配
列され上記の第１と第２のデコーダの出力に基づいて外
部からの情報を電気的に書き込みまたは消去される複数
のメモリセルからなるメモリアレイと、これらのメモリ
セルに記憶した情報が所定の状態であるかを判定するセ
ンスアンプと、電源電圧と異なる電圧を発生する高電圧
発生回路と、第１と第２のデコーダと高電圧発生回路の
動作を制御する制御回路とを備え、上記のセンスアンプ
は、センスアンプの感度が変更可能である。また、この
発明に係る不揮発性半導体記憶装置において、上記のセ
ンスアンプは、感度の異なるトランジスタが並列に接続
されてなる。

【０００６】

【発明の実施の形態】以下、添付の図面を参照して本発
明の実施形態について説明する。 実施の形態１ 図１は、本発明に係る半導体記憶装置の１実施の形態で
あるフラッシュメモリの全体の構成を示す。複数のメモ
リセルのマトリクスからなるメモリアレイ２の周辺に、
マトリクスの行と列を選択するためのＸデコーダ４とＹ
デコーダ６とが設けられる。また、データ入力用の書込
回路８とデータ出力用のセンスアンプ１０がメモリアレ
イ２にＹデコーダ６を介して接続される。制御回路１２
は、外部から各種制御信号を受けて、メモリ内部を制御
するための各種の制御信号を発生する。たとえば、制御
回路１２は、カウンタを備え、Ｘデコーダ４とＹデコー
ダ６にアドレス信号を供給する。高電圧発生回路１４
は、内部降圧回路であり、制御回路１２から受け取った
制御信号に基づき、内蔵するレジスタにデータを格納
し、レジスタに与えられたデータに基づき、外部から供
給された電源電圧Ｖ_ccとは異なる種々の電圧を発生す
る。この高電圧発生回路１４は、ベリファイ動作用のベ
リファイ電位をも発生する。ここで、制御回路１２から
レジスタに与えられたデータによりベリファイ電位の電
圧値または時間を変化させる。発生されたベリファイ電
位はＸデコーダ４とＹデコーダ６に出力される。センス
アンプ１０は、ベリファイ動作のため、メモリセルから
読み出した信号を制御回路１２にも出力する。

【０００７】図２と図３は、ＤＩＮＯＲ型フラッシュメ
モリのメモリセルにおける書き込み／消去の動作におけ
る電子の動きを図式的に示す。図２と図３は、図１に示
すメモリアレイ２を構成する１つのメモリセルの図式的
な断面を示す。各メモリセルは、半導体基板４０の上に
形成されたソース拡散領域４２とドレーン拡散領域４
４、フローティングゲート４６、コントロールゲート４
８を備える。メモリセルの周囲の回路との接続は従来と
同様である。コントロールゲート４８はワード線に接続
され、ワード線は、Ｘデコーダ４に接続される。ドレー
ン領域４４はビット線に接続され、ビット線は、Ｙデコ
ーダ６の出力がそのゲートに入力されるＹゲートトラン
ジスタを介してＩ／Ｏ線に接続され、Ｉ／Ｏ線にはセン
スアンプ１０と書込回路８が接続される。ソース線はソ
ース線スイッチに接続される。図２に示すように、書き
込み時には、フローティングゲート４６からドレーン拡
散領域４４に電子（ｅ^-）が移動され、図３に示すよう
に、消去時には、基板４０からフローティングゲート４
６に電子が移動される。

【０００８】図４は、ＤＩＮＯＲ型フラッシュメモリに
おける制御回路１２による書き込み／消去動作のプログ
ラムの基本的なフローを示す。ここで、複数の異なるベ
リファイ電位を用いて、書き込みまたは消去の動作を複
数回おこなう。第１の動作では、高電圧発生回路１４に
より発生される第１のベリファイ電位は、第２の動作で
発生される第２のベリファイ電位より高い。それぞれの
ベリファイ電位に対して、次に説明するように、異なる
高電圧をメモリセルに順次印加する。ベリファイコマン
ドが入力されると（ステップＳ１０）、まず第１の動作
として、従来と同様、または、従来よりも大きい変化分
でしきい値が変動するような電圧および時間の設定をお
こなう（ステップＳ１２）。次に、その設定された電圧
を印加し（ステップＳ１４）、その高電圧を印加したセ
ルに対してベリファイ電位を従来より高くした第１ベリ
ファイ電位をワード線電位として設定し（ステップＳ１
６）、読み出しを行い、読み出されたデータが期待され
た値となっているかどうかを判定する（ステップＳ１
８）。このとき、期待値になっていないセルがある場合
には（ステップＳ２０でＮＯ）、ステップＳ１２に戻
り、再度高電圧をメモリセルに印加し、第１のベリファ
イ電位によるベリファイ動作を繰り返す。この一連の動
作を、高電圧を印加したメモリセルすべてについてベリ
ファイ動作による判定が期待値になるまで行い、すべて
のメモリセルのしきい値が期待値になれば（ステップＳ
２０でＹＥＳ）、次の第２の動作に移る。第２の動作と
して、まず、第２の動作に対応する電圧および時間の設
定をおこなう（ステップＳ２２）。次に、その設定され
た電圧を印加し（ステップＳ２４）、その高電圧を印加
したセルに対してベリファイ電位を従来より高くした第
２ベリファイ電位をワード線電位として設定し（ステッ
プＳ２６）、読み出しを行い、読み出されたデータが期
待された値となっているかどうかを判定する（ステップ
Ｓ２８）。第２のベリファイ電位は、第１のベリファイ
電位より低い。また、第２の動作では、高電圧印加用の
電位と時間を、第１の動作におけるよりもしきい値の変
化分を小さくして設定する。このとき、期待値になって
いないセルがある場合には（ステップＳ３０でＮＯ）、
ステップＳ２２に戻り、再度高電圧をメモリセルに印加
し、第２のベリファイ電位によるベリファイ動作を行な
う。この一連の動作を、高電圧を印加したセルすべてが
ベリファイ動作による判定が期待値になる（ステップＳ
３０でＹＥＳ）まで行う。

【０００９】次に、高電圧印加における電圧と時間の設
定（ステップＳ１２，Ｓ２２）についてさらに具体的に
説明する。図５は、ＤＩＮＯＲ型フラッシュメモリにお
ける書き込み動作での高電圧印加方法を示す。ここで、
１回の高電圧を印加する時間は５００μｓと一定に設定
している。メモリセルのゲートは、たとえば−１１Ｖの
負電圧を印加し、ソースとウェルをフローティングとす
ると、ドレーンに印加する高電圧は、第１の動作では、
たとえば５Ｖから０.４Ｖきざみに増加させていくよう
にすることで、しきい値の変化分を一定にする。こうし
て、第１の動作において、図６に示されるように、しき
い値Ｖ_thは、第１のベリファイ電位を上限として分布す
る。また、第２の動作では、印加電圧を５Ｖから０.２
Ｖきざみに増加させていくようにすることで、しきい値
の変化分を一定にする。これにより、しきい値の変化分
は一定で、その変化分は第１の動作より小さくできる。
こうして、図６に示されるように、しきい値は、第２の
ベリファイ電位を上限として狭い範囲に分布する。この
ように、複数回の書き込みの動作がそれぞれ異なる電圧
印加条件でおこなわれる。

【００１０】図５と図６に示されるように、第１の動作
では、高電圧の印加において、しきい値の変化分を大き
くするような電圧と時間の設定をすることで、高速にし
きい値を変化させる。次の第２の動作では、第１の動作
よりもしきい値の変化分を小さくするような電圧と時間
の設定をする。こうして、しきい値の分布を狭くするこ
とができる。これにより、高速にしきい値を変化できる
とともに、メモリのしきい値分布を狭帯域化できる。ま
た、書き込みと消去を繰り返しているときに発生するし
きい値が分布からはずれてしまうセルに対しても、第１
の動作での高めのベリファイ電位を設定することで、分
布から大きく外れることを防ぐこともできる。

【００１１】実施の形態２ 実施の形態２の半導体記憶装置は、実施の形態１と同様
に、ＤＩＮＯＲ型フラッシュメモリであり、図７は、Ｄ
ＩＮＯＲ型フラッシュメモリにおける書き込み動作の際
の高電圧印加方法を示す。実施の形態１では、メモリセ
ルのドレーンに印加される電圧を変化させていたが、本
実施形態では、メモリセルのドレーンに電圧が印加され
る時間を変化させる。メモリセルのゲートは、図５の例
と同様に、たとえば−１１Ｖの負電圧を、ソースとウェ
ルをフローティングに印加し、ドレーンにはたとえば１
０Ｖの固定の電圧を印加する。そして、第１の動作で
は、印加時間をたとえば（２００μｓ×１.５＾回数）
とべき乗で増加させ、第２の動作では、印加時間をたと
えば（２００μｓ×１.２＾回数）とべき乗で増加させ
る。これにより、しきい値の変化分を一定にするととも
に、しきい値の変化分は第２の動作のほうが第１の動作
より小さくしている。このように、第１と第２の動作に
おいて、複数回の書き込みの動作がそれぞれ異なる電圧
印加条件でおこなわれる。このような高電圧印加を用い
ることにより、実施の形態１と同様に、高速にしきい値
を変化できるとともに、メモリのしきい値分布を狭帯域
化できる。

【００１２】実施の形態３ 実施の形態３のフラッシュメモリは、ＮＯＲ型フラッシ
ュメモリである。図８と図９は、図１に示すメモリアレ
イ２を構成する１つのメモリセルの図式的な断面図であ
り、ＮＯＲ型フラッシュメモリにおける書き込み／消去
の動作での電子の動きを図式的に示す。メモリセルは、
半導体基板６０の上に形成されたソース拡散領域６２と
ドレーン拡散領域６４、フローティングゲート６６、コ
ントロールゲート６８を備える。図８に示すように、書
き込み時にはドレイン領域６４からフローティングゲー
ト６６に電子（ｅ^-）が移動され、図９に示すように、
消去時にはフローティングゲート６６から基板６０に電
子が移動される。

【００１３】図１０は、ＮＯＲ型フラッシュメモリにお
ける消去動作の際の高電圧印加方法を示す。メモリセル
のゲート６８は、たとえば０Ｖの電圧（または負電圧）
を印加し、ドレイン６４をフローティングとする。１回
の高電圧を印加する時間は５００μｓと一定にしてい
る。ソース６２とウェル６４にはたとえば第１の動作で
は、第１のベリファイ電位で印加電圧を５Ｖから０.４
Ｖきざみに増加させていくようにすることで、しきい値
の変化分を一定にする。さらに第２の動作では、第２の
ベリファイ電位で印加電圧を５Ｖから０.２Ｖきざみに
増加させていくようにすることで、しきい値の変化分を
一定にする。これにより、しきい値の変化分は一定で、
その変化分は第１の動作より小さくできる。このよう
に、複数回の消去の動作がそれぞれ異なる電圧印加条件
でおこなわれる。なお、消去動作は、複数のメモリセル
について同時におこなわれる。このような高電圧印加を
用いることにより、実施の形態１と同様に、高速にしき
い値を変化できるとともに、メモリのしきい値分布を狭
帯域化できる。

【００１４】実施の形態４ 実施の形態４の半導体記憶装置は、実施の形態３と同様
に、ＮＯＲ型フラッシュメモリであり、図１１は、ＮＯ
Ｒ型フラッシュメモリにおける消去動作の際の高電圧印
加方法を示す。第１と第２の動作において、複数回の書
き込みの動作がそれぞれ異なる電圧印加条件でおこなわ
れる。実施の形態３では、メモリセルのソースに印加さ
れる電圧を変化させていたが、本実施の形態では、メモ
リセルのソースに電圧が印加される時間を変化させる。
メモリセルのゲートは、たとえば０Ｖの電圧を印加し、
ドレーンの電位をフローティングにし、ソースとウエル
にはたとえば１０.０Ｖの固定の電圧を印加する。そし
て、第１の動作では、印加時間をたとえば（２００μｓ
×１.５＾回数）とべき乗で増加させ、第２の動作で
は、印加時間をたとえば（２００μｓ×１.２＾回数）
とべき乗で増加させる。これにより、しきい値の変化分
を一定にするとともに、しきい値の変化分は第２の動作
のほうが第１の動作より小さくしている。このような高
電圧印加を用いることにより、実施の形態３と同様に、
高速にしきい値を変化できるとともに、メモリのしきい
値分布を狭帯域化できる。

【００１５】実施の形態５ 以上に説明した実施の形態では、高電圧発生回路で発生
した複数の基準電圧（ベリファイ電位）を用いて検出レ
ベルを変えているが、実施の形態５では、センスアンプ
の感度を変更することで疑似的に検出レベルを変える。
図１２は、メモリセル８０に接続されたセンスアンプ１
０'を示す。メモリセル８０のコントロールゲートは、
ワードライン信号ＷＬに接続され、ソースは、この図で
は接地されている。ドレーンは、ＮＭＯＳトランジスタ
８２を介して、センスアンプ１０'に接続される。この
トランジスタ８２は、カラム信号（Ｙ選択信号）により
選択される。また、ＮＭＯＳトランジスタ８４は、バイ
アス回路８６によりビット線の電位を１Ｖ付近に抑える
ようにしている。センスアンプ１０'において、負荷回
路は、２個のＰＭＯＳトランジスタ１０２、１０４から
構成される。通常の動作、すなわち読み出し動作の場
合、第１ＰＭＯＳトランジスタ１０２のゲートを０Ｖと
し、第２ＰＭＯＳトランジスタ１０４のゲートを電源電
圧とする。この第１ＰＭＯＳトランジスタ１０２は、従
来のセンスアンプと同じサイズである。ベリファイ動作
時は、第１ＰＭＯＳトランジスタ１０２よりも駆動能力
の小さい、すなわち、サイズの小さい第２ＰＭＯＳトラ
ンジスタ１０４をオンさせる。これにより、メモリセル
のゲート電圧が一定でも、ゲート電圧を見掛け上高くみ
せることができる。図１３は、メモリセルのゲート電位
ＷＬとメモリセルに流れる電流Ｉ_cellの関係を示す。負
荷のＰＭＯＳトランジスタ１０４のサイズを小さくする
ことにより、感度が、実線で示すノーマルな感度（ＰＭ
ＯＳトランジスタ１０２の感度）から破線で示す感度に
増加する。こうして、ゲート電圧を変化させているかの
ごとく見せることができる。ベリファイ動作において
は、図４に示すフローが同様に用いられるが、ステップ
Ｓ１６，Ｓ２６におけるベリファイ電位設定の代わりに
ＰＭＯＳトランジスタが選択される。こうして、ベリフ
ァイ動作において、しきい値の分布を、高速に変化で
き、かつ、メモリセルのしきい値を狭帯域化できる。ま
た、分布から大きく離れるビットをなくすことができ
る。これにより、前記のベリファイ電位を発生させる回
路を内部に複数備えることなく、センスアンプの感度を
変えることができ、同様の機能を果たすことができ、回
路を少なくすることができる。なお、センスアンプにお
いて、駆動能力の異なるＰＭＯＳトランジスタの数は３
個以上であってもよい。

【００１６】以上に複数の高電圧印加方法を説明した。
しかし、その他の、より簡単な一定電圧、一定時間での
高電圧印加方法およびこれらの複合方法も考えられる。
また、上述の実施形態はメモリセルのしきい値を下げる
動作について説明したが、当然のごとくメモリセルのし
きい値を上げる動作についても適応できることは明白で
ある。

【００１７】

【発明の効果】この発明に係る不揮発性半導体記憶装置
は、外部から入力されるアドレス信号をデコードして行
の選択を行なう第１のデコーダと、外部から入力される
アドレス信号をデコードして列の選択を行なう第２のデ
コーダと、行及び列の方向に配列され上記の第１と第２
のデコーダの出力に基づいて外部からの情報を電気的に
書き込みまたは消去される複数のメモリセルからなるメ
モリアレイと、メモリセルに記憶した情報が所定の状態
であるかを判定するセンスアンプと、電源電圧と異なる
電圧を発生する高電圧発生回路と、第１と第２のデコー
ダと高電圧発生回路の動作を制御する制御回路とを備え
る。この制御回路は、ベリファイ動作において、高電圧
発生回路に、複数の異なるベリファイ電位を発生させ、
ベリファイ電位を越えるまでメモリセルの書き込みまた
は消去の動作のためのパルス電圧を複数回発生させるの
で、しきい値の分布を高速に変化でき、かつ、メモリセ
ルのしきい値を狭帯域化できる。また、分布から大きく
離れるビットをなくすことができる。

【００１８】また、この発明に係る不揮発性半導体記憶
装置において、上記の制御回路は、上記の高電圧発生回
路に、第１のベリファイ電位を、第２のベリファイ電位
より高く発生させるので、書き込みと消去を繰り返して
いるときに発生するしきい値が分布からはずれてしまう
セルに対しても、第１の動作での高めのベリファイ電位
を用いることで、分布から大きく外れることを防ぐこと
ができ、オーバープログラムが起こりにくくなる。第１
の高いベリファイ電位を用いて、しきい値を高速に変化
でき、第２の低いベリファイ電位を用いて、しきい値分
布を狭くできる。また、この発明に係る不揮発性半導体
記憶装置において、上記の制御回路は、上記の高電圧発
生回路に、同じベリファイ電位でのメモリセルのしきい
値の変動分を変える複数回のパルス電圧を発生させるの
で、分布の幅を狭めるとともに、プログラム時間を短縮
できる。たとえば、上記の制御回路は、上記の高電圧発
生回路に、ベリファイ動作においてメモリセルに印加す
るパルス電圧を、パルス幅を一定とし、電圧値を増加さ
せて発生させ、第１のベリファイ電位での電圧値の増加
分を、第２のベリファイ電位での増加分より大きくする
ので、分布の幅を狭めるとともに、プログラム時間を短
縮できる。たとえば、上記の制御回路は、メモリセルに
印加するパルス電圧を、電圧値を一定とし、パルス幅を
増加させて発生させ、第１のベリファイ電位でのパルス
幅の増加分を、第２のベリファイ電位での増加分より大
きくするので、分布の幅を狭めるとともに、プログラム
時間を短縮できる。

【００１９】また、この発明に係る不揮発性半導体記憶
装置は、外部から入力されるアドレス信号をデコードし
て行の選択を行なう第１のデコーダと、外部から入力さ
れるアドレス信号をデコードして列の選択を行なう第２
のデコーダと、行及び列の方向に配列され上記の第１と
第２のデコーダの出力に基づいて外部からの情報を電気
的に書き込みまたは消去される複数のメモリセルからな
るメモリアレイと、これらのメモリセルに記憶した情報
が所定の状態であるかを判定するセンスアンプと、電源
電圧と異なる電圧を発生する高電圧発生回路と、第１と
第２のデコーダと高電圧発生回路の動作を制御する制御
回路とを備え、上記のセンスアンプは、センスアンプの
感度が変更可能であるので、センスアンプの感度を変え
ることより、しきい値分布が高速に変化でき、また、し
きい値分布を狭くできる。センスアンプの感度を変更す
ることにより、ベリファイ電位を内部で複数発生する回
路を設けなくても、検出レベルを疑似的に変更できる。
これにより、センスアンプの感度を変えることにより、
しきい値の分布を、同様に高速に変化でき、かつ、メモ
リセルのしきい値を狭帯域化できる。また、分布から大
きく離れるビットをなくすことができる。また、この発
明に係る不揮発性半導体記憶装置において、上記のセン
スアンプは、感度の異なるトランジスタが並列に接続さ
れてなるので、いずれかのトランジスタを選択的に用い
ることによりセンスアンプの感度が変更可能である。

【図面の簡単な説明】

【図１】 本発明に係る半導体集積回路装置の１例であ
るフラッシュメモリの全体の構成を示すブロック図であ
る。

【図２】 ＤＩＮＯＲ型フラッシュメモリの書き込みの
動作における電子の動きを示す図である。

【図３】 ＤＩＮＯＲ型フラッシュメモリの消去の動作
における電子の動きを示す図である。

【図４】 この発明の実施の形態１におけるフラッシュ
メモリにおける書き込み／消去動作の基本的なフローチ
ャートである。

【図５】 ＤＩＮＯＲ型フラッシュメモリにおける書き
込み動作での高電圧印加を示すタイムチャートである。

【図６】 この発明の実施の形態１におけるフラッシュ
メモリにおけるしきい値の分布の図式的なグラフであ
る。

【図７】 この発明の実施の形態２のＤＩＮＯＲ型フラ
ッシュメモリにおける書き込みの際の高電圧印加を示す
タイムチャートである。

【図８】 ＤＩＮＯＲ型フラッシュメモリの書き込み動
作における電子の動きを示す図である。

【図９】 ＤＩＮＯＲ型フラッシュメモリの消去動作に
おける電子の動きを示す図である。

【図１０】 この発明の実施の形態３のＮＯＲ型フラッ
シュメモリにおける消去動作の際の高電圧印加を示すタ
イムチャートである。

【図１１】 この発明の実施の形態４のＮＯＲ型フラッ
シュメモリにおける消去動作の際の高電圧印加を示すタ
イムチャートである。

【図１２】 この発明の実施の形態５のフラッシュメモ
リにおけるメモリセルとセンスアンプを含む回路の図で
ある。

【図１３】 この発明の実施の形態５のフラッシュメモ
リにおけるメモリセルのゲート電位（ＷＬ）とメモリセ
ルに流れる電流（Ｉ_cell）の関係を示すグラフである。

【符号の説明】

２ メモリアレイ、 ４ Ｘデコーダ、 ６ Ｙデコー
ダ、 １０ センスアンプ、 １２ 制御回路、 １４
高電圧発生回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス信号をデコ
   ードして行の選択を行なう第１のデコーダと、外部から
   入力されるアドレス信号をデコードして列の選択を行な
   う第２のデコーダと、行及び列の方向に配列され上記の
   第１と第２のデコーダの出力に基づいて外部からの情報
   を電気的に書き込みまたは消去される複数のメモリセル
   からなるメモリアレイと、メモリセルに記憶した情報が
   所定の状態であるかを判定するセンスアンプと、電源電
   圧と異なる電圧を発生する高電圧発生回路と、第１と第
   ２のデコーダと高電圧発生回路の動作を制御する制御回
   路とを備え、この制御回路は、ベリファイ動作におい
   て、高電圧発生回路に、複数の異なるベリファイ電位を
   発生させ、ベリファイ電位を越えるまでメモリセルの書
   き込みまたは消去の動作のためのパルス電圧を複数回発
   生させることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載された不揮発性半導体記
   憶装置において、 上記の制御回路は、上記の高電圧発生回路に、第１のベ
   リファイ電位を、第２のベリファイ電位より高く発生さ
   せることを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１に記載された不揮発性半導体記
   憶装置において、 上記の制御回路は、上記の高電圧発生回路に、同じベリ
   ファイ電位でのメモリセルのしきい値の変動分を変える
   複数回のパルス電圧を発生させることを特徴とする不揮
   発性半導体記憶装置。
4. 【請求項４】 請求項３に記載された不揮発性半導体記
   憶装置において、 上記の制御回路は、上記の高電圧発生回路に、ベリファ
   イ動作においてメモリセルに印加するパルス電圧を、パ
   ルス幅を一定とし、電圧値を増加させて発生させ、第１
   のベリファイ電位での電圧値の増加分を、第２のベリフ
   ァイ電位での増加分より大きくすることを特徴とする不
   揮発性半導体記憶装置。
5. 【請求項５】 請求項３に記載された不揮発性半導体記
   憶装置において、 上記の制御回路は、上記の高電圧発生回路に、ベリファ
   イ動作においてメモリセルに印加するパルス電圧を、電
   圧値を一定とし、パルス幅を増加させて発生させ、第１
   のベリファイ電位でのパルス幅の増加分を、第２のベリ
   ファイ電位での増加分より大きくすることを特徴とする
   不揮発性半導体記憶装置。
6. 【請求項６】 外部から入力されるアドレス信号をデコ
   ードして行の選択を行なう第１のデコーダと、外部から
   入力されるアドレス信号をデコードして列の選択を行な
   う第２のデコーダと、行及び列の方向に配列され上記の
   第１と第２のデコーダの出力に基づいて外部からの情報
   を電気的に書き込みまたは消去される複数のメモリセル
   からなるメモリアレイと、これらのメモリセルに記憶し
   た情報が所定の状態であるかを判定するセンスアンプ
   と、電源電圧と異なる電圧を発生する高電圧発生回路
   と、第１と第２のデコーダと高電圧発生回路の動作を制
   御する制御回路とを備え、上記のセンスアンプは、セン
   スアンプの感度が変更可能であることを特徴とする不揮
   発性半導体記憶装置。
7. 【請求項７】 請求項６に記載された不揮発性半導体記
   憶装置において、 上記のセンスアンプは、感度の異なるトランジスタが並
   列に接続されてなることを特徴とする不揮発性半導体記
   憶装置。