JPH01310433A

JPH01310433A - 倍密度走査用ラインメモリ

Info

Publication number: JPH01310433A
Application number: JP63141979A
Authority: JP
Inventors: Kunio Muramatsu; 村松　邦雄; Seigo Suzuki; 鈴木　清吾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-09
Filing date: 1988-06-09
Publication date: 1989-12-14
Anticipated expiration: 2009-06-01
Also published as: EP0345807A2; US4945518A; EP0345807B1; JPH0642196B2; EP0345807A3; DE68925307T2; KR910001777A; KR920003754B1; DE68925307D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、画像処理等の分野で使用されるラインメモ
リに係わり、特に入出力データレートの異なる速度変換
用ラインメモリに関する。

（従来の技術）第５図は、従来の速度変換用ラインメモリの構成を示し
、第６図はそのタイムチャートを示す。

第６図では、出力データレートが人力データレートの２
倍である場合についてタイムチャートが例示されている
。

シリアルに入力される人力データＤｉｎは、メモリーセ
ル１の実際の動作スピードを下げるために、入力バッフ
ァ２を介してにｎ（ｎは整数）シリアルパラレル変換回
路３に入る。動作スピードが１／ｎになったこの回路３
の出力は、メモリーセル１に入力され、ライトアドレス
ポインタ４によって指定されたアドレスに書き込まれる
。このライトアドレスポインタ４は、ライトクロックＷ
ＣＫによって動作し、変換回路３の出力タイミング毎に
ライトアドレスを増加して行く。そして、ライトアドレ
スの所定整数回目の増加タイミング毎に入力されるライ
トアドレスリセット信号ＷＲにより、ライトアドレスを
“０″に戻し、新たな書き込みサイクルを開始する。

メモリーセル１に書き込まれたデータは、リードアドレ
スポインタ５によって指定されたアドレスのデータから
順に読み出される。このリードアドレスポインタ５はリ
ードクロックＲＣＫによって動作し、ライトアドレスの
増加周期より人出力データレート比倍だけ短い周期でリ
ードアドレスを増加して行く。そして、リードアドレス
の所定整数回目の増加タイミング毎に入力されるリード
アドレスリセット信号ＲＲにより、リードアドレスを“
０”に戻し、新たな読み出しサイクルを開始する。

メモリーセル１は同数の番地を有する２つのメモリエリ
ア（図示せず）を有し、書き込みは２つのメモリエリア
に交互に行われ、読み出しは書き込みの行われてないメ
モリエリアに行われる。入力データＤｉｎに対する出力
データＤｏｕＬのレートの比が例えば２倍の場合、読み
出しスピードは書き込みスピードの２倍である。従って
、１つの書き込みサイクル中に読み出しサイクルが２回
繰り返される。この場合、ライトアドレスリセット信号
ＷＲの入力時点から書き込みサイクルが開始された後、
２つ目のリードアドレスリセット信号ＲＲの入力時点で
書き込みサイクルおよび２回の読み出しサイクルが完了
し、書き込みの行われるエリアと読み出しの行われるエ
リアとの交替が行われる。

メモリセル１より読み出されたデータはｎ：１パラレル
シリアル変換回路６に入力される。動作スピードがメモ
リセル１の読出しスピードの０倍になった変換回路６の
出力は、出力バッファ７を介して出力データＤｏｕＬと
してシリアルに出力される。

以上の動作を第６図のタイムチャートで説明する。通常
は同図（ａ）のようにライトリセット信号ＷＲとリード
リセット信号ＲＲが同時に入り、この時点から人力デー
タＤｉｎ（例えば、Ｂｌ。

Ｂ２．・・・、Ｂ、）がメモリーセル１の一方のエリア
に書き込み始められ、同時に他方のエリアからそこに既
に書き込まれている入力データ（例えばＡｔ　、　Ａ２
　、・・・ｌ　Ａｌ１）の読み出しが開始される。

前述のように読み出しスピードは書き込みスピードの２
倍であるから、新しい入力データＢ１゜Ｂ２．・・・、
Ｂ、の書き込みサイクル中に、先に書き込まれた入力デ
ータＡ、、Ａ２．・・・、Ａｌｌの読出しサイクルが２
回繰返される。ライトアドレスリセット信号ＷＲの入力
後の２つ目のリードアドレスリセット信号ＲＲの人力時
点で書き込みと読み出しのメモリエリアが交替し、先程
書き込みがなされたエリアからデータＢｉ　、　　Ｂ２
　、・・・、　　ＢＩＩの読み出しが開始され、かつ先
程読み出しがなされたエリアに対し次の入力データＣ１
，Ｃ２゜・・・、Ｃの書き込みが開始される。

謬同図（ｂ）は、同図（ａ）に対し出力データＤｏｕＬの
タイミングをシフトさせた場合のタイムチャートを示し
ている。従来このような場合には、タイムチ讐−トに示
すようにリードアドレスリセット信号ＲＲの入力タイミ
ングをシフトさせるようにしている。これにより、リー
ドアドレスリセット信号ＲＲのシフト量と同量だけ出力
データタイミングがシフトする。

（発明が解決しようとする課題）上述のように、従来技術では、出力データのタイミング
をシフトさせたい場合、そのシフト量と同量だけリード
アドレスリセット信号ＲＲをシフトさせている。このよ
うにリードアドレスリセット信号ＲＲをシフトさせた場
合、第６図（ｂ）のタイムチャートに示すように、ライ
トアドレスリセット信号ＷＲとリードアドレスリセット
信号ＲＲとの間に時間的なずれが生じる。例えば第６図
（ｂ）のタイムチャートではリードアドレスリセット信
号ＲＲはライトアドレスリセット信号ＷＲより入力デー
タＤｉｎの２クロック分だけ先行している。この場合、
前述のように、ライトアドレスリセット信号ＷＲ後の２
つ目のリードアドレスリセット信号ＲＲ（例えばタイム
チャートの左端のリードアドレスリセット信号ＲＲ）の
入力時点で書き込みと読み出しのメモリエリアが交替す
るから、左端のリードアドレスリセット信号ＲＲの入力
時点以後に書き込まれるデータＡ　　　、Ａ　　は、ｍ
−１ｍその前に書き込まれたデータＡｔ　、　Ａ２　、・・・
。

Ａｌｌ−２とは異なるメモリエリアに書き込まれる。

その結果、左端のリードアドレスリセット信号ＲＲで開
始される読み出しサイクルでは、データＡ、Ａ　　　・
・・”　ｍ−２が読み出された後、デー１　　　　２’ りＡＡ　　は読み出されず異なるデータ（りｍ−１’ｍイムチャートの“Ｘ”で示すデータ）が読み出される。

これと同様のことが全ての読み出しサイクルにおいて生
じる。このように、リードアドレスリセット信号ＲＲを
シフトさせると、ライトアドレスリセット信号ＷＲとリ
ードアドレスリセット信号ＲＲ間に時間的なずれが生じ
、このずれの期間中に書き込まれたデータは出力データ
内から欠けてしまうという問題が生じる。

また、ラインメモリの動作速度の高速化を図るため、前
述のように書き込みに際し１：ｎのシリアル・パラレル
衾換を行って、入力データＤｉｎのｎクロック毎にメモ
リセルへ書き込みを行うようにしている。この場合、あ
るアドレスへの書き込み動作の途中で書き込みと読み出
しのメモリエリアの交替が行われることがないように、
リードアドレスリセット信号ＲＲとライトアドレスリセ
ット信号ＷＲ間の時間的ずれはリードアドレスの増加周
期と等しい又はその整数倍となっていなければならない
。そのため、リードアドレスリセット信号ＲＲのシフト
は入力データＤｌｎのｎクロック単位で行わなければな
らず、従って入力データＤｉｎのｎクロック単位でしか
データ出力タイミングのシフトが行えない。

従って、本発明の目的は、出力タイミングを従来より細
かい時間中でシフトすることができ、かつ出力データが
欠けることもない速度変換用ラインメモリを提供するこ
とにある。

〔発明の構成〕

（課題を解決するための手段）本発明は、入力データを所定レートでメモリーセルの各
アドレスに順次書き込む手段と、前記レートとは異なる
レートで前記メモリーセルの各アドレス内のデータを順
次読み出す手段とを備えるものにおいて、前記書き込み
手段が所定周期毎に行うデータの書き込みアドレスのリ
セットのタイミングをシフトさせる手段と、前記読み出
し手段が前記所定周期毎に行うデータの読み出しアドレ
スのリセットのタイミングをシフトさせる手段とを備え
、これら両シフト手段のシフト量は同量に設定できるこ
とを特徴とする速度変換用ラインメモリを提供するもの
である。

（作　用）上記構成によれば、データ出力タイミングをシフトさせ
るために読み出しくリード）アドレスのリセットタイミ
ングをシフトさせた場合、書き込み（ライト）アドレス
のリセットタイミングも同量だけシフトさせることがで
きる。つまり、リードアドレスリセットタイミングとラ
イトアドレスリセットタイミングとを一致させた状態で
それらをシフトさせることができる。このように両アド
レスのリセットタイミングを一致させてシフトした場合
、そのシフト量に入出力データのレート比を乗じた値か
らシフト量を減じた値だけデータ出力タイミングがシフ
トする。

また、ライトアドレスリセットタイミングとリードアド
レスリセットタイミングとが一致することは、書き込み
サイクルの終了時期とメモリエリアの交替時期とが一致
していることを意味する。

従って、従来のように書き込みサイクルの終了前にメモ
リエリアが交替してしまうことなく、読み出された出力
データの一部が欠けるということが、ない。

さらに、ライトアドレスリセットタイミングとリードア
ドレスリセットタイミングとが一致しているということ
は、両タイミング間の時間ずれをリードアドレスの増加
周期の整数倍に設定しなければならないという制約を受
けないことを意味する。そのため、ライトおよびリード
アドレスリセットタイミングのシフトは入力データの１
クロツクを単位として行うことができる。その場合、前
述のようにデータ出力タイミングのシフト量はアドレス
リセットタイミングのシフト量に入出力データレート比
を乗じた値からシフト量を減じた値となるため、データ
出力タイミングのシフトは従来より細かい単位で行うこ
とができ、特に、入出力データレート比が２の通常の利
用法の場合には出力データの１クロツクを単位として行
うことが可能となる。

（実施例）以下、本発明を実施例により具体的に説明する。

第１図は本発明に係る速度変換用ラインメモリの構成を
示し、第２図はそのタイムチャートを示す。第２図では
、出力データレートが入力データレートの２倍である場
合についてタイムチャートが例示されている。

第１図において、入力データＤｉｎは入カッくツファ２
を介してｌ：ｎ（ｎは整数）シリアル・パラレル変換回
路３にシリアルに入力される。この変換回路３は入力デ
ータＤｉｎのレートに比例したレートで入力されるライ
トクロックＷＣＫにより動作し、その入力動作速度は入
力データＤｉｎのレートと同一であり、出力動作速度は
入力動作速度の１／ｎとなる。こうして動作速度が１７
ｎとなった変換回路３の出力は、メモリーセル１に入力
され、ライトアドレスポインタ４により指定されたアド
レスに書き込まれる。

ライトアドレスポインタ４はライトクロックＷＣＫによ
り動作し、変換回路３の出力タイミング毎にライトアド
レスを増加させて行く。そして、ライトアドレスの所定
整数回目の増加タイミング毎に発生するライトアドレス
リセット信号ＷＲをシフト回路８で時間的にシフトさせ
たライトアドレスリセット信号ＷＲ’の人力により、ラ
イトアドレスを０２に戻し新たな書き込みサイクルを開
始する。

メモリーセル１に書き込まれたデータは、リードアドレ
スポインタ５により指定されたアドレスのデータから順
に読み出される。リードアドレスポインタ５は出力デー
タＤｏｕＬのレートに比例したレートで入力されるリー
ドクロックＲＣＫにより動作し、ライトアドレスの増加
周期より入出力データレート比倍だけ短い周期でリード
アドレスを増加させて行く。そして、リードアドレスの
所定整数回目の増加タイミング毎に発生するリードアド
レスリセット信号ＲＲをシフト回路９で時間的にシフト
させたリードアドレスリセット信号ＲＲ’の入力により
、リードアドレスを“Ｏ”に戻し新たなリードサイクル
を開始する。

シフト回路８は、そのシフト量の可変単位を決めるため
にライトクロックＷＣＫが人力され、ライトクロックＷ
ＣＫの１クロック単位つまり人力データＤｉｎの１クロ
ック単位でシフト量を可変できるようになっている。ま
た、シフト回路９は、そのシフト量の可変？ド位を決め
るためにリードクロックＲＣＫが人力され、ライトクロ
ックＷＣＫの１クロック単位つまり出力データＤｏｕＬ
の１クロック単位でシフト量を可変できるようになって
いる。

第３図はシフト回路８（９）の回路構成の一例を示す。

同図に示すシフト回路８は、多段に縦列接続されたＤ型
フリップフロップ１０．〜１０ｍより成るシフトレジス
タを備える。このシフトレジスタの各段フリップフロッ
プ１０１〜１０ｍのクロック端子にはライトクロックＷ
ＣＫが加えられ、初段フリップフロップ１０のＤ入力端
子にはライトアドレスリセット信号ＷＲが加えられる。

従って、ライトアドレスリセット信号ＷＲはライトクロ
ックＷＣＲが１クロツク入力される毎にシフトレジスタ
の後段へ順次移送されて行く。初段フリップフロップ１
０　のＤ入力端子Ｄ１および■ 各フリップフロップ１０１〜１０ｍの出力端子Ｑ１〜Ｑ
ｍはセレクタ１１の入力端子に接続される。セレクタ１
１はそれら入力信号の１つを選択してライトアドレスリ
セット信号ＷＲ’　として出力する。この選択はセレク
トスイッチ１２からのコード信号に基づいて行われる。

セレクトスイッチ１２は例えば手動により操作されるス
イッチ群を有し、それらのオン／オフに対応したコード
信号を出力する。セレクトスイッチ１２により初段フリ
ップフロップ１０　の出力Ｑ１を選択した場合と３段目
フリップフロップ１０　の出力Ｑ３を選択した場合にお
ける各ライトアドレスリセット信号ＷＲ’をそれぞれケ
ース１、ケース２として第４図に示す。この図から、ラ
イトアドレスリセット信号ＷＲ’はライトクロックＷＣ
Ｒの１クロック単位で遅延され得ることが判る。出力側
のシフト回路９も上記と同様に構成されている。

シフト回路８とシフト回路９のシフト量は互いに同一と
なるように各々のセレクトスイッチ１２により設定され
る。あるいは、両シフト回路８゜９が同一のセレクトス
イッチ１２を共用するようにして、自動的にシフト量が
同一になるように構成することもできる。シフト量が同
一となる結果、例えば出力データレートが入力データレ
ートの２倍の場合、入力データＤｉｎの１クロツクは出
力データＤｏｕｔの２クロヅクに相当するから、シフト
回路９のシフト量の可変は実際には出力データＤ　ｏｕ
ｔの２クロック単位となる。シフト回路８゜９のシフト
量はデータ出力タイミングをシフトさせる場合にのみあ
る有限量に設定され、データ出力タイミングをシフトさ
せない場合は“Ｏ”に設定される。

メモリーセル１は従来のそれと同一である。即ち、同一
アドレス数のメモリエリアを２つ有し、この２つのメモ
リエリアに交互に書き込みが行われ、書き込みが行われ
ていないメモリエリアに読み出しが行われる。例えば出
力データレートが入力データレートの２倍の場合、１つ
の書き込みサイクルの間に読み出しサイクルは２回行わ
れる。

この２サイクルの読み出しが終った時点のリードアドレ
スリセット信号ＲＲ’　により、書き込みと読み出しの
メモリエリアが交替する。

メモリーセル１から読み出されたデータはｎ：１パラレ
ル・シリアル変換回路６に人力される。

この変換回路６はリードクロックＲＣＫにより動作し、
その入力動作速度はメモリーセル１の読み出し速度と同
一であり、出力動作速度は入力動作速度のｎ倍つまり出
力データＤ　ｏｕｔのレートと同一である。この変換回
路６の出力は出力バッファ７を介して出力データＤ　ｏ
ｕｔとしてシリアルに出力される。

次に、かかる構成による作動を第２図のタイムチャート
により説明する。同図（ａ）はシフト回路８．９のシフ
ト量を“Ｏ”とした場合、同図（ｂ）はデータ出力タイ
ミングをシフトさせるためにシフト回路８．９のシフト
量を人力データＤｉｎの２クロツクに設定した場合の各
タイムチャートを示している。

同図（ａ）の場合は既に説明した第６図（ａ）の場合と
同一であり、例えばライトアドレスリセット信号ＷＲ’
　によりデータＢ１．Ｂ２．・・・。

Ｂ　の書き込みが開始されると、同時人力のリードアド
レスリセット信号ＲＲ’　により前に書き込まれだデー
タＡｔ　、　Ａ２　、・・・、Ａ、の読み出しが開始さ
れ、この読み出しが２サイクル完了すると書き込みサイ
クルも完了し、次いで同時入力される両リセット信号Ｗ
Ｒ’　ＲＲ’　により次のデータＣ１，Ｃ２，・・・、
ＣＩの書き込みと先程書き込まれたデータＢ、、Ｂ２．
・・・、Ｂｌの読み出しとが開始されるというように動
作が繰り返されて行く。

同図（ｂ）のタイムチャートは、上記（ａ）の場合に対
し、リードアドレスリセット信号ＲＲ’を人力データＤ
ｉｎの２クロツク（つまり出力データＤ　ｏｕｔの４ク
ロツク）だけシフトした場合を示している。この場合、
前述のようにライトアドレスリセット信号ＷＲ’　　も
リードアドレスリセット信号ＲＲ’　と同量だけシフト
され、両リセット信号ＷＲ’　、ＲＲ’のタイミングの
一致が保持される。このタイムチャートにおいて、例え
ば左端のライトアドレスリセット信号ＷＲ’　の入力時
点に着目すると、この時点から開始される書き込みサイ
クルは同図（ａ）の場合より２データ前のデータＡｌ１
−１から開始されることがわかる。従って、その前の書
き込みサイクルではデータＡ、−１の前のデータＺ　　
　、Ｚ、Ａ　　　Ａ　　　・・・、Ａｍ−１■　　　　
１　′　　２　′　　　　　躍−２が書き込まれている
ことになるから、左端のリードアドレスリセット信号Ｒ
Ｒ’　により開始される読み出しサイクルでは、データ
Ｚｆｆｉ−１から読み出しが開始される。この最初のデ
ータＺｍ−１の読み出し時点は同図（ａ）の場合におけ
る最初のデータＡ１の読み出し時点より、リセット信号
ＷＲ’ＲＲ’のシフト量つまり出力データＤｏｕｔの４
タロツク分だけ先行した時点にある。従って、データｚ
、−１より２クロツク後に読み出されるデータＡ　は、
同図（ａ）の場合における同データＡＩの読み出し時点
より出力データの２タロツク分だけ先行することになる
。これと同じことが他の全てのデータについても言える
。即ち、リセット信号ＷＲ’　、ＲＲ’を入力データＤ
１０の２タロツク分だけシフトしたことにより、人力デ
ータの１タロツク分のシフト量がデータ出力タイミング
に生じる。一般的に言えば、リセット信号ＷＲ’　。

ＲＲ’のシフト量に出力データの人力データに対するレ
ート比（この例では２）を乗じた値からシフト量を減じ
た値、つまり、入出力データレート比から１を減じた値
にシフト量を乗じた値に相当するシフト量がデータ出力
タイミングに生じることになる。その場合、リセット信
号ＷＲ’　。

ＲＲ’　のシフトは入力データの１タロツク単位で行う
ことができるため、これに上記入出カレート比から１を
減じた値を乗じた値つまり出力データの１タロツクがデ
ータ出力タイミングのシフト量の可変単位ということに
なる。

左端のライトアドレスリセット信号ＷＲ’　により開始
されたデータＡｌ１−１より始まる書き込みサイクルは
、データＡ、Ｂ、、Ｂ２．・・・と進んで行きデータＢ
Ｉｌ−２の書ぎ込みで完了する。この間に、前の書き込
みサイクルで書き込まれたデータＺ　　　、　　Ｚ　　
、　Ａ　　、　Ａ　　　−、Ａ、、　Ｉ：対スルｍ−１
ｍ　　　１　　２’ 読み出しサイクルが２回行われる。この２回の読み出し
サイクルの完了により、次のライトアドレスリセット信
号ＷＲ’　およびリードアドレスリセット信号ＲＲ’が
同時入力され、次の書き込みサイクルおよび読み出しサ
イクルが開始される。このようにして、入力データＤｉ
ｎはその入力された順序に従って読み出されて出力デー
タＤ　ｏｕｔとなって行くので、出力データＤｏｕｔの
一部が欠けてしまうことは無い。

尚、上記実施例では出力データレートが入力データレー
トの２倍の場合を例に説明したが、２倍を越える倍率の
場合にも本発明が適用できることは勿論である。

〔発明の効果〕

以上説明したように本発明によれば、人出力データレー
トの異なるラインメモリにおいて、リードアドレスのリ
セット、タイミングをシフトした場合、ライトアドレス
のリセットタイミングも同様にシフトして両タイミング
を一致させることができるように構成したので、出力デ
ータの一部を欠くことなくデータ出力タイミングをシフ
トすることができ、かつそのシフト量を入出力データレ
ート比から１を減じた値に相当する出力データのクロッ
ク数単位で設定することが可能となった。

【図面の簡単な説明】

第１図は本発明に係る速度変換用ラインメモリの一実施
例を示すブロック図、第２図は第１図の実施例の作動を
示すタイムチャート、第３図はシフト回路の一例を示す
回路図、第４図は第３図の作動を示すタイムチャート、
第５図は速度変換ラインメモリの従来例を示すブロック
図、第６図は第５図の従来例の作動を示すタイムチャー
トである。１・・・メモリーセル、２・・・入力バッファ、３・・
・１：ｎシリアル・パラレル変換回路、４・・・ライト
アドレスポインタ、５・・・リードアドレスポインタ、
６・・・ｎ：１パラレル・シリアル変換回路、７・・・
出力バッファ、８．９・・・シフト回路、１０・・・Ｄ
型フリップフロップ、１１・・・セレクタ、１２・・・
セレクトスイッチ。出願人代理人　　佐　　藤　　−雄

Claims

【特許請求の範囲】

１、入力データを所定レートでメモリーセルの各アドレ
スに順次書き込む手段と、前記レートとは異なるレート
で前記メモリーセルの各アドレス内のデータを順次読み
出す手段とを備えるものにおいて、前記書き込み手段が
所定周期毎に行うデータの書き込みアドレスのリセット
のタイミングをシフトさせる手段と、前記読み出し手段
が前記所定周期毎に行うデータの読み出しアドレスのリ
セットのタイミングをシフトさせる手段とを備え、これ
ら両シフト手段のシフト量は同量に設定できることを特
徴とする速度変換用ラインメモリ。