JPH0642196B2 - 倍密度走査用ラインメモリ - Google Patents
倍密度走査用ラインメモリInfo
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- JPH0642196B2 JPH0642196B2 JP63141979A JP14197988A JPH0642196B2 JP H0642196 B2 JPH0642196 B2 JP H0642196B2 JP 63141979 A JP63141979 A JP 63141979A JP 14197988 A JP14197988 A JP 14197988A JP H0642196 B2 JPH0642196 B2 JP H0642196B2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Image Input (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、画像処理等の分野で使用されるラインメモリ
に関し、特に、テレビ等の画像信号をＮ（自然数）倍密
度走査に変換するのに用いて好適な倍密度走査（速度変
換）用ラインメモリに関する。
に関し、特に、テレビ等の画像信号をＮ（自然数）倍密
度走査に変換するのに用いて好適な倍密度走査（速度変
換）用ラインメモリに関する。
（従来の技術） インタレースのテレビ（画像）信号を倍密度走査のテレ
ビ信号に変換して走査線数を増大し、大画面テレビの画
質向上を図ることが行われている。また、印刷原稿を読
取るスキャナの主走査方向の解像度を改良するために走
査線数を電気的に増加することが行われる。このよう
な、走査線数を通常の走査線数から倍増する目的で同じ
内容のライン（走査線）情報を繰り返し出力する倍密度
走査用ラインメモリが使用される。
ビ信号に変換して走査線数を増大し、大画面テレビの画
質向上を図ることが行われている。また、印刷原稿を読
取るスキャナの主走査方向の解像度を改良するために走
査線数を電気的に増加することが行われる。このよう
な、走査線数を通常の走査線数から倍増する目的で同じ
内容のライン（走査線）情報を繰り返し出力する倍密度
走査用ラインメモリが使用される。
第５図は、従来の倍密度走査用ラインメモリの構成を示
し、第６図はそのタイムチャートを示す。第６図では、
出力データレートが入力データレートの２倍である場合
についてタイムチャートが例示されている。
し、第６図はそのタイムチャートを示す。第６図では、
出力データレートが入力データレートの２倍である場合
についてタイムチャートが例示されている。
シリアルに入力される画像情報を担う入力データＤin
は、メモリセル１の実際の動作スピードを下げるため
に、入力バッファ２を介して１：ｎ（ｎは自然数）シリ
アルパラレル変換回路３に入る。動作スピードが１／ｎ
になったこの回路３の出力は、メモリセル１に入力さ
れ、ライトアドレスポインタ４によって指定されたアド
レスに書き込まれる。このライトアドレスポインタ４
は、ライトクロックＷＣＫによって動作し、変換回路３
の出力タイミング毎にライトアドレスを増加して行く。
そして、ライトアドレスの所定自然数回目の増加タイミ
ング毎に入力されるライトアドレスリセット信号ＷＲに
より、ライトアドレスを“０”に戻し、新たな書込サイ
クルを開始する。
は、メモリセル１の実際の動作スピードを下げるため
に、入力バッファ２を介して１：ｎ（ｎは自然数）シリ
アルパラレル変換回路３に入る。動作スピードが１／ｎ
になったこの回路３の出力は、メモリセル１に入力さ
れ、ライトアドレスポインタ４によって指定されたアド
レスに書き込まれる。このライトアドレスポインタ４
は、ライトクロックＷＣＫによって動作し、変換回路３
の出力タイミング毎にライトアドレスを増加して行く。
そして、ライトアドレスの所定自然数回目の増加タイミ
ング毎に入力されるライトアドレスリセット信号ＷＲに
より、ライトアドレスを“０”に戻し、新たな書込サイ
クルを開始する。
メモリセル１に書込まれたデータは、リードアドレスポ
インタ５によって指定されたアドレスのデータから順に
読み出される。このリードアドレスポインタ５はリード
クロックＲＣＫによって動作し、ライトアドレスの増加
周期より入出力データレート比倍だけ短い周期でリード
アドレスを増加して行く。そして、リードアドレスの所
定自然数回目の増加タイミング毎に入力されるリードア
ドレスリセット信号ＲＲにより、リードアドレスを
“０”に戻し、新たな読み出しサイクルを開始する。
インタ５によって指定されたアドレスのデータから順に
読み出される。このリードアドレスポインタ５はリード
クロックＲＣＫによって動作し、ライトアドレスの増加
周期より入出力データレート比倍だけ短い周期でリード
アドレスを増加して行く。そして、リードアドレスの所
定自然数回目の増加タイミング毎に入力されるリードア
ドレスリセット信号ＲＲにより、リードアドレスを
“０”に戻し、新たな読み出しサイクルを開始する。
メモリセル１は同数の番地を有する２つのメモリエリア
（図示せず）を有し、書込みは２つのメモリエリアに交
互に行われ、読み出しは書込みの行われていないメモリ
エリアに行われる。入力データＤinに対する出力データ
Ｄout のレートの比Ｎが例えば２倍の場合、読み出しス
ピードは書込スピードの２倍である。従って、１つの書
込サイクル中に読み出しサイクルが２回繰り返される。
この場合、ライトアドレスリセット信号ＷＲの入力時点
から書込サイクルが開始された後、２つ目のリードアド
レスリセット信号ＲＲの入力時点で書込サイクルおよび
２回の読み出しサイクルが完了し、書込みの行われるエ
リアと読み出しの行われるエリアとの交替が行われる。
（図示せず）を有し、書込みは２つのメモリエリアに交
互に行われ、読み出しは書込みの行われていないメモリ
エリアに行われる。入力データＤinに対する出力データ
Ｄout のレートの比Ｎが例えば２倍の場合、読み出しス
ピードは書込スピードの２倍である。従って、１つの書
込サイクル中に読み出しサイクルが２回繰り返される。
この場合、ライトアドレスリセット信号ＷＲの入力時点
から書込サイクルが開始された後、２つ目のリードアド
レスリセット信号ＲＲの入力時点で書込サイクルおよび
２回の読み出しサイクルが完了し、書込みの行われるエ
リアと読み出しの行われるエリアとの交替が行われる。
メモリセル１より読み出されたデータはｎ：１パラレル
シリアル変換回路６に入力される。動作スピードがメモ
リセル１の読出しスピードのｎ倍になった変換回路６の
出力は、出力バッファ７を介して出力データＤout とし
てシリアルに出力される。
シリアル変換回路６に入力される。動作スピードがメモ
リセル１の読出しスピードのｎ倍になった変換回路６の
出力は、出力バッファ７を介して出力データＤout とし
てシリアルに出力される。
以上の動作を第６図のタイムチャートで説明する。通常
は同図（ａ）のようにライトリセット信号ＷＲとリード
リセット信号ＲＲが同時に入り、ライトリセット信号Ｗ
Ｒの立下りでライトアドレスポインタ４が“０”に０に
リセットされる。すなわち、書込アドレスが“０”にセ
ットされる。
は同図（ａ）のようにライトリセット信号ＷＲとリード
リセット信号ＲＲが同時に入り、ライトリセット信号Ｗ
Ｒの立下りでライトアドレスポインタ４が“０”に０に
リセットされる。すなわち、書込アドレスが“０”にセ
ットされる。
また、リードリセット信号ＲＲの立下りでリードアドレ
スポインタ５が“０”にリセットされ、読出アドレスが
“０”にセットされる。この時点から入力データＤin
（例えば、Ｂ１，Ｂ２，…，Ｂｍ）がメモリセル１の一
方のエリアに書込み始められ、同時に他方のエリアから
そこに既に書き込まれている入力データ（例えばＡ１，
Ａ２，…，Ａｍ）の読み出しが開始される。前述のよう
に読み出しスピードは書込スピードの２倍であるから、
新しい入力データＢ１，Ｂ２，…，Ｂｍの書込サイクル
中に、先に書き込まれた入力データＡ ，Ａ２，…，Ａ
ｍの読出しサイクルが２回繰返される。ライトアドレス
リセット信号ＷＲの入力後の２つ目のリードアドレスリ
セット信号ＲＲの入力時点で書込みと読み出しのメモリ
エリアが交替し、先程書込みがなされたエリアからデー
タＢ１，Ｂ２，…，Ｂｍの読み出しが開始され、かつ先
程読み出しがなされたエリアに対し次の入力データ
Ｃ１，Ｃ２，…，Ｃｍの書込みが開始される。
スポインタ５が“０”にリセットされ、読出アドレスが
“０”にセットされる。この時点から入力データＤin
（例えば、Ｂ１，Ｂ２，…，Ｂｍ）がメモリセル１の一
方のエリアに書込み始められ、同時に他方のエリアから
そこに既に書き込まれている入力データ（例えばＡ１，
Ａ２，…，Ａｍ）の読み出しが開始される。前述のよう
に読み出しスピードは書込スピードの２倍であるから、
新しい入力データＢ１，Ｂ２，…，Ｂｍの書込サイクル
中に、先に書き込まれた入力データＡ ，Ａ２，…，Ａ
ｍの読出しサイクルが２回繰返される。ライトアドレス
リセット信号ＷＲの入力後の２つ目のリードアドレスリ
セット信号ＲＲの入力時点で書込みと読み出しのメモリ
エリアが交替し、先程書込みがなされたエリアからデー
タＢ１，Ｂ２，…，Ｂｍの読み出しが開始され、かつ先
程読み出しがなされたエリアに対し次の入力データ
Ｃ１，Ｃ２，…，Ｃｍの書込みが開始される。
ところで、画像情報が、例えば、カラーテレビ信号であ
る場合、輝度信号と色差信号、あるいはＲ（赤）信号、
Ｇ（緑）信号、Ｂ（青）信号といった複数の信号につい
て倍の情報量に変換することが必要である。この際、こ
の倍密度走査変換を行う回路よりも前段回路或いは後段
回路で生じる各信号の遅延信号差をどこかで補償し、同
一画像の情報が同一タイミングでＣＲＴに入力されるよ
うにする。このため、倍密度走査用ラインメモリにおい
て出力データをシフトさせて遅延時間を調整することが
行われる。
る場合、輝度信号と色差信号、あるいはＲ（赤）信号、
Ｇ（緑）信号、Ｂ（青）信号といった複数の信号につい
て倍の情報量に変換することが必要である。この際、こ
の倍密度走査変換を行う回路よりも前段回路或いは後段
回路で生じる各信号の遅延信号差をどこかで補償し、同
一画像の情報が同一タイミングでＣＲＴに入力されるよ
うにする。このため、倍密度走査用ラインメモリにおい
て出力データをシフトさせて遅延時間を調整することが
行われる。
同図（ｂ）は、同図（ａ）に対し出力データＤout のタ
イミングをシフトさせた場合のタイムチャートを示して
いる。従来このような場合には、タイムチャートに示す
ようにリードアドレスリセット信号ＲＲの入力タイミン
グをシフトさせるようにしている。これにより、リード
アドレスリセット信号ＲＲのシフト量と同量だけ出力デ
ータタイミングがシフトする。
イミングをシフトさせた場合のタイムチャートを示して
いる。従来このような場合には、タイムチャートに示す
ようにリードアドレスリセット信号ＲＲの入力タイミン
グをシフトさせるようにしている。これにより、リード
アドレスリセット信号ＲＲのシフト量と同量だけ出力デ
ータタイミングがシフトする。
（発明が解決しようとする課題） 上述のように、従来技術では、出力データのタイミング
をシフトさせたい場合、そのシフト量と同量だけリード
アドレスリセット信号ＲＲをシフトさせている。このよ
うにリードアドレスリセット信号ＲＲをシフトさせた場
合、第６図（ｂ）のタイムチャートに示すように、ライ
トアドレスリセット信号ＷＲとリードアドレスリセット
信号Ｒとの間に時間的なずれが生じる。例えば第６図
（ｂ）のタイムチャートではリードアドレスリセット信
号ＲＲはライトアドレスリセット信号ＷＲより入力デー
タＤinの２クロック分だけ先行している。この場合、前
述のように、ライトアドレスリセット信号ＷＲ後の２つ
目のリードアドレスリセット信号ＲＲ（例えばタイムチ
ャートの左端のリードアドレスリセット信号ＲＲ）の入
力時点で書込みと読み出しのメモリエリアが交替するか
ら、左端のリードアドレスリセット信号ＲＲの入力時点
以後に書き込まれるデータＡm-1 ，Ａｍは、その前に書
き込まれたデータＡ１，Ａ２，…，Ａm-2 とは異なるメ
モリエリアに書き込まれる。別言すると、これまで書込
まれていたエリアのアドレスのｍ−１，ｍにはデータが
書込まれない。その結果、左端のリードアドレスリセッ
ト信号ＲＲで開始される読み出しサイクルでは、データ
Ａ１，Ａ２，…，Ａm-2 が読み出された後、データＡ
m-1 ，Ａｍは読み出されず無関係なデータ（内容不明の
出力；タイムチャートの“Ｘ”で示すデータ）が読み出
される。これと同様のことが全ての読み出しサイクルに
おいて生じる。このように、リードアドレスリセット信
号ＲＲをシフトさせると、ライトアドレスリセット信号
ＷＲとリードアドレスリセット信号ＲＲ間に時間的なず
れが生じ、このずれの期間中に書き込まれたデータは出
力データ内から欠けてしまうという問題が生じる。
をシフトさせたい場合、そのシフト量と同量だけリード
アドレスリセット信号ＲＲをシフトさせている。このよ
うにリードアドレスリセット信号ＲＲをシフトさせた場
合、第６図（ｂ）のタイムチャートに示すように、ライ
トアドレスリセット信号ＷＲとリードアドレスリセット
信号Ｒとの間に時間的なずれが生じる。例えば第６図
（ｂ）のタイムチャートではリードアドレスリセット信
号ＲＲはライトアドレスリセット信号ＷＲより入力デー
タＤinの２クロック分だけ先行している。この場合、前
述のように、ライトアドレスリセット信号ＷＲ後の２つ
目のリードアドレスリセット信号ＲＲ（例えばタイムチ
ャートの左端のリードアドレスリセット信号ＲＲ）の入
力時点で書込みと読み出しのメモリエリアが交替するか
ら、左端のリードアドレスリセット信号ＲＲの入力時点
以後に書き込まれるデータＡm-1 ，Ａｍは、その前に書
き込まれたデータＡ１，Ａ２，…，Ａm-2 とは異なるメ
モリエリアに書き込まれる。別言すると、これまで書込
まれていたエリアのアドレスのｍ−１，ｍにはデータが
書込まれない。その結果、左端のリードアドレスリセッ
ト信号ＲＲで開始される読み出しサイクルでは、データ
Ａ１，Ａ２，…，Ａm-2 が読み出された後、データＡ
m-1 ，Ａｍは読み出されず無関係なデータ（内容不明の
出力；タイムチャートの“Ｘ”で示すデータ）が読み出
される。これと同様のことが全ての読み出しサイクルに
おいて生じる。このように、リードアドレスリセット信
号ＲＲをシフトさせると、ライトアドレスリセット信号
ＷＲとリードアドレスリセット信号ＲＲ間に時間的なず
れが生じ、このずれの期間中に書き込まれたデータは出
力データ内から欠けてしまうという問題が生じる。
また、ラインメモリの動作速度の高速化を図るため、前
述のように書込みに際し１：ｎのシリアル・パラレル変
換を行って、入力データＤinのｎクロック毎にメモリセ
ルへ書込みを行うようにしている。この場合、あるアド
レスへの書込動作の途中で書込みと読み出しのメモリエ
リアの交替が行われることがないように、リードアドレ
スリセット号信号ＲＲとライトアドレスリセット信号Ｗ
Ｒ間の時間的ずれはリードアドレスの増加周期と等しい
か又はその自然数倍となっていなければならない。その
ため、リードアドレスリセット信号ＲＲのシフトは入力
データＤinのｎクロック単位で行わなければならず、従
って入力データＤinのｎクロック単位でしかデータ出力
タイミングのシフトが行えない。
述のように書込みに際し１：ｎのシリアル・パラレル変
換を行って、入力データＤinのｎクロック毎にメモリセ
ルへ書込みを行うようにしている。この場合、あるアド
レスへの書込動作の途中で書込みと読み出しのメモリエ
リアの交替が行われることがないように、リードアドレ
スリセット号信号ＲＲとライトアドレスリセット信号Ｗ
Ｒ間の時間的ずれはリードアドレスの増加周期と等しい
か又はその自然数倍となっていなければならない。その
ため、リードアドレスリセット信号ＲＲのシフトは入力
データＤinのｎクロック単位で行わなければならず、従
って入力データＤinのｎクロック単位でしかデータ出力
タイミングのシフトが行えない。
従って、本発明の目的は、出力タイミングを従来より細
かい時間巾でシフトすることができ、かつ出力データが
欠けることもない倍密度走査用ラインメモリを提供する
ことにある。
かい時間巾でシフトすることができ、かつ出力データが
欠けることもない倍密度走査用ラインメモリを提供する
ことにある。
（課題を解決するための手段） 上記目的を達成するため、本発明の倍密度走査用ライン
メモリは、所定量の画像データ（Ｄin）を記憶し得る２
つの記憶領域を備えるメモリセル（１）と、供給される
一連の画像データ（Ｄin）を、画像データの上記所定量
毎に上記２つの記憶領域に交互に書込む書込手段（４）
と、上記２つの記憶領域のうち非書込中の領域から書込
みのＮ（自然数）倍の速さで上記所定量の画像データを
Ｎ回繰り返して読み出す読出手段（５）と、を有する倍
密度走査用ラインメモリにおいて、上記画像データの書
込アドレスをシフトさせる書込シフト手段（８）と、上
記画像データの読出アドレスをシフトさせる読出シフト
手段（９）と、上記書込シフト手段及び上記読出シフト
手段の各シフト量を同量に設定するシフト量設定手段
（１２）と、を備えることを特徴とする。
メモリは、所定量の画像データ（Ｄin）を記憶し得る２
つの記憶領域を備えるメモリセル（１）と、供給される
一連の画像データ（Ｄin）を、画像データの上記所定量
毎に上記２つの記憶領域に交互に書込む書込手段（４）
と、上記２つの記憶領域のうち非書込中の領域から書込
みのＮ（自然数）倍の速さで上記所定量の画像データを
Ｎ回繰り返して読み出す読出手段（５）と、を有する倍
密度走査用ラインメモリにおいて、上記画像データの書
込アドレスをシフトさせる書込シフト手段（８）と、上
記画像データの読出アドレスをシフトさせる読出シフト
手段（９）と、上記書込シフト手段及び上記読出シフト
手段の各シフト量を同量に設定するシフト量設定手段
（１２）と、を備えることを特徴とする。
（作 用） 上記構成によれば、データ出力タイミングをシフトさせ
るために読み出し（リード）アドレスのリセットタイミ
ングをシフトさせた場合、書込（ライト）アドレスのリ
セットタイミングも同量だけシフトさせることができ
る。つまり、リードアドレスリセットタイミングとライ
トアドレスリセットタイミングとを一致させた状態でそ
れらをシフトさせることができる。このように両アドレ
スのリセットタイミングを一致させてシフトした場合、
そのシフト量に入出力データのレート比を乗じた値から
シフト量を減じた値だけデータ出力タイミングがシフト
する。
るために読み出し（リード）アドレスのリセットタイミ
ングをシフトさせた場合、書込（ライト）アドレスのリ
セットタイミングも同量だけシフトさせることができ
る。つまり、リードアドレスリセットタイミングとライ
トアドレスリセットタイミングとを一致させた状態でそ
れらをシフトさせることができる。このように両アドレ
スのリセットタイミングを一致させてシフトした場合、
そのシフト量に入出力データのレート比を乗じた値から
シフト量を減じた値だけデータ出力タイミングがシフト
する。
また、ライトアドレスリセットタイミングとリードアド
レスリセットタイミングとが一致することは、書込サイ
クルの終了時期とメモリエリアの交替時期とが一致して
いることを意味する。従って、従来のように書込サイク
ルの終了前にメモリエリアが交替してしまうことがな
く、読み出された出力データの一部が欠けるということ
がない。従来、出力データの一部が欠けた部分には、一
般に画像相関の高い隣接する走査線の画像データが代り
に入るため、テレビ等の視聴者に視覚的な違和感を生じ
させることが少ない。
レスリセットタイミングとが一致することは、書込サイ
クルの終了時期とメモリエリアの交替時期とが一致して
いることを意味する。従って、従来のように書込サイク
ルの終了前にメモリエリアが交替してしまうことがな
く、読み出された出力データの一部が欠けるということ
がない。従来、出力データの一部が欠けた部分には、一
般に画像相関の高い隣接する走査線の画像データが代り
に入るため、テレビ等の視聴者に視覚的な違和感を生じ
させることが少ない。
さらに、ライトアドレスリセットタイミングとリードア
ドレスリセットタイミングとが一致しているということ
は、両タイミング間の時間ずれをリードアドレスの増加
周期の自然数倍に設定しなければならないという制約を
受けないことを意味する。そのため、ライトおよびリー
ドアドレスリセットタイミングのシフトは入力データの
１クロックを単位として行うことができる。その場合、
前述のようにデータ出力タイミングのシフト量はアドレ
スリセットタイミングのシフト量に入出力データレート
比を乗じた値からシフト量を減じた値となるため、デー
タ出力タイミングのシフトは従来より細かい単位で行う
ことができ、特に、入出力データレート比が２の通常の
利用法の場合には出力データの１クロックを単位として
行うことが可能となる。
ドレスリセットタイミングとが一致しているということ
は、両タイミング間の時間ずれをリードアドレスの増加
周期の自然数倍に設定しなければならないという制約を
受けないことを意味する。そのため、ライトおよびリー
ドアドレスリセットタイミングのシフトは入力データの
１クロックを単位として行うことができる。その場合、
前述のようにデータ出力タイミングのシフト量はアドレ
スリセットタイミングのシフト量に入出力データレート
比を乗じた値からシフト量を減じた値となるため、デー
タ出力タイミングのシフトは従来より細かい単位で行う
ことができ、特に、入出力データレート比が２の通常の
利用法の場合には出力データの１クロックを単位として
行うことが可能となる。
（実施例） 以下、本発明を実施例により具体的に説明する。
第１図は本発明に係る倍密度走査用ラインメモリの構成
を示し、第２図はそのタイムチャートを示す。第２図で
は、出力データレートが入力データレートの２倍である
場合についてタイムチャートが例示されている。
を示し、第２図はそのタイムチャートを示す。第２図で
は、出力データレートが入力データレートの２倍である
場合についてタイムチャートが例示されている。
第１図において、入力データＤinは入力バッファ２を介
して１：ｎ（ｎは自然数）シリアル・パラレル変換回路
３にシリアルに入力される。この変換回路３は入力デー
タＤinのレートに比例したレートで入力されるライトク
ロックＷＣＫにより動作し、その入力動作速度は入力デ
ータＤinのレートと同一であり、出力動作速度は入力動
作速度の１／ｎとなる。こうして動作速度が１／ｎとな
った変換回路３の出力は、メモリセル１に入力され、書
込手段たるライトアドレスポインタ４により指定された
アドレスに書き込まれる。
して１：ｎ（ｎは自然数）シリアル・パラレル変換回路
３にシリアルに入力される。この変換回路３は入力デー
タＤinのレートに比例したレートで入力されるライトク
ロックＷＣＫにより動作し、その入力動作速度は入力デ
ータＤinのレートと同一であり、出力動作速度は入力動
作速度の１／ｎとなる。こうして動作速度が１／ｎとな
った変換回路３の出力は、メモリセル１に入力され、書
込手段たるライトアドレスポインタ４により指定された
アドレスに書き込まれる。
ライトアドレスポインタ４はライトクロックＷＣＫによ
り動作し、変換回路３の出力タイミング毎にライトアド
レスを増加させて行く。そして、ライトアドレスの所定
自然数回目の増加タイミング毎に発生するライトアドレ
スリセット信号ＷＲをシフト回路８で時間的にシフトさ
せたライトアドレスリセット信号ＷＲ′の入力により、
ライトアドレスを“０”に戻し新たな書込サイクルを開
始する。
り動作し、変換回路３の出力タイミング毎にライトアド
レスを増加させて行く。そして、ライトアドレスの所定
自然数回目の増加タイミング毎に発生するライトアドレ
スリセット信号ＷＲをシフト回路８で時間的にシフトさ
せたライトアドレスリセット信号ＷＲ′の入力により、
ライトアドレスを“０”に戻し新たな書込サイクルを開
始する。
メモリセル１に書込まれたデータは、読出手段たるリー
ドアドレスポインタ５により指定されたアドレスのデー
タから順に読み出される。リードアドレスポインタ５は
出力データＤout のレートに比例したレートで入力され
るリードクロックＲＣＫにより動作し、ライトアドレス
の増加周期より入出力データレート比倍だけ短い周期で
リードアドレスを増加させて行く。そして、リードアド
レスの所定自然数回目の増加タイミング毎に発生するリ
ードアドレスリセット信号ＲＲをシフト回路９で時間的
にシフトさせたリードアドレスリセット信号ＲＲ′の入
力により、リードアドレスを“０”に戻し新たなリード
サイクルを開始する。
ドアドレスポインタ５により指定されたアドレスのデー
タから順に読み出される。リードアドレスポインタ５は
出力データＤout のレートに比例したレートで入力され
るリードクロックＲＣＫにより動作し、ライトアドレス
の増加周期より入出力データレート比倍だけ短い周期で
リードアドレスを増加させて行く。そして、リードアド
レスの所定自然数回目の増加タイミング毎に発生するリ
ードアドレスリセット信号ＲＲをシフト回路９で時間的
にシフトさせたリードアドレスリセット信号ＲＲ′の入
力により、リードアドレスを“０”に戻し新たなリード
サイクルを開始する。
書込シフト手段たるシフト回路８は、そのシフト量の可
変単位を決めるためにライトクロックＷＣＫが入力さ
れ、ライトクロックＷＣＫの１クロック単位つまり入力
データＤinの１クロック単位でシフト量を可変できるよ
うになっている。また、読出シフト手段たるシフト回路
９は、そのシフト量の可変単位を決めるためにリードク
ロックＲＣＫが入力され、ライトクロックＷＣＫの１ク
ロック単位つまりはデータＤout の１クロック単位でシ
フト量を可変できるようになっている。
変単位を決めるためにライトクロックＷＣＫが入力さ
れ、ライトクロックＷＣＫの１クロック単位つまり入力
データＤinの１クロック単位でシフト量を可変できるよ
うになっている。また、読出シフト手段たるシフト回路
９は、そのシフト量の可変単位を決めるためにリードク
ロックＲＣＫが入力され、ライトクロックＷＣＫの１ク
ロック単位つまりはデータＤout の１クロック単位でシ
フト量を可変できるようになっている。
第３図はシフト回路８（９）の回路構成の一例を示す。
同図に示すシフト回路８は、多段に縦列接続されたＤ型
フリップフロープ１０１〜１０ｍより成るシフトレジス
タを備える。このシフトレジスタの各段フリップフロッ
プ１０１〜１０ｍのクロック端子にはライトクロックＷ
ＣＫが加えられ、初段フリップフロップ１０のＤ入力端
子にはライトアドレスリセット信号ＷＲが加えられる。
従って、ライトアドレスリセット信号ＷＲはライトクロ
ックＷＣＲが１クロック入力される毎にシフトレジスタ
の後段へ順次移送されて行く。初段フリップフロップ１
０１のＤ入力端子Ｄ１および各フリップフロップ１０１
〜１０ｍの出力端子Ｑ１〜Ｑｍはセレクタ１１の入力端
子に接続される。セレクタ１１はそれら入力信号の１つ
を選択してライトアドレスリセット信号ＷＲ′として出
力する。この選択はセレクトスイッチ１２からのコード
信号に基づいて行われる。セレクトスイッチ１２は例え
ば手動により操作されるスイッチ群を有し、それらのオ
ン／オフに対応したコード信号を出力する。セレクトス
イッチ１２により初段フリップフロップ１０１の出力Ｑ
１を選択した場合と３段目フリップフロップ１０３の出
力Ｑ３を選択した場合における各ライドアドレスリセッ
ト信号ＷＲ′をそれぞれケース１、ケース２として第４
図に示す。この図から、ライトアドレスリセット信号Ｗ
Ｒ′はライトクロックＷＣＲの１クロック単位で遅延さ
れ得ることが判る。出力側のシフト回路９も上記と同様
に構成されている。
同図に示すシフト回路８は、多段に縦列接続されたＤ型
フリップフロープ１０１〜１０ｍより成るシフトレジス
タを備える。このシフトレジスタの各段フリップフロッ
プ１０１〜１０ｍのクロック端子にはライトクロックＷ
ＣＫが加えられ、初段フリップフロップ１０のＤ入力端
子にはライトアドレスリセット信号ＷＲが加えられる。
従って、ライトアドレスリセット信号ＷＲはライトクロ
ックＷＣＲが１クロック入力される毎にシフトレジスタ
の後段へ順次移送されて行く。初段フリップフロップ１
０１のＤ入力端子Ｄ１および各フリップフロップ１０１
〜１０ｍの出力端子Ｑ１〜Ｑｍはセレクタ１１の入力端
子に接続される。セレクタ１１はそれら入力信号の１つ
を選択してライトアドレスリセット信号ＷＲ′として出
力する。この選択はセレクトスイッチ１２からのコード
信号に基づいて行われる。セレクトスイッチ１２は例え
ば手動により操作されるスイッチ群を有し、それらのオ
ン／オフに対応したコード信号を出力する。セレクトス
イッチ１２により初段フリップフロップ１０１の出力Ｑ
１を選択した場合と３段目フリップフロップ１０３の出
力Ｑ３を選択した場合における各ライドアドレスリセッ
ト信号ＷＲ′をそれぞれケース１、ケース２として第４
図に示す。この図から、ライトアドレスリセット信号Ｗ
Ｒ′はライトクロックＷＣＲの１クロック単位で遅延さ
れ得ることが判る。出力側のシフト回路９も上記と同様
に構成されている。
シフト回路８とシフト回路９のシフト量は互いに同一と
なるように各々のセレクタスイッチ１２により設定され
る。あるいは、両シフト回路８，９が同一のセレクトス
イッチ１２を共用するようにして、自動的にシフト量が
同一になるように構成することもできる。ここで、セレ
クトスイッチ１２はシフト量設定手段に対応する。シフ
ト量が同一となる結果、例えば出力データレートが入力
データレートの２倍の場合、入力データＤinの１クロッ
クは出力データＤout の２クロックに相当するから、シ
フト回路９のシフト量の可変は実際には出力データＤou
t の２クロック単位となる。シフト回路８，９のシフト
量はデータ出力タイミングをシフトさせる場合にのみあ
る有限量に設定され、データ出力タイミングをシフトさ
せない場合は“０”に設定される。
なるように各々のセレクタスイッチ１２により設定され
る。あるいは、両シフト回路８，９が同一のセレクトス
イッチ１２を共用するようにして、自動的にシフト量が
同一になるように構成することもできる。ここで、セレ
クトスイッチ１２はシフト量設定手段に対応する。シフ
ト量が同一となる結果、例えば出力データレートが入力
データレートの２倍の場合、入力データＤinの１クロッ
クは出力データＤout の２クロックに相当するから、シ
フト回路９のシフト量の可変は実際には出力データＤou
t の２クロック単位となる。シフト回路８，９のシフト
量はデータ出力タイミングをシフトさせる場合にのみあ
る有限量に設定され、データ出力タイミングをシフトさ
せない場合は“０”に設定される。
メモリセル１は従来のそれと同一である。即ち、同一ア
ドレス数のメモリエリアを２つ有し、この２つのメモリ
エリアに交互に書込みが行われ、書込みが行われていな
いメモリエリアに読み出しが行われる。例えば出力デー
タレートが入力データレートの２倍の場合、１つの書込
サイクルの間に読み出しサイクルは２回行われる。この
２サイクルの読み出しが終った時点のリードアドレスリ
セット信号ＲＲ′により、書き込みと読み出しのメモリ
エリアが交替する。
ドレス数のメモリエリアを２つ有し、この２つのメモリ
エリアに交互に書込みが行われ、書込みが行われていな
いメモリエリアに読み出しが行われる。例えば出力デー
タレートが入力データレートの２倍の場合、１つの書込
サイクルの間に読み出しサイクルは２回行われる。この
２サイクルの読み出しが終った時点のリードアドレスリ
セット信号ＲＲ′により、書き込みと読み出しのメモリ
エリアが交替する。
メモリセル１から読み出されたデータはｎ：１パラレル
・シリアル変換回路６に入力される。この変換回路６は
リードクロックＲＣＫにより動作し、その入力動作速度
はメモリセル１の読み出し速度と同一であり、出力動作
速度は入力動作速度とｎ倍つまり出力データＤout のレ
ートと同一である。この変換回路６の出力は出力バッフ
ァ７を介して出力データＤout としてシリアルに出力さ
れる。
・シリアル変換回路６に入力される。この変換回路６は
リードクロックＲＣＫにより動作し、その入力動作速度
はメモリセル１の読み出し速度と同一であり、出力動作
速度は入力動作速度とｎ倍つまり出力データＤout のレ
ートと同一である。この変換回路６の出力は出力バッフ
ァ７を介して出力データＤout としてシリアルに出力さ
れる。
次に、かかる構成による作動を第２図のタイムチャート
により説明する。同図（ａ）はシフト回路８，９とシフ
ト量を“０”とした場合、同図（ｂ）はデータ出力タイ
ミングをシフトさせるためにシフト回路８，９のシフト
量を入力データＤinの２クロックに設定した場合の各タ
イムチャートを示している。
により説明する。同図（ａ）はシフト回路８，９とシフ
ト量を“０”とした場合、同図（ｂ）はデータ出力タイ
ミングをシフトさせるためにシフト回路８，９のシフト
量を入力データＤinの２クロックに設定した場合の各タ
イムチャートを示している。
同図（ａ）の場合は既に説明した第６図（ａ）の場合と
同一であり、例えばライトアドレスリセット信号ＷＲ′
の立下り部分によってライトアドレスポインタ４がリセ
ットされ、データＢ１（ライトアドレス０），Ｂ２，…
…，Ｂｍ（ライトアドレスm-1 ）の書込みが開始される
と、同時入力のリードアドレスリセット信号ＲＲ′の立
下り部分によってリードアドレスポインタ５がリセット
され、前に書込まれたデータＡ１（リードアドレス
０），Ａ２，……，Ａｍ（リードアドレスm-1 ）の読み
出しが開始され、この読み出しが２サイクル完了すると
書込サイクルを完了し、次いで同時入力される両リセッ
ト信号ＷＲ′ＲＲ′により次のデータＣ１，Ｃ２，…
…，Ｃｍの書込みと先程書込まれたデータＢ１，Ｂ２，
……，Ｂｍの読み出しとが開始されるというように動作
が繰り返されて行く。
同一であり、例えばライトアドレスリセット信号ＷＲ′
の立下り部分によってライトアドレスポインタ４がリセ
ットされ、データＢ１（ライトアドレス０），Ｂ２，…
…，Ｂｍ（ライトアドレスm-1 ）の書込みが開始される
と、同時入力のリードアドレスリセット信号ＲＲ′の立
下り部分によってリードアドレスポインタ５がリセット
され、前に書込まれたデータＡ１（リードアドレス
０），Ａ２，……，Ａｍ（リードアドレスm-1 ）の読み
出しが開始され、この読み出しが２サイクル完了すると
書込サイクルを完了し、次いで同時入力される両リセッ
ト信号ＷＲ′ＲＲ′により次のデータＣ１，Ｃ２，…
…，Ｃｍの書込みと先程書込まれたデータＢ１，Ｂ２，
……，Ｂｍの読み出しとが開始されるというように動作
が繰り返されて行く。
同図（ｂ）のタイムチャートは、上記（ａ）の場合に対
し、リードアドレスリセット信号ＲＲ′を入力データＤ
inの２クローク（つまり出力データＤout の４クロッ
ク）だけシフトした場合を示している。この場合、前述
のようにライトアドレスリセット信号ＷＲ′もリードア
ドレスリセット信号ＲＲ′と同量だけシフトされ、両リ
セット信号ＷＲ′，ＲＲ′のタイミングの一致が保持さ
れる。このタイミングチャートにおいて、例えば左端の
ライトアドレスリセット信号ＷＲ′の入力時点に着目す
ると、この時点から開始される書込サイクルは同図
（ａ）の場合より２データ前のデータＡm-1 から開始さ
れることがわかる。従って、その前の書込サイクルでは
データＡm-1 の前のデータＺm-1 （ライトアドレス
０），Ｚｍ，Ａ１，Ａ２，……，Ａm-2 （ライトアドレ
スm-1 ）が書き込まれていることになるから、左端のリ
ードアドレスリセット信号ＲＲ′により開始される読み
出しサイクルでは、データＺm-1 （リードアドレス０）
から読み出しが開始される。この最初のデータＺm-1 を
読み出し時点は同図（ａ）の場合における最初のデータ
Ａ１の読み出し時点より、リセット信号ＷＲ′ＲＲ′の
シフト量つまり出力データＤout の４クロック分だけ先
行した時点にある。従って、データＺm-1 より２クロッ
ク後に読み出されるデータＡ１は、同図（ａ）の場合に
おける同データＡ１の読み出し時点より出力データの２
クロック分だけ先行することになる。これと同じことが
他の全てのデータについても言える。即ち、リセット信
号ＷＲ′，ＲＲ′を入力データＤinの２クロック分だけ
シフトしたことにより、入力データの１クロック分のシ
フト量がデータ出力タイミングに生じる。一般的に言え
ば、リセット信号ＷＲ′，ＲＲ′のシフト量に出力デー
タの入力データに対するレート比（この例で２）を乗じ
た値からシフト量を減じた値、つまり、入出力データレ
ート比から１を減じた値にシフト量を乗じた値に相当す
るシフト量がデータ出力タイミングに生じることにな
る。その場合、リセット信号ＷＲ′，ＲＲ′のシフトは
入力データの１クロック単位で行うことができるため、
これに上記入出力レート比から１を減じた値に乗じた値
つまり出力データの１クロックがデータ出力タイミング
のシフト量の可変単位ということになる。
し、リードアドレスリセット信号ＲＲ′を入力データＤ
inの２クローク（つまり出力データＤout の４クロッ
ク）だけシフトした場合を示している。この場合、前述
のようにライトアドレスリセット信号ＷＲ′もリードア
ドレスリセット信号ＲＲ′と同量だけシフトされ、両リ
セット信号ＷＲ′，ＲＲ′のタイミングの一致が保持さ
れる。このタイミングチャートにおいて、例えば左端の
ライトアドレスリセット信号ＷＲ′の入力時点に着目す
ると、この時点から開始される書込サイクルは同図
（ａ）の場合より２データ前のデータＡm-1 から開始さ
れることがわかる。従って、その前の書込サイクルでは
データＡm-1 の前のデータＺm-1 （ライトアドレス
０），Ｚｍ，Ａ１，Ａ２，……，Ａm-2 （ライトアドレ
スm-1 ）が書き込まれていることになるから、左端のリ
ードアドレスリセット信号ＲＲ′により開始される読み
出しサイクルでは、データＺm-1 （リードアドレス０）
から読み出しが開始される。この最初のデータＺm-1 を
読み出し時点は同図（ａ）の場合における最初のデータ
Ａ１の読み出し時点より、リセット信号ＷＲ′ＲＲ′の
シフト量つまり出力データＤout の４クロック分だけ先
行した時点にある。従って、データＺm-1 より２クロッ
ク後に読み出されるデータＡ１は、同図（ａ）の場合に
おける同データＡ１の読み出し時点より出力データの２
クロック分だけ先行することになる。これと同じことが
他の全てのデータについても言える。即ち、リセット信
号ＷＲ′，ＲＲ′を入力データＤinの２クロック分だけ
シフトしたことにより、入力データの１クロック分のシ
フト量がデータ出力タイミングに生じる。一般的に言え
ば、リセット信号ＷＲ′，ＲＲ′のシフト量に出力デー
タの入力データに対するレート比（この例で２）を乗じ
た値からシフト量を減じた値、つまり、入出力データレ
ート比から１を減じた値にシフト量を乗じた値に相当す
るシフト量がデータ出力タイミングに生じることにな
る。その場合、リセット信号ＷＲ′，ＲＲ′のシフトは
入力データの１クロック単位で行うことができるため、
これに上記入出力レート比から１を減じた値に乗じた値
つまり出力データの１クロックがデータ出力タイミング
のシフト量の可変単位ということになる。
左端のライトアドレスリセット信号ＷＲ′により開始さ
れたデータＡm-1 より始まり書込サイクルは、データＡ
m-1 （ライトアドレス０），Ａｍ（ライトアドレス
１），Ｂ１（ライトアドレス２），Ｂ２（ライトアドレ
ス３），…と進んで行くデータＢm-2 （ライトアドレス
m-1 ）の書込みで完了する。この間に、前の書込サイク
ルで書き込まれたデータＺm-1 （リートアドレス０），
Ｚｍ（リードアドレス１），Ａ１（リードアドレス
２），Ａ２（リードアドレス３），…，Ａm-2 （リード
アドレスm-1 ）に対する読み出しサイクルが２回行われ
る。この２回の読み出しサイクルの完了により、次のラ
イトアドレスリセット信号ＷＲ′およびリードアドレス
リセット信号ＲＲ′が同時入力され、次の書込サイクル
および読み出しサイクルが開始される。
れたデータＡm-1 より始まり書込サイクルは、データＡ
m-1 （ライトアドレス０），Ａｍ（ライトアドレス
１），Ｂ１（ライトアドレス２），Ｂ２（ライトアドレ
ス３），…と進んで行くデータＢm-2 （ライトアドレス
m-1 ）の書込みで完了する。この間に、前の書込サイク
ルで書き込まれたデータＺm-1 （リートアドレス０），
Ｚｍ（リードアドレス１），Ａ１（リードアドレス
２），Ａ２（リードアドレス３），…，Ａm-2 （リード
アドレスm-1 ）に対する読み出しサイクルが２回行われ
る。この２回の読み出しサイクルの完了により、次のラ
イトアドレスリセット信号ＷＲ′およびリードアドレス
リセット信号ＲＲ′が同時入力され、次の書込サイクル
および読み出しサイクルが開始される。
出力データＤout は、…，Ｚm-1 ，Ｚｍ，Ａ１，Ａ２，
…，Ａm-2 、Ｚm-1 ，Ｚｍ，Ａ１，Ａ２，…，Ａm-2 ，
Ａm-1 ，Ａｍ，Ｂ１，Ｂ２，Ｂ３，…となり、従来、デ
ータが欠けた部分（第６図の最初の“××”部）に、前
後のデータとは非連続なデータＺm-1 ，Ｚｍが挿入され
ている。画像データの場合、隣接する走査線の画像情報
は通常相関度が高く、値が近似しているので、Ａm-1 ，
Ａｍの代わりにＺm-1 ，Ｚｍが挿入されても特に不具合
はない。不定のデータがノイズとして部分的に加わる従
来よりＳ／Ｎは改善される。
…，Ａm-2 、Ｚm-1 ，Ｚｍ，Ａ１，Ａ２，…，Ａm-2 ，
Ａm-1 ，Ａｍ，Ｂ１，Ｂ２，Ｂ３，…となり、従来、デ
ータが欠けた部分（第６図の最初の“××”部）に、前
後のデータとは非連続なデータＺm-1 ，Ｚｍが挿入され
ている。画像データの場合、隣接する走査線の画像情報
は通常相関度が高く、値が近似しているので、Ａm-1 ，
Ａｍの代わりにＺm-1 ，Ｚｍが挿入されても特に不具合
はない。不定のデータがノイズとして部分的に加わる従
来よりＳ／Ｎは改善される。
このようにして、入力データＤinはその入力された順序
に従って読み出されて出力データＤout となって行くの
で、出力データＤout の一部が従来のように欠けてしま
うことは無い。
に従って読み出されて出力データＤout となって行くの
で、出力データＤout の一部が従来のように欠けてしま
うことは無い。
尚、上記実施例では出力データレートが入力データレー
トの２倍の場合を例に説明したが、２倍を越える倍率の
場合にも本発明が適用できることは勿論である。
トの２倍の場合を例に説明したが、２倍を越える倍率の
場合にも本発明が適用できることは勿論である。
以上説明したように本発明によれば、入出力データレー
トの異なるラインメモリにおいて、リードアドレスのリ
セットタイミングをシフトした場合、ライトアドレスの
リセットタイミングも同様にシフトして両タイミングを
一致させることができるように構成したので、出力デー
タの一部を欠くことなくデータ出力タイミングをシフト
することができ、かつそのシフト量を入出力データレー
ト比から１を減じた値に相当する出力データのクロック
数単位で設定することが可能となった。
トの異なるラインメモリにおいて、リードアドレスのリ
セットタイミングをシフトした場合、ライトアドレスの
リセットタイミングも同様にシフトして両タイミングを
一致させることができるように構成したので、出力デー
タの一部を欠くことなくデータ出力タイミングをシフト
することができ、かつそのシフト量を入出力データレー
ト比から１を減じた値に相当する出力データのクロック
数単位で設定することが可能となった。
第１図は本発明に係る倍密度走査用ラインメモリの一実
施例を示すブロック図、第２図は第１図の実施例の作動
を示すタイムチャート、第３図はシフト回路の一例を示
す回路図、第４図は第３図の作動を示すタイムチャー
ト、第５図は倍密度走査用ラインメモリの従来例を示す
ブロック図、第６図は第５図の従来例の作動を示すタイ
ムチャートである。 １……メモリセル、２……入力バッファ、３……１：ｎ
シリアル・パラレル変換回路、４……ライトアドレスポ
インタ、５……リードアドレスポインタ、６……ｎ：１
パラレル・シリアル変換回路、７……出力バッファ、
８，９……シフト回路、１０……Ｄ型フリップフロッ
プ、１１……セレクタ、１２……セレクトスイッチ。
施例を示すブロック図、第２図は第１図の実施例の作動
を示すタイムチャート、第３図はシフト回路の一例を示
す回路図、第４図は第３図の作動を示すタイムチャー
ト、第５図は倍密度走査用ラインメモリの従来例を示す
ブロック図、第６図は第５図の従来例の作動を示すタイ
ムチャートである。 １……メモリセル、２……入力バッファ、３……１：ｎ
シリアル・パラレル変換回路、４……ライトアドレスポ
インタ、５……リードアドレスポインタ、６……ｎ：１
パラレル・シリアル変換回路、７……出力バッファ、
８，９……シフト回路、１０……Ｄ型フリップフロッ
プ、１１……セレクタ、１２……セレクトスイッチ。
Claims (1)
- 【請求項１】所定量の画像データを記憶し得る２つの記
憶領域を備えるメモリセルと、 供給される一連の画像データを、画像データの前記所定
量毎に前記２つの記憶領域に交互に書込む書込手段と、 前記２つの記憶領域のうち非書込中の領域から書込みの
Ｎ（自然数）倍の速さで前記所定量の画像データをＮ回
繰り返して読み出す読出手段と、 を有する倍密度走査用ラインメモリであって、 前記画像データの書込アドレスをシフトさせる書込シフ
ト手段と、 前記画像データの読出アドレスをシフトさせる読出シフ
ト手段と、 前記書込シフト手段及び前記読出シフト手段の各シフト
量を同量に設定するシフト量設定手段と、 を備えることを特徴とする倍密度走査用ラインメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141979A JPH0642196B2 (ja) | 1988-06-09 | 1988-06-09 | 倍密度走査用ラインメモリ |
| US07/363,276 US4945518A (en) | 1988-06-09 | 1989-06-08 | Line memory for speed conversion |
| KR1019890007942A KR920003754B1 (ko) | 1988-06-09 | 1989-06-09 | 속도변환용 라인메모리 |
| EP89110481A EP0345807B1 (en) | 1988-06-09 | 1989-06-09 | Line memory for speed conversion |
| DE68925307T DE68925307T2 (de) | 1988-06-09 | 1989-06-09 | Zeilenspeicher für Geschwindigkeitsumwandlung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141979A JPH0642196B2 (ja) | 1988-06-09 | 1988-06-09 | 倍密度走査用ラインメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01310433A JPH01310433A (ja) | 1989-12-14 |
| JPH0642196B2 true JPH0642196B2 (ja) | 1994-06-01 |
Family
ID=15304574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141979A Expired - Fee Related JPH0642196B2 (ja) | 1988-06-09 | 1988-06-09 | 倍密度走査用ラインメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4945518A (ja) |
| EP (1) | EP0345807B1 (ja) |
| JP (1) | JPH0642196B2 (ja) |
| KR (1) | KR920003754B1 (ja) |
| DE (1) | DE68925307T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5086388A (en) * | 1988-03-18 | 1992-02-04 | Hitachi Maxell, Ltd. | Semiconductor serial/parallel-parallel/serial file memory and storage system |
| US5167020A (en) * | 1989-05-25 | 1992-11-24 | The Boeing Company | Serial data transmitter with dual buffers operating separately and having scan and self test modes |
| JPH04188243A (ja) * | 1990-11-21 | 1992-07-06 | Nippon Steel Corp | 記憶装置 |
| JP2999845B2 (ja) * | 1991-04-25 | 2000-01-17 | 沖電気工業株式会社 | シリアルアクセスメモリの倍速コントロール方式 |
| JPH05198163A (ja) * | 1991-10-08 | 1993-08-06 | Mitsubishi Denki Eng Kk | 半導体記憶装置におけるアドレスポインタ |
| GB9208493D0 (en) * | 1992-04-16 | 1992-06-03 | Thomson Consumer Electronics | Dual port video memory |
| JPH06274528A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | ベクトル演算処理装置 |
| JP4018159B2 (ja) * | 1993-06-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JPH0784870A (ja) * | 1993-06-30 | 1995-03-31 | Sanyo Electric Co Ltd | 記憶回路 |
| US5508967A (en) * | 1993-08-09 | 1996-04-16 | Matsushita Electric Industrial Co., Ltd. | Line memory |
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| US5621337A (en) * | 1995-08-30 | 1997-04-15 | National Semiconductor Corporation | Iterative logic circuit |
| JP3789173B2 (ja) * | 1996-07-22 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置のアクセス方法 |
| KR100602399B1 (ko) * | 1998-02-16 | 2006-07-20 | 소니 가부시끼 가이샤 | 메모리 장치 및 방법 |
| JP2000315147A (ja) * | 1999-04-30 | 2000-11-14 | Oki Electric Ind Co Ltd | データ速度変換回路 |
| JP2001195899A (ja) | 2000-01-06 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100372247B1 (ko) * | 2000-05-22 | 2003-02-17 | 삼성전자주식회사 | 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 |
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| KR20040022102A (ko) * | 2002-09-06 | 2004-03-11 | 위니아만도 주식회사 | 김치저장고의 표시장치 |
| KR102681179B1 (ko) * | 2017-01-23 | 2024-07-04 | 에스케이하이닉스 주식회사 | 메모리 모듈 |
Family Cites Families (7)
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|---|---|---|---|---|
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| US4287577A (en) * | 1979-09-27 | 1981-09-01 | Communications Satellite Corporation | Interleaved TDMA terrestrial interface buffer |
| JPH0638649B2 (ja) * | 1985-03-13 | 1994-05-18 | 株式会社日立製作所 | ２画面表示機能付高画質テレビジヨン受信機 |
| JPH07113821B2 (ja) * | 1986-04-21 | 1995-12-06 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
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| JPH083956B2 (ja) * | 1986-09-18 | 1996-01-17 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| DE3786539T2 (de) * | 1986-12-19 | 1993-10-28 | Fujitsu Ltd | Halbleiterspeicher mit Doppelzugriffseinrichtung zur Realisierung eines Lesebetriebs mit hoher Geschwindigkeit. |
-
1988
- 1988-06-09 JP JP63141979A patent/JPH0642196B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-08 US US07/363,276 patent/US4945518A/en not_active Expired - Lifetime
- 1989-06-09 KR KR1019890007942A patent/KR920003754B1/ko not_active IP Right Cessation
- 1989-06-09 EP EP89110481A patent/EP0345807B1/en not_active Expired - Lifetime
- 1989-06-09 DE DE68925307T patent/DE68925307T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH01310433A (ja) | 1989-12-14 |
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