JP3789173B2 - 半導体記憶装置及び半導体記憶装置のアクセス方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置のアクセス方法に係り、特に外部クロックに同期して動作する半導体記憶装置及び半導体記憶装置のアクセス方法に関する。
【０００２】
【従来の技術】
近年、中央処理装置（ＣＰＵ）の高速化にダイナミック・ランダム・アクセス（ＤＲＡＭ）も対応するために、外部システムクロックに同期したＤＲＡＭ、すなわちＳＤＲＡＭ（シンクロナスＤＲＡＭ）と呼ばれるＤＲＡＭが登場してきた。
【０００３】
このＳＤＲＡＭとは、外部クロック（ＣＬＫ）の立ち上がりエッジで各ピンに印加されたアドレスやコマンドをラッチし、更に外部クロックに同期して内部動作するＤＲＡＭのことを指す。非同期式の汎用ＤＲＡＭとの比較で、簡単な動作説明を行うと、ＳＤＲＡＭでは外部クロックＣＬＫのクロックエッジでアクティブコマンドが与えられる。これは汎用ＤＲＡＭで／ＲＡＳ（ロウアドレスストローブ）をハイレベルからローレベルにすることに相当する。すなわち、アクティブコマンドによりアドレスピンに印加されたロウアドレスに対応するワード線が選択される。逆に、ＳＤＲＡＭでは外部クロックＣＬＫのクロックエッジで、プリチャージコマンドが与えられたときは、汎用ＤＲＡＭで／ＲＡＳをローレベルからハイレベルにすることに相当し、これによりメモリセルにデータがリストアされ、選択されていたワード線が非選択になり、各部の節点がプリチャージされる。
【０００４】
ＳＤＲＡＭの動作モードの１つとして、ＣＡＳ（カラムアドレスストローブ）レイテンシがあり、これはリードコマンドから最初のデータが出力してラッチできるまでのクロック数で定義される。連続するアドレスの読み出しや書き込みはバーストと呼ばれるが、連続するアドレスを発生する回路をバーストカウンタと呼ぶ。
【０００５】
ＳＤＲＡＭでは、外部クロックＣＬＫに同期して、如何に高速に連続するアドレスの読み出しや書き込みができるか、つまり如何に外部クロックＣＬＫの周波数を高められるかが性能アップのために重要である。動作周波数を上げる方法として、２ビットプリフェッチ方式と呼ばれるものがあり、偶数アドレスのメモリセルアレイ（ＥＶＥＮ）を奇数アドレスのメモリセルアレイ（ＯＤＤ）の２つのセルアレイを用意し、セルへのアクセスは連続するアドレスの２ビットずつ同時にし、外部入出力ピンとのアクセスはシリアルに行うことで、動作周波数を上げる方式がある。
【０００６】
図６は従来の２ビットプリフェッチ方式の半導体記憶装置の一例の回路構成図を示す。同図において、この半導体記憶装置は、カラムアドレス入力バッファ６０１、カラムアドレスバッファ及びバーストカウンタ６０２、偶数アドレスメモリセルアレイ６０３、奇数アドレスメモリセルアレイ６０８、カラムデコーダ（ＣＤＥＣ）６０４及び６０７、カラムプリデコーダ（ＣＰＤＥＣ）６０５及び６０６、ＰＹＥ信号発生回路６０９、メモリセル６１０及び６１２、センスアンプ（ＳＡ）６１１及び６１３、ライトアンプ（ＷＡ）６１４及び６１６、データアンプ（ＤＡ）６１５及び６１７、データインバッファ（ＤＩＮ）６１８、データラッチとセレクタ６１９、データアウトバッファ（ＤＯＵＴ）６２０、第１の信号発生回路６２１、第２の信号発生回路６２２などから構成されている。
【０００７】
また、メモリセルアレイ６０３及び６０８内のＱＮ６０１〜ＱＮ６０４はＮチャンネルトランジスタである。第１の信号発生回路６２１は内部クロック信号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ発生する回路で、図７にその詳細回路図を示す。第２の信号発生回路６２２は、これらの内部クロック信号ＩＣＬＫＷ及びＩＣＬＫＲに基づいて、信号ＷＯ、ＷＡＥ及びＤＥをそれぞれ発生する回路で、図８にその詳細回路図を示す。また、カラムプリデコーダ６０５（６０６）とＰＹＥ信号発生回路６０９の一例の詳細回路図を図９に、データインバッファ６１８の詳細回路図を図１０に、データラッチとセレクタ６１９及びデータアウトバッファ６２０の詳細回路図を図１１にそれぞれ示す。
【０００８】
第１の信号発生回路６２１は図７に示すように、内部クロック信号ＩＣＬＫが入力されて信号Ｎ７０２を出力する直列接続された反転回路ＩＮＶ７０１及び７０２と、４入力のＮＡＮＤ回路ＮＡ７０１と、ＮＡ７０１の出力信号Ｎ７０３の極性を反転して信号ＩＣＬＫＷを出力する反転回路ＩＮＶ７０３と、内部クロック信号が入力されて信号Ｎ７０５を出力する直列接続された反転回路ＩＮＶ７０４及び７０５と、反転回路ＩＮＶ７０６及びＩＮＶ７０７と、４入力ＮＡＮＤ回路ＮＡ７０２と、ＮＡ７０２の出力信号Ｎ７０８を極性反転して信号ＩＣＬＫＲを出力する反転回路ＩＮＶ７０８とから構成されている。
【０００９】
また、第２の信号発生回路６２２は図８に示すように、クロック信号ＩＣＬＫＷが入力され、信号Ｗ０を出力する反転回路ＩＮＶ８０１〜８１３及びＮＡＮＤ回路ＮＡ８０１〜ＮＡ８０３からなる回路部と、ＮＡＮＤ回路ＮＡ８０３の出力信号Ｎ８１４と反転回路ＩＮＶ８１３の出力信号Ｗ０が入力されるＮＡＮＤ回路ＮＡ８０４と、このＮＡＮＤ回路８０４の出力信号Ｎ８１６を極性反転してライトアンプ活性化信号ＷＡＥを出力する反転回路ＩＮＶ８１４と、クロック信号ＩＣＬＫＲが入力され、信号ＤＥを出力する反転回路ＩＮＶ８１５〜８３１及びＮＡＮＤ回路ＮＡ８０５〜ＮＡ８０７からなる回路部とから構成されている。
【００１０】
カラムプリデコーダ６０５（６０６）とＰＹＥ信号発生回路６０９は図９に示すように、クロック信号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ入力信号として受け、信号Ｎ９０１を出力するＮＯＲ回路ＮＯ９０１と、信号Ｎ９０１を入力信号として受け、信号Ｎ９１４を出力する反転回路ＩＮＶ９０１〜９１０及びＮＡＮＤ回路ＮＡ９０１〜ＮＡ９０３と、信号９１４から信号ＰＹＥを出力する直列接続された反転回路ＩＮＶ９１１及び９１２とから構成されている。また、カラムプリデコーダ６０５（６０９）は上記の信号ＰＹＥと信号ＹＡ３Ｎ及びＹＡ４Ｎに基づいて、カラムアドレスＰＹＡ３Ｎ４Ｎ、ＰＹＡ３Ｔ４Ｎ、ＰＹＡ３Ｎ４Ｔ及びＰＹＡ３Ｔ４Ｔをそれぞれ出力する反転回路ＩＮＶ９１３〜ＩＮＶ９１８及び３入力ＮＡＮＤ回路ＮＡ９０４〜ＮＡ９０７から構成されている。
【００１１】
また、データインバッファ６１８は図１０に示すように、内部クロック信号ＩＣＬＫと外部データ信号ＤＱと信号ＳＷＷ及びＰＦＥＮを入力信号として受け、レシーバＡ０１、反転回路ＩＮＶＡ０１〜ＩＮＶＡ１８、トランスファゲートＴＧＡ０１〜ＴＧＡ０８、ＮＡＮＤ回路ＮＡＡ０１〜ＮＡＡ０２、データラッチ及びドライバＡ０２とＡ０３とから構成され、信号ＲＷＢＳＴ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を出力する。
【００１２】
更に、データラッチとセレクタ６１９は図１１に示すように、信号ＤＬＡ及びＳＷＲと信号ＲＷＢＳＴ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を入力信号として受け、反転回路ＩＮＶＢ０１〜ＩＮＶＢ１０とトランスファゲートＴＧＢ０１〜ＴＧＢ０８からなる構成により、信号ＯＵＴＴとＯＵＴＮを出力する。また、データアウトバッファ６２０は、図１１に示すように、上記の信号ＯＵＴＴ及びＯＵＴＮと信号ＯＥを入力信号として受け、ＮＡＮＤ回路ＮＡＢ０１、ＮＡＢ０２、反転回路ＩＮＶＢ０１、ＩＮＶＢ０２及びＮチャンネルトランジスタＮＢ０１及びＮＢ０２から構成され、データ信号ＤＱを出力する。
【００１３】
次に、図１２のタイミングチャートを参照して動作説明する。簡単のため、ＣＡＳレイテンシ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４のときについて説明する。まず、ライトサイクルから説明するに、このときは外部クロック信号ＣＬＫに対してライトコマンドが入力されると、書き込み動作が始まり、同時にそのときの外部アドレス（この場合、Ａａ０の偶数アドレス）が取り込まれ、バーストの最初のアドレスが決まり、更に最初の書き込みアドレスであるＡａ０用の書き込みデータもＤＱピンから取り込まれる。書き込み動作時はＷＢＳＴ信号がローレベルからハイレベルとなり、バースト動作状態であることを示すＰＥＮ信号もローレベルからハイレベルとなる。
【００１４】
一方、プリフェッチ方法の場合、書き込み、読み出し動作は、ある最初のアドレスと連続する２つのアドレスに対して、同時に行われる。従って、書き込み動作は連続する２つのアドレスに対する２つの書き込みデータを取り込んだ後でなければ、実際の書き込み動作は始まらない。この場合のＡａ０とそれに連続するＡａ１のアドレスの書き込みデータの取り込みは、図６及び図１０のデータインバッファ６１８で行われる。偶数（ＥＶＥＮ）アドレスか奇数（ＯＤＤ）アドレスでスタートするかでＳＷＷ信号の状態が決まる。つまり、最初に取り込んだデータをどちらに使うかが決まる。この場合、偶数アドレスなので、ＳＷＷ信号はハイレベルとなる。
【００１５】
また、外部クロック信号ＣＬＫによる毎回のデータ信号ＤＱの取り込みは、内部クロック信号ＩＣＬＫに同期して行われ、最初のデータ信号ＤＱの取り込みを図１０に示したＩＮＶＡ１２とＩＮＶＡ１３で作られたフリップフロップにラッチさせ、その次はＩＮＶＡ１６とＩＮＶＡ１７で作られたフリップフロップにラッチさせる。このラッチは、バーストスタート時に必ずＰＦＥＮ信号をローレベルにすることで行われる。
【００１６】
ＰＦＥＮ信号は、バースト動作中は外部クロック信号ＣＬＫがローレベルからハイレベルになる度に、内部クロック信号ＩＣＬＫにより状態を変化するように動く。従って、書き込み動作はバースト動作をスタートした次のクロックサイクル（Ｃ２サイクル）から始まり、２クロックおきに連続する２つのアドレスに対して同時に書き込み動作が行われる。
【００１７】
図１２では２番目の外部クロック信号ＣＬＫによりＰＦＥＮ信号がローレベルからハイレベルになり、ＷＢＳＴ信号とＰＥＮ信号もハイレベルになっているので、内部クロック信号ＩＣＬＫがローレベルからハイレベルのワンショット信号となる。これにより、内部のバーストスタートアドレスが発生され、図９の回路図よりＰＹＥ信号がローレベルからハイレベルのワンショット幅の長い信号となり、連続する２つのアドレス（ＥＶＥＮ／ＯＤＤ）に対するプリデコード信号が発生され、これにより奇数と偶数の２つのＣＳＬ（カラムセレクトライン）信号もローレベルからハイレベルのワンショットパルスとなる。
【００１８】
これと同時に、図８に示した第１の信号発生回路により、Ｗ０信号とライトアンプ活性化信号ＷＡＥもローレベルからハイレベルのワンショットパルスとなる。Ｗ０信号により図１０に示したデータインバッファ６１８が偶数／奇数両方のＲＷＢＳＴ／Ｎを駆動し、ライトアンプ活性化信号ＷＡＥによりライトアンプ６１４、６１６を動作させ、ＩＯＴ／Ｎを使って、空いている２つのＣＳＬ（偶数／奇数）を通して２つのセンスアンプ６１１及び６１２に同時に書き込まれる。よって、ＤＬＴ／Ｎを通じて２のメモリセルにデータが書き込まれる。
【００１９】
書き込み動作は、ＣＳＬ信号がワンショットで空いている間に行われる。つまり、２つのＣＬＫサイクルの間、書き込み動作をしていることを意味する。次の連続する２つのアドレス（Ａａ２とＡａ３）に対する書き込みは、次にＰＦＥＮ信号がローレベルからハイレベルになる時、つまり、図１２でのサイクルＣ４の時に内部クロック信号ＩＣＬＫがワンショットとなり行われる。前記と同様に、２つの連続する内部アドレス（Ａａ２とＡａ３）が発生され、ＰＹＥ、Ｗ０、ＷＡＥの各信号がローレベルからハイレベルのワンショットになることにより行われる。前記のアドレス（Ａａ０とＡａ１）の時と同様に、２つのＣＬＫサイクルを使って行われる。
【００２０】
以上説明したように、２ビットプリフェッチ方式を使った書き込み動作は、この例では、２つの書き込みデータを取り込んだ後、内部アドレスを発生するため、ＣＳＬ信号の立ち上がりが読み出し動作に対し１ＣＬＫサイクル分遅れ、実際の書き込み動作も１ＣＬＫサイクル分遅れる。従って、バースト長が「４」の場合、バーストの書き込み動作を続けて行うときは、４つのＣＬＫサイクルを入れた後、続けて次のアドレス群に対するライトコマンドを入れることはできるが、バーストの書き込み動作の後、すぐにリードコマンドを入れることはできない。つまり、１ＣＬＫサイクルあけた後、読み出し動作のコマンドを入れなければならない。
【００２１】
これは、読み出し動作はリードコマンドが入力されると、同時に読み出しに対応するアドレスが入力され、内部にそれに対する偶数／奇数アドレスが発生し、２つのＣＳＬ信号が立ち上がるため、書き込み時より１ＣＬＫサイクル分早いので、書き込み時の立ち上がりが遅いＣＳＬと重なる可能性があるためである。
【００２２】
図１２のリードコマンドを入れた外部クロック信号ＩＣＬＫのサイクルＣ６は、この状況を表している。次に、この後の読み出し動作について説明する。リードコマンドが入力されると、図１２に示すように、ＷＢＳＴ信号はローレベル、ＰＥＮ信号はハイレベルに変化する。従って、図７に示した第１の信号発生回路６２１が出力する内部クロック信号ＩＣＬＫＲは、図１２に示すようにローレベルからハイレベルのワンショットパルスとなり、ライト時と同様にＰＹＥ信号が比較的長いワンショットパルスとなる。
【００２３】
これにより、内部プリデコードアドレスが発生され、連続する２つのアドレス（この場合、Ａｂ０とＡｂ１）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）が図１２に示すようにローレベルからハイレベルとなる。従って、偶数と奇数アドレスのメモリセルのデータがＤＬＴ／ＮからＩＯＴ／Ｎを通って、図６のデータアンプ（ＤＡ）６１５、６１７に送られる。
【００２４】
一方、内部クロック信号ＩＣＬＫＲのワンショットにより、図８に示した第２の信号発生回路６２２により発生されるデータアンプイネーブル（ＤＥ）信号も図１２に示すように、ローレベルからハイレベルとなり、ＤＡ６１５、６１７を動作状態とするから、先のＩＯＴ／Ｎを通って入力されるＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）が増幅されてＲＷＢＳＴ／Ｎ（Ｅ）とＲＷＢＳＴ／Ｎ（Ｏ）を駆動する。
【００２５】
従って、連続する２つのアドレスＡｂ０とＡｂ１のデータが同時に図１２に示すように、ＲＷＢＳＴ／Ｎ（Ｅ）とＲＷＢＳＴ／Ｎ（Ｏ）に伝わり、これより図１１に示した回路構成のデータラッチとセレクタ６１９へ供給され、その後信号ＤＬＡが図１２に示すようにワンショットパルスとなることにより、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリップフロップにラッチされる。
【００２６】
この場合、ＣＡＳレイテンシ（ＣＬＴ）＝３なので、リードコマンドを入力した外部クロック信号ＣＬＫから３つ目のＣＬＫがローレベルからハイレベル（図１２のＣ８サイクル）になると、ＳＷＲ信号がローレベルとなり、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５にラッチされていた最初のアドレスＡｂ０（偶数）のデータをＯＵＴＴ／Ｎへ出力し、更に出力イネーブル（ＯＥ）信号がローレベルからハイレベルに変化することによりデータアウトバッファ６２０を通してＤＱピンから外部へ出力される。
【００２７】
次のクロックＣＬＫ（図１２のＣ９サイクル）でＳＷＲ信号がハイレベルとなり、図１１の反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９にラッチされていた次のアドレスＡｂ１（奇数）のデータがＯＵＴＴ／Ｎへ出力され、更にデータアウトバッファ６２０を通してＤＱピンから外部へ出力される。以下、上記と同様にして、アドレスＡｂ２、Ａｂ３のデータが順次外部へ出力され、バースト長４の読み出し動作が完了する。
【００２８】
【発明が解決しようとする課題】
しかるに、この従来の半導体記憶装置は、図１２のタイミングチャートに示したように、書き込み時はライトコマンドが入力されてから２ビット分の書き込みデータが確定した後、つまり、２クロック目から内部アドレスを発生させ、連続する２つのアドレスに対するＣＳＬを選択した後、書き込み動作を行うため、読み出し時と比較してＣＳＬ信号を立ち上げるタイミングがリード／ライトコマンドから数えると１クロック分遅い。従って、従来の半導体記憶装置では、書き込み動作後のリードコマンドはバースト終了後１クロックあけた後入れる必要があった。
【００２９】
本発明は上記の点に鑑みなされたもので、２ビットプリフェッチ方式において書き込みバースト後の読み出しを１クロック遅らせることなくできる半導体記憶装置及び半導体記憶装置のアクセス方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は上記の目的を達成するため、外部クロック信号に同期して動作し、メモリセルへのアクセス時に偶数アドレス用と奇数アドレス用のカラムセレクトラインを同時に選択し、連続するアドレスの２ビットずつ同時に書き込みや読み出し動作し、外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式が可能な半導体記憶装置において、ライトコマンド又はリードコマンドが与えられてから、偶数アドレス用と奇数アドレス用のカラムセレクトラインが同時に選択されるまでの時間を、書き込み動作時と読み出し動作時とで同じにしたことを特徴とする。
【００３１】
このため、本発明は外部入力データをデータインバッファを介してライトアンプに供給し、更にカラムセレクトラインにより選択されたメモリセルにセンスアンプを通して書き込む書き込み動作時に、データインバッファからセンスアンプ及びメモリセルへの書き込み動作のみ外部クロック信号の１クロック周期分遅らせ、カラムセレクトラインの選択動作は遅らせないことを特徴とする。これにより、本発明では、実際の書き込み動作のみが１クロック周期分遅らさせ、書き込み動作から読み出し動作の切り換わりの際にリードコマンドの入力を１クロック周期遅らせる必要がなくなる。
【００３２】
本発明は上記の目的を達成するため、外部クロック信号に同期した、第１の内部クロック信号ＩＣＬＫと、書き込み状態か否かを示すＷＢＳＴ信号と、バースト動作状態であるか否かを示すＰＥＮ信号と、バースト動作状態時に第１の内部クロック信号ＩＣＬＫに同期して発生するＰＦＥＮ信号とを少なくとも発生する信号発生手段と、外部アドレスの保持手段と、偶数アドレスのメモリセルアレイと、奇数アドレスのメモリセルアレイと、外部入出力ピンを介して入力される外部入力データを保持した後偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する書き込みデータ入力手段と、偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータをラッチした後外部入出力ピンへ出力する読み出しデータ出力手段と、外部アドレスの保持手段により保持されたアドレスに基づきバースト状態時は連続する２つの内部アドレスと内部アドレスに対応したＣＳＬ信号を発生する内部アドレス生成手段と、内部アドレス生成手段により発生された内部アドレスによるＣＳＬ信号を、所定論理値のときに偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイの各カラムセレクトラインに別々に同時に供給させるためのＰＹＥ信号を発生するＰＹＥ信号発生回路とを備え、バースト状態時に偶数アドレスと奇数アドレスからなる連続する２つのアドレスの各メモリセルを同時にアクセスし、外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式による動作を行う半導体記憶装置において、少なくとも信号発生手段により発生された、第１の内部クロック信号ＩＣＬＫ、ＷＢＳＴ信号、ＰＥＮ信号及びＰＦＥＮ信号を入力として受け、入力ＰＥＮ信号がバースト状態を示す所定論理値のときは、第１の内部クロック信号ＩＣＬＫの立ち上がりに同期して入力ＷＢＳＴ信号が書き込み状態を示す所定論理値に変化したときに、入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを第１の内部クロック信号ＩＣＬＫの１クロック目で発生すると共に、第１の内部クロック信号ＩＣＬＫに同期してＩＣＬＫの周期の２倍の周期で第２の内部クロック信号ＩＣＬＫＡを少なくとも発生する信号発生回路を備え、この信号発生回路で発生された第２の内部クロック信号ＩＣＬＫＡにより、外部アドレスの保持手段により外部アドレスを取り込むと共に、ＰＹＥ信号発生回路からＰＥＮ信号を遅延 した所定論理値のＰＹＥ信号を発生させることを特徴とする。本発明では、２ビットプリフェッチ方式の動作時に、書き込み動作時のみ、入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを第１の内部クロック信号ＩＣＬＫの１クロック目で発生することにより書き込み動作をＩＣＬＫの１クロック周期分遅らせることができる。
【００３３】
また、本発明は上記の目的を達成するため、上記の信号発生回路を、更に入力ＰＦＥＮ信号が最初に所定論理値になった時に書き込みデータ入力手段を動作状態に制御するＷＯ信号及びＷＡＥ信号を発生する構成とし、その信号発生回路で発生された第２の内部クロック信号ＩＣＬＫＡにより、外部アドレスの保持手段により外部アドレスを取り込むと共に、ＰＹＥ信号発生回路からＰＥＮ信号を遅延した所定論理値のＰＹＥ信号を発生させ、ＷＯ信号及びＷＡＥ信号により第１の内部クロック信号ＩＣＬＫの２クロック目から書き込みデータ入力手段を動作状態に制御して偶数アドレスと奇数アドレスの各メモリセルアレイへの書き込み動作を開始することを特徴とする。
また、本発明は上記の目的を達成するため、上記の信号発生回路を、偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータを読み出しデータ出力手段に供給するためのイネーブル信号ＤＥを発生すると共に、第２の内部クロック信号ＩＣＬＫＡをワンショット信号として発生し、イネーブル信号ＤＥとＷＯ信号及びＷＡＥ信号はアクティブ期間と非アクティブ期間のうち、非アクティブ期間のみ第１の内部クロック信号に同期したワンショットパルスとして発生することを特徴とする。この発明では、書き込み動作時と読み出し動作時のそれぞれにおいて、アクティブ期間と非アクティブ期間のうち、非アクティブ期間のみワンショットパルスに制御するようにしたため、サイクルを伸ばすとアクティブ期間だけがのびていくようにできる。
更に、上記の目的を達成するため、本発明のアクセス方法は、外部クロック信号の第１のサイクル中にライトコマンドを入力するステップと、第１のサイクル中に外部アドレス信号を取り込むステップと、第１のサイクル中に第１の書き込みデータを取り込むステップと、外部クロック信号の第２のサイクル中に第２の書き込みデータを取り込むステップと、上記の外部アドレス信号に応答して、第２のサイクル中に偶数及び奇数アドレス用カラム選択信号を活性化し、偶数及び奇数アドレス用カラム選択信号の一方によってアクセス可能となるメモリセルに第１の書き込みデータを書き込み、かつ、偶数及び奇数アドレス用カラム選択信号の他方によってアクセス可能となるメモリセルに第２の書き込みデータを書き込むステップとを有することを特徴とする。
【００３４】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる半導体記憶装置の一実施の形態の回路構成図を示す。同図に示すように、この半導体記憶装置は、カラムアドレス入力バッファ１０１、カラムアドレスバッファ及びバーストカウンタ１０２、偶数アドレスメモリセルアレイ１０３、奇数アドレスメモリセルアレイ１０８、カラムデコーダ（ＣＤＥＣ）１０４及び１０７、カラムプリデコーダ（ＣＰＤＥＣ）１０５及び１０６、ＰＹＥ信号発生回路１０９、メモリセル１１０及び１１２、センスアンプ（ＳＡ）１１１及び１１３、ライトアンプ（ＷＡ）１１４及び１１６、データアンプ（ＤＡ）１１５及び１１７、データインバッファ（ＤＩＮ）１１８、データラッチとセレクタ１１９、データアウトバッファ（ＤＯＵＴ）１２０、信号発生回路１２１などから構成されている。
【００３５】
また、メモリセルアレイ１０３及び１０８内のＱＮ１０１〜ＱＮ１０４はＮチャンネルトランジスタである。この実施の形態は信号発生回路１２１の構成とカラムプリデコーダ１０５（１０６）とＰＹＥ信号発生回路１０９の構成に特徴があり、それ以外は図６に示した従来の半導体装置と同様である。図２は信号発生回路１２１の一例の詳細回路図、図３はＰＹＥ信号発生回路１０９の一例の詳細回路図を示す。データインバッファ（ＤＩＮ）１１８は従来と同様の図１０に示す回路構成であり、データラッチとセレクタ１１９、データアウトバッファ（ＤＯＵＴ）１２０は従来と同様の図１１に示す回路構成である。
【００３６】
信号発生回路１２１は、図２に示すように、内部クロック信号ＩＣＬＫが入力されて信号Ｎ２０２を出力する直列接続された反転回路ＩＮＶ２０１及び２０２と、信号ＰＦＥＮの極性を反転する反転回路ＩＮＶ２０３と、信号ＰＥＮ、Ｎ２０２及び反転回路ＩＮＶ２０３の出力信号Ｎ２０３が入力される３入力ＮＡＮＤ回路ＮＡ２０１と、ＮＡＮＤ回路ＮＡ２０１の出力信号Ｎ２０４を極性反転してクロック信号ＩＣＬＫＡを出力する反転回路ＩＮＶ２０４を有する。
【００３７】
また、信号発生回路１２１は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ２０８を出力する４段直列接続された反転回路ＩＮＶ２０５〜ＩＮＶ２０８と、信号Ｎ２０８及び信号ＰＦＥＮが入力されるＡＮＤ回路及びＮＯＲ回路ＮＡＮＯ２０１と、信号ＰＥＮ及び信号ＷＢＳＴが入力されて信号Ｎ２１２を出力するＮＡＮＤ回路ＮＡ２０６と、信号Ｎ２１２が入力されて信号Ｎ２１６を出力する４段直列接続された反転回路ＩＮＶ２１２〜ＩＮＶ２１５と、内部クロック信号ＩＣＬＫに基づいて信号Ｎ２２０を出力する反転回路ＩＮＶ２１６〜ＩＮＶ２１８及びトランスファゲートＴＧ２０１〜ＴＧ２０２と、信号Ｎ２１６及びＮ２２０に基づいて信号Ｎ２２２を出力するＮＯＲ回路ＮＯ２０１と、ＮＡＮＯ２０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥとを出力する反転回路ＩＮＶ２０９〜２１１及びＮＡＮＤ回路ＮＡ２０２を有する。
【００３８】
更に、信号発生回路１２１は、クロック信号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号ＷＢＳＴを入力信号として受け、データイネーブル信号ＤＥを出力する反転回路ＩＮＶ２１９〜ＩＮＶ２２４と、ＮＡＮＤ回路ＮＡ２０３〜ＮＡ２０５とからなる回路部を有する。
【００３９】
一方、ＰＹＥ信号発生回路１０９は図３に示すように、バースト期間ハイレベルのＰＥＮ信号を入力信号として受け、ＰＹＥ信号を出力する４段直列接続された反転回路ＩＮＶ３０１〜ＩＮＶ３０４とから構成されている。また、カラムプリデコーダ１０５（１０６）は図３に示すように、上記ＰＹＥ信号が３つの入力端子のうちの一の入力端子にそれぞれ入力され、他の二つの入力端子にカラムアドレスＹＡ３Ｎ、ＹＡ４Ｎが直接に又は反転回路ＩＮＶ３０５又は３０６を介して入力される３入力ＮＡＮＤ回路ＮＡ３０１〜３０４と、ＮＡＮＤ回路ＮＡ３０１〜３０４の各出力信号Ｎ３０６〜Ｎ３０９の極性を反転してカラムアドレスＰＹＡ３Ｎ４Ｎ〜ＰＹＡ３Ｔ４Ｔを出力する反転回路ＩＮＶ３０７〜ＩＮＶ３１０とから構成されている。
【００４０】
次に、この実施の形態の動作について、図４に示すタイミングチャートを併せ参照して説明する。ここでは、簡単のため、ＣＡＳレイテンシ（ＣＬＴ）が「３」、バースト長（ＢＬ）が「４」のときについて説明する。まず、ライトサイクルの動作について説明する。外部クロック信号ＣＬＫに同期してライトコマンドが入力されると、書き込み動作が開始され、同時にその時の外部アドレス（この場合Ａａ０（偶数アドレス）とする）が取り込まれ、バーストの最初のアドレスが決まり、最初の書き込みアドレスであるＡａ０用の書き込みデータをＤＱピンから取り込む。
【００４１】
すなわち、外部クロック信号ＣＬＫに同期してライトコマンドが図４にＣ１で示すサイクルでライトコマンドが入力されたものとすると、図４に示すようにＷＢＳＴ信号がローレベルからハイレベルに変化し、バースト動作状態であることを示すＰＥＮ信号もローレベルからハイレベルに変化する。このときＰＦＥＮ信号は図４に示すようにローレベルであり、ローレベルからバーストスタートとなる。ＰＥＮ信号がハイレベル、ＰＦＥＮ信号がローレベルになると、図２に示した信号発生回路１２１の反転回路ＩＮＶ２０４から外部クロック信号ＩＣＬＫに同期した、ハイレベルのワンショットパルスの内部クロック信号ＩＣＬＫＡが図４に示すように発生する。
【００４２】
図４にＡｉで示すようにカラムアドレス入力バッファ１０１に既に取り込まれていた外部アドレスＡａ０は、この内部クロック信号ＩＣＬＫＡでカラムアドレスバッファ及びバーストカウンタ１０２に図４にＹＡｉで示すように取り込まれる。ＰＥＮ信号がハイレベルになると、図３に示した反転回路ＩＮＶ３０１〜ＩＮＶ３０４による遅延時間経過後、ＰＹＥ信号も図４に示すようにローレベルからハイレベルに変化し、カラムデコーダ（ＣＤＥＣ）１０４及び１０７から出力される連続する２つのアドレスに対するＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）も図４に示すように変化する。この内部アドレスＹＡｉの発生からＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の立ち上がりまでは、書き込み動作時も後述の読み出し動作時も同じである。
【００４３】
一方、プリフェッチ方法なので、従来例と同様に実際のメモリセルへの書き込み動作は２つ目の書き込みデータを取り込んだ後、つまり、２クロック目の外部クロック信号ＣＬＫの立ち上がりから偶数アドレスと奇数アドレスの両方のＲＷＢＳＴ／Ｎの駆動からＩＯＴ／Ｎの駆動、センスアンプ、つまりメモリセルへの書き込みが開始される。これは図２に示した信号生成回路１２１において、内部クロック信号ＩＣＬＫによって制御されたトランスファゲートＴＧ２０１、ＴＧ２０２、反転回路ＩＮＶ２１７からなる回路部により、信号Ｗ０及び信号ＷＡＥの立ち上がりを図４に示すように１クロック周期遅らせることによる。
【００４４】
書き込み動作を２クロック目から行うのは、従来例と同じであるが、この実施の形態の場合、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がりが１クロック周期分早いので、従来例のようにＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がりを待つ必要がないので、２クロック目からの書き込み動作の開始を従来例に比較し、高速に行うことができるので、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がり及び切り換わり時間を読み出し動作と同様にすることができる。ここで、この場合のアドレスＡａ０とそれに連続するアドレスＡａ１のアドレス書き込みデータの取り込みは、従来例と同様に図１０のデータインバッファ１１８で行われる。
【００４５】
次の連続する２つのアドレス（Ａａ２とＡａ３）に対する書き込みは、最初と同様に、ＰＦＥＮ信号が図４のＣ４サイクルでハイレベルからローレベルとなり、内部クロック信号ＩＣＬＫＡのワンショットパルスが発生され、連続する２つのアドレス（Ａａ２とＡａ３）に対する内部アドレスに切り換わるので、それに対するＣＳＬ信号に切り換わる。この時ＣＳＬ信号は従来例のようなワンショット信号ではなく、図４にＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）で示すように連続的に切り換わっていく。
【００４６】
ＲＷＢＳＴ／Ｎ〜ＩＯＴ／Ｎ〜センスアンプ１１１、１１２への書き込みは、１クロック周期遅れて始まるが、図２の信号発生回路１２１により発生される信号Ｗ０とＷＡＥを、このときの内部クロック信号ＩＣＬＫによりハイレベルからローレベルにすることにより、データインバッファ１１８とライトアンプ（ＷＡ）１１４及び１１６をディスエーブルとして、この間に書き込みデータを交換し、次に信号Ｗ０とＷＡＥ信号がローレベルからハイレベルとなることにより、アドレスＡａ２及びＡａ３の２つのアドレスにデータを書き込む。
【００４７】
また、書き込み動作は、従来例と同様に、２クロックサイクル間行われる。ここでのＢＬ（バースト長）が「４」のときの書き込みは、ＷＢＳＴ信号がハイレベルに立ち上がってから４クロック後ＰＥＮ信号がハイレベルからローレベルになり、Ｗ０信号とＷＡＥ信号がハイレベルからローレベルになることで終わる。しかし、この場合、すぐ次のクロックサイクル（図４のＣ５サイクル）で読み出し動作が始まったので、図４に示すように、ＰＥＮ信号はハイレベルのままでＷＢＳＴ信号がハイレベルからローレベルになることでＷ０信号、ＷＡＥ信号がハイレベルからローレベルとなり終了する。
【００４８】
書き込み動作から読み出し動作への切り換えにより、新しいバーストのスタートアドレスが取り込まれるが、書き込み動作の時と同様に、内部クロック信号ＩＣＬＫＡにより連続する２つのアドレス（Ａｂ０とＡｂ１）が内部で生成され、最終的に２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）がそれぞれ図４に示すように、ハイレベルに立ち上がる。
【００４９】
この２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりは、書き込み時の切り換わりと同様に行われる。読み出し時も２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）は１ショット制御していない。２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の立ち上がりを見計らって、クロック信号ＩＣＬＫ２がハイレベルとなり、図２の信号発生回路１２１において反転回路ＩＮＶ２２４から取り出されるＤＥ信号がローレベルからハイレベルとなる。これにより、図１に示したデータアンプ（ＤＡ）１１５及び１１７がそれぞれ動作状態とされ、メモリセルのデータを増幅し、ＲＷＢＳＴ／Ｎ（Ｅ／Ｏ）信号を駆動する。
【００５０】
その後、信号ＤＬＡが図４に示すように、ワンショット信号として発生され、これにより図１１に示したデータラッチとセレクタ１１９の反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリップフロップにラッチされる。
【００５１】
その後、外部クロック信号ＣＬＫから２つ目のＣＬＫがローレベルからハイレベル（図４のＣ７サイクル）になると、ＳＷＲ信号がローレベルとなり、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５にラッチされていた最初のアドレスＡｂ０（偶数）のデータをＯＵＴＴ／Ｎへ出力し、更に出力イネーブル（ＯＥ）信号が図４に示すように、ローレベルからハイレベルに変化することによりデータアウトバッファ１２０を通してＤＱピンから外部へ出力される。
【００５２】
次のクロックＣＬＫでＳＷＲ信号がハイレベルとなり、図１１の反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９にラッチされていた次のアドレスＡｂ１（奇数）のデータが図４に示すようにＯＵＴＴ／Ｎへ出力され、更にデータアウトバッファ１２０を通してＤＱピンから外部へ出力される。
【００５３】
このように、同時に読み出した２ビット分のデータを２クロック使って読み出しながら、次の連続する２つのアドレス（Ａｂ２とＡｂ３）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号と前のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号とが切り換えられる。この時を見計らって、図２に示した信号発生回路１２１によりＤＥ信号ディスエーブルにすることで読み出しデータ、つまりＲＷＢＳＴ（Ｅ）及びＲＷＢＳＴ（Ｏ）とを切り換える。以下、上記と同様にして、アドレスＡｂ２、Ａｂ３のデータが順次外部へ出力され、バースト長４の読み出し動作が完了する。
【００５４】
次に、本発明の第２の実施の形態について説明する。図５は本発明になる半導体記憶装置の要部の信号発生回路の第２の実施の形態の回路図を示す。この信号発生回路は図１の信号発生回路１２１に相当し、この第２の実施の形態は信号発生回路以外は図１の全体構成図と同じである。図５に示す信号発生回路は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ５０２を出力する直列接続された反転回路ＩＮＶ５０１及び５０２と、信号ＰＦＥＮの極性を反転する反転回路ＩＮＶ５０３と、信号ＰＥＮ、Ｎ５０２及び反転回路ＩＮＶ５０３の出力信号Ｎ５０３が入力される３入力ＮＡＮＤ回路ＮＡ５０１と、ＮＡＮＤ回路ＮＡ５０１の出力信号Ｎ５０４を極性反転してクロック信号ＩＣＬＫＡを出力する反転回路ＩＮＶ５０４を有する。
【００５５】
また、図５に示す信号発生回路は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ５０８を出力する４段直列接続された反転回路ＩＮＶ５０５〜ＩＮＶ５０８と、信号Ｎ５０８及び信号ＰＦＥＮが入力されるＡＮＤ回路及びＮＯＲ回路ＮＡＮＯ５０１と、信号ＰＥＮ及び信号ＷＢＳＴが入力されて信号Ｎ５１２を出力するＮＡＮＤ回路ＮＡ５０６と、信号Ｎ５１２が入力されて信号Ｎ５１６を出力する４段直列接続された反転回路ＩＮＶ５１２〜ＩＮＶ５１５と、内部クロック信号ＩＣＬＫに基づいて信号Ｎ５２０を出力する反転回路ＩＮＶ５１６〜ＩＮＶ５１８及びトランスファゲートＴＧ５０１〜ＴＧ５０２と、信号Ｎ５１６及びＮ５２０に基づいて信号Ｎ５２２を出力するＮＯＲ回路ＮＯ５０１と、ＮＡＮＯ５０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥとを出力する反転回路ＩＮＶ５０９〜５１１及びＮＡＮＤ回路ＮＡ５０２を有する。
【００５６】
更に、図５に示す信号発生回路は、クロック信号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号ＷＢＳＴを入力信号として受け、データイネーブル信号ＤＥを出力する反転回路ＩＮＶ５１９〜ＩＮＶ５２４と、ＮＡＮＤ回路ＮＡ５０３〜ＮＡ５０５とからなる回路部を有する。更に、ＮＡＮＤ回路ＮＡ５０３の出力信号Ｎ５２４は、反転回路ＩＮＶ５２５及びＩＮＶ５２６をそれぞれ介して信号ＤＥＯとして取り出され、ＮＡＮＤ回路５０２に供給される。
【００５７】
すなわち、上記の図５に示す信号発生回路は、図２に示した信号発生回路１２１と比較すると、内部クロック信号ＩＣＬＫＡ、信号Ｗ０及び信号ＤＥを発生する回路部分は同一であるが、ライトアンプ活性化信号ＷＡＥを発生する回路部が異なる。
【００５８】
第１の実施の形態では、書き込み動作時、バースト長４のときの最初の２つのアドレス（Ａａ０とＡａ１）への書き込みの後、次の２つのアドレス（Ａａ２とＡａ３）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）は、図４のタイミングチャートでＣ３サイクルのクロック信号ＣＬＫの立ち上がりで切り換わり、これらのアドレスへの実際の書き込み動作はＣ４サイクルのクロック信号ＣＬＫの立ち上がりで行われる。
【００５９】
従って、クロック信号ＣＬＫのクロックサイクルが伸びてくると、ＣＳＬの切り換わりから書き込みデータの切り換わりまで間が空くので、前のサイクルの書き込み動作を行っている最中にＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりがおきる。つまり、新しいアドレスに対して、古いデータを一度書いた後、書き込みデータが新しくなり、正しいデータを書き込むこととなる。この動作自体は間違っていないのだが、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりのときに複数のＣＳＬ、つまり関係のないＣＳＬが一瞬立ち上がる可能性があり、最悪の場合、この関係のないアドレスのセンスアンプにデータを書き込む可能性がある。
【００６０】
そこで、図５に示した第２の実施の形態の信号発生回路は、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号が切り換わるのを見計らって、信号ＷＡＥをワンショットパルスとしディスエーブルにすることで、書き込み動作を停止させるようにしている。つまり、複数のＣＳＬが上がる可能性があるときは、書き込み動作を一時中断ことで誤書き込みを防止するものである。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、２ビットプリフェッチ方式の動作時に、実際の書き込み動作（つまり、データインバッファ〜ＲＷＢＳＴ／Ｎ〜ＩＯＴ／Ｎ〜センスアンプ〜メモリセルまで）のみを１クロック周期分遅らせるようにしたため、書き込み動作から読み出し動作の切り換わりの際にリードコマンドの入力を１クロック周期遅らせる必要がなくなり、従来に比べて書き込み動作後に高速に読み出しができる。
【００６２】
また、本発明によれば、書き込み動作時と読み出し動作時のそれぞれにおいて、使用されるイネーブル信号等の各種制御信号は外部クロック信号に基づき、アクティブ期間（ハイレベル期間）と非アクティブ期間（ローレベル期間）のうち非アクティブ期間のみワンショットパルスに制御することにより、サイクルを伸ばすとアクティブ期間がのびていくようにできるため、動作限界サイクルを短くするためにアクティブ期間を短くする必要がなく、タイミング設定が簡単となり、回路の動作マージンを大きくできる。
【００６３】
更に、本発明によれば、書き込み動作時において、カラムセレクトラインの切換中は書き込み動作を一時中断するようにしたため、複数のカラムセレクトラインが立ち上がる可能性があるカラムセレクトラインの切換中の誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の回路構成図である。
【図２】図１中の信号発生回路の第１の実施の形態の詳細回路図である。
【図３】図１中のＰＹＥ信号発生回路の一例の詳細回路図である。
【図４】本発明の第１の実施の形態の動作説明用タイミングチャートである。
【図５】本発明の要部の第２の実施の形態の詳細回路図である。
【図６】従来の一例の回路構成図である。
【図７】図６中の第１の信号発生回路の一例の詳細回路図である。
【図８】図６中の第２の信号発生回路の一例の詳細回路図である。
【図９】図６中のカラムプリデコーダとＰＹＥ信号発生回路の一例の詳細説明図である。
【図１０】図６中のデータインバッファの一例の詳細説明図である。
【図１１】図６中のデータアウトバッファ及びデータラッチとセレクタの一例の詳細説明図である。
【図１２】図６の動作説明用タイミングチャートである。
【符号の説明】
１０１カラムアドレス入力バッファ
１０２ カラムアドレスバッファ及びバーストカウンタ
１０３ 偶数アドレスメモリセルアレイ
１０４、１０７ カラムデコーダ（ＣＤＥＣ）
１０５、１０６ カラムプリデコーダ（ＣＰＤＥＣ）
１０８ 奇数アドレスメモリセルアレイ
１０９ ＰＹＥ信号発生回路
１１０、１１２ メモリセル
１１１、１１３ センスアンプ（ＳＡ）
１１４、１１６ ライトアンプ（ＷＡ）
１１５、１１７ データアンプ（ＤＡ）
１１８ データインバッファ（ＤＩＮ）
１１９ データラッチとセレクタ
１２０ データアウトバッファ（ＤＯＵＴ）
１２１ 信号発生回路
ＩＮＶ２０１〜ＩＮＶ２２４、ＩＮＶ３０１〜ＩＮＶ３１０、ＩＮＶ５０１〜ＩＮＶ５２４ 反転回路
ＮＡ２０１〜ＮＡ２０６、ＮＡ３０１〜ＮＡ３０４、ＮＡ５０１〜ＮＡ５０６ＮＡＮＤ回路
ＮＯ２０１、ＮＯ５０１ ＮＯＲ回路
ＮＡＮＯ２０１、ＮＡＮＯ５０１ ＮＡＮＤ及びＮＯＲ回路
ＴＧ２０１、ＴＧ２０２ トランスファゲート
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置のアクセス方法に係り、特に外部クロックに同期して動作する半導体記憶装置及び半導体記憶装置のアクセス方法に関する。
【０００２】
【従来の技術】
近年、中央処理装置（ＣＰＵ）の高速化にダイナミック・ランダム・アクセス（ＤＲＡＭ）も対応するために、外部システムクロックに同期したＤＲＡＭ、すなわちＳＤＲＡＭ（シンクロナスＤＲＡＭ）と呼ばれるＤＲＡＭが登場してきた。
【０００３】
このＳＤＲＡＭとは、外部クロック（ＣＬＫ）の立ち上がりエッジで各ピンに印加されたアドレスやコマンドをラッチし、更に外部クロックに同期して内部動作するＤＲＡＭのことを指す。非同期式の汎用ＤＲＡＭとの比較で、簡単な動作説明を行うと、ＳＤＲＡＭでは外部クロックＣＬＫのクロックエッジでアクティブコマンドが与えられる。これは汎用ＤＲＡＭで／ＲＡＳ（ロウアドレスストローブ）をハイレベルからローレベルにすることに相当する。すなわち、アクティブコマンドによりアドレスピンに印加されたロウアドレスに対応するワード線が選択される。逆に、ＳＤＲＡＭでは外部クロックＣＬＫのクロックエッジで、プリチャージコマンドが与えられたときは、汎用ＤＲＡＭで／ＲＡＳをローレベルからハイレベルにすることに相当し、これによりメモリセルにデータがリストアされ、選択されていたワード線が非選択になり、各部の節点がプリチャージされる。
【０００４】
ＳＤＲＡＭの動作モードの１つとして、ＣＡＳ（カラムアドレスストローブ）レイテンシがあり、これはリードコマンドから最初のデータが出力してラッチできるまでのクロック数で定義される。連続するアドレスの読み出しや書き込みはバーストと呼ばれるが、連続するアドレスを発生する回路をバーストカウンタと呼ぶ。
【０００５】
ＳＤＲＡＭでは、外部クロックＣＬＫに同期して、如何に高速に連続するアドレスの読み出しや書き込みができるか、つまり如何に外部クロックＣＬＫの周波数を高められるかが性能アップのために重要である。動作周波数を上げる方法として、２ビットプリフェッチ方式と呼ばれるものがあり、偶数アドレスのメモリセルアレイ（ＥＶＥＮ）を奇数アドレスのメモリセルアレイ（ＯＤＤ）の２つのセルアレイを用意し、セルへのアクセスは連続するアドレスの２ビットずつ同時にし、外部入出力ピンとのアクセスはシリアルに行うことで、動作周波数を上げる方式がある。
【０００６】
図６は従来の２ビットプリフェッチ方式の半導体記憶装置の一例の回路構成図を示す。同図において、この半導体記憶装置は、カラムアドレス入力バッファ６０１、カラムアドレスバッファ及びバーストカウンタ６０２、偶数アドレスメモリセルアレイ６０３、奇数アドレスメモリセルアレイ６０８、カラムデコーダ（ＣＤＥＣ）６０４及び６０７、カラムプリデコーダ（ＣＰＤＥＣ）６０５及び６０６、ＰＹＥ信号発生回路６０９、メモリセル６１０及び６１２、センスアンプ（ＳＡ）６１１及び６１３、ライトアンプ（ＷＡ）６１４及び６１６、データアンプ（ＤＡ）６１５及び６１７、データインバッファ（ＤＩＮ）６１８、データラッチとセレクタ６１９、データアウトバッファ（ＤＯＵＴ）６２０、第１の信号発生回路６２１、第２の信号発生回路６２２などから構成されている。
【０００７】
また、メモリセルアレイ６０３及び６０８内のＱＮ６０１〜ＱＮ６０４はＮチャンネルトランジスタである。第１の信号発生回路６２１は内部クロック信号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ発生する回路で、図７にその詳細回路図を示す。第２の信号発生回路６２２は、これらの内部クロック信号ＩＣＬＫＷ及びＩＣＬＫＲに基づいて、信号ＷＯ、ＷＡＥ及びＤＥをそれぞれ発生する回路で、図８にその詳細回路図を示す。また、カラムプリデコーダ６０５（６０６）とＰＹＥ信号発生回路６０９の一例の詳細回路図を図９に、データインバッファ６１８の詳細回路図を図１０に、データラッチとセレクタ６１９及びデータアウトバッファ６２０の詳細回路図を図１１にそれぞれ示す。
【０００８】
第１の信号発生回路６２１は図７に示すように、内部クロック信号ＩＣＬＫが入力されて信号Ｎ７０２を出力する直列接続された反転回路ＩＮＶ７０１及び７０２と、４入力のＮＡＮＤ回路ＮＡ７０１と、ＮＡ７０１の出力信号Ｎ７０３の極性を反転して信号ＩＣＬＫＷを出力する反転回路ＩＮＶ７０３と、内部クロック信号が入力されて信号Ｎ７０５を出力する直列接続された反転回路ＩＮＶ７０４及び７０５と、反転回路ＩＮＶ７０６及びＩＮＶ７０７と、４入力ＮＡＮＤ回路ＮＡ７０２と、ＮＡ７０２の出力信号Ｎ７０８を極性反転して信号ＩＣＬＫＲを出力する反転回路ＩＮＶ７０８とから構成されている。
【０００９】
また、第２の信号発生回路６２２は図８に示すように、クロック信号ＩＣＬＫＷが入力され、信号Ｗ０を出力する反転回路ＩＮＶ８０１〜８１３及びＮＡＮＤ回路ＮＡ８０１〜ＮＡ８０３からなる回路部と、ＮＡＮＤ回路ＮＡ８０３の出力信号Ｎ８１４と反転回路ＩＮＶ８１３の出力信号Ｗ０が入力されるＮＡＮＤ回路ＮＡ８０４と、このＮＡＮＤ回路８０４の出力信号Ｎ８１６を極性反転してライトアンプ活性化信号ＷＡＥを出力する反転回路ＩＮＶ８１４と、クロック信号ＩＣＬＫＲが入力され、信号ＤＥを出力する反転回路ＩＮＶ８１５〜８３１及びＮＡＮＤ回路ＮＡ８０５〜ＮＡ８０７からなる回路部とから構成されている。
【００１０】
カラムプリデコーダ６０５（６０６）とＰＹＥ信号発生回路６０９は図９に示すように、クロック信号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ入力信号として受け、信号Ｎ９０１を出力するＮＯＲ回路ＮＯ９０１と、信号Ｎ９０１を入力信号として受け、信号Ｎ９１４を出力する反転回路ＩＮＶ９０１〜９１０及びＮＡＮＤ回路ＮＡ９０１〜ＮＡ９０３と、信号９１４から信号ＰＹＥを出力する直列接続された反転回路ＩＮＶ９１１及び９１２とから構成されている。また、カラムプリデコーダ６０５（６０９）は上記の信号ＰＹＥと信号ＹＡ３Ｎ及びＹＡ４Ｎに基づいて、カラムアドレスＰＹＡ３Ｎ４Ｎ、ＰＹＡ３Ｔ４Ｎ、ＰＹＡ３Ｎ４Ｔ及びＰＹＡ３Ｔ４Ｔをそれぞれ出力する反転回路ＩＮＶ９１３〜ＩＮＶ９１８及び３入力ＮＡＮＤ回路ＮＡ９０４〜ＮＡ９０７から構成されている。
【００１１】
また、データインバッファ６１８は図１０に示すように、内部クロック信号ＩＣＬＫと外部データ信号ＤＱと信号ＳＷＷ及びＰＦＥＮを入力信号として受け、レシーバＡ０１、反転回路ＩＮＶＡ０１〜ＩＮＶＡ１８、トランスファゲートＴＧＡ０１〜ＴＧＡ０８、ＮＡＮＤ回路ＮＡＡ０１〜ＮＡＡ０２、データラッチ及びドライバＡ０２とＡ０３とから構成され、信号ＲＷＢＳＴ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を出力する。
【００１２】
更に、データラッチとセレクタ６１９は図１１に示すように、信号ＤＬＡ及びＳＷＲと信号ＲＷＢＳＴ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を入力信号として受け、反転回路ＩＮＶＢ０１〜ＩＮＶＢ１０とトランスファゲートＴＧＢ０１〜ＴＧＢ０８からなる構成により、信号ＯＵＴＴとＯＵＴＮを出力する。また、データアウトバッファ６２０は、図１１に示すように、上記の信号ＯＵＴＴ及びＯＵＴＮと信号ＯＥを入力信号として受け、ＮＡＮＤ回路ＮＡＢ０１、ＮＡＢ０２、反転回路ＩＮＶＢ０１、ＩＮＶＢ０２及びＮチャンネルトランジスタＮＢ０１及びＮＢ０２から構成され、データ信号ＤＱを出力する。
【００１３】
次に、図１２のタイミングチャートを参照して動作説明する。簡単のため、ＣＡＳレイテンシ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４のときについて説明する。まず、ライトサイクルから説明するに、このときは外部クロック信号ＣＬＫに対してライトコマンドが入力されると、書き込み動作が始まり、同時にそのときの外部アドレス（この場合、Ａａ０の偶数アドレス）が取り込まれ、バーストの最初のアドレスが決まり、更に最初の書き込みアドレスであるＡａ０用の書き込みデータもＤＱピンから取り込まれる。書き込み動作時はＷＢＳＴ信号がローレベルからハイレベルとなり、バースト動作状態であることを示すＰＥＮ信号もローレベルからハイレベルとなる。
【００１４】
一方、プリフェッチ方法の場合、書き込み、読み出し動作は、ある最初のアドレスと連続する２つのアドレスに対して、同時に行われる。従って、書き込み動作は連続する２つのアドレスに対する２つの書き込みデータを取り込んだ後でなければ、実際の書き込み動作は始まらない。この場合のＡａ０とそれに連続するＡａ１のアドレスの書き込みデータの取り込みは、図６及び図１０のデータインバッファ６１８で行われる。偶数（ＥＶＥＮ）アドレスか奇数（ＯＤＤ）アドレスでスタートするかでＳＷＷ信号の状態が決まる。つまり、最初に取り込んだデータをどちらに使うかが決まる。この場合、偶数アドレスなので、ＳＷＷ信号はハイレベルとなる。
【００１５】
また、外部クロック信号ＣＬＫによる毎回のデータ信号ＤＱの取り込みは、内部クロック信号ＩＣＬＫに同期して行われ、最初のデータ信号ＤＱの取り込みを図１０に示したＩＮＶＡ１２とＩＮＶＡ１３で作られたフリップフロップにラッチさせ、その次はＩＮＶＡ１６とＩＮＶＡ１７で作られたフリップフロップにラッチさせる。このラッチは、バーストスタート時に必ずＰＦＥＮ信号をローレベルにすることで行われる。
【００１６】
ＰＦＥＮ信号は、バースト動作中は外部クロック信号ＣＬＫがローレベルからハイレベルになる度に、内部クロック信号ＩＣＬＫにより状態を変化するように動く。従って、書き込み動作はバースト動作をスタートした次のクロックサイクル（Ｃ２サイクル）から始まり、２クロックおきに連続する２つのアドレスに対して同時に書き込み動作が行われる。
【００１７】
図１２では２番目の外部クロック信号ＣＬＫによりＰＦＥＮ信号がローレベルからハイレベルになり、ＷＢＳＴ信号とＰＥＮ信号もハイレベルになっているので、内部クロック信号ＩＣＬＫがローレベルからハイレベルのワンショット信号となる。これにより、内部のバーストスタートアドレスが発生され、図９の回路図よりＰＹＥ信号がローレベルからハイレベルのワンショット幅の長い信号となり、連続する２つのアドレス（ＥＶＥＮ／ＯＤＤ）に対するプリデコード信号が発生され、これにより奇数と偶数の２つのＣＳＬ（カラムセレクトライン）信号もローレベルからハイレベルのワンショットパルスとなる。
【００１８】
これと同時に、図８に示した第１の信号発生回路により、Ｗ０信号とライトアンプ活性化信号ＷＡＥもローレベルからハイレベルのワンショットパルスとなる。Ｗ０信号により図１０に示したデータインバッファ６１８が偶数／奇数両方のＲＷＢＳＴ／Ｎを駆動し、ライトアンプ活性化信号ＷＡＥによりライトアンプ６１４、６１６を動作させ、ＩＯＴ／Ｎを使って、空いている２つのＣＳＬ（偶数／奇数）を通して２つのセンスアンプ６１１及び６１２に同時に書き込まれる。よって、ＤＬＴ／Ｎを通じて２のメモリセルにデータが書き込まれる。
【００１９】
書き込み動作は、ＣＳＬ信号がワンショットで空いている間に行われる。つまり、２つのＣＬＫサイクルの間、書き込み動作をしていることを意味する。次の連続する２つのアドレス（Ａａ２とＡａ３）に対する書き込みは、次にＰＦＥＮ信号がローレベルからハイレベルになる時、つまり、図１２でのサイクルＣ４の時に内部クロック信号ＩＣＬＫがワンショットとなり行われる。前記と同様に、２つの連続する内部アドレス（Ａａ２とＡａ３）が発生され、ＰＹＥ、Ｗ０、ＷＡＥの各信号がローレベルからハイレベルのワンショットになることにより行われる。前記のアドレス（Ａａ０とＡａ１）の時と同様に、２つのＣＬＫサイクルを使って行われる。
【００２０】
以上説明したように、２ビットプリフェッチ方式を使った書き込み動作は、この例では、２つの書き込みデータを取り込んだ後、内部アドレスを発生するため、ＣＳＬ信号の立ち上がりが読み出し動作に対し１ＣＬＫサイクル分遅れ、実際の書き込み動作も１ＣＬＫサイクル分遅れる。従って、バースト長が「４」の場合、バーストの書き込み動作を続けて行うときは、４つのＣＬＫサイクルを入れた後、続けて次のアドレス群に対するライトコマンドを入れることはできるが、バーストの書き込み動作の後、すぐにリードコマンドを入れることはできない。つまり、１ＣＬＫサイクルあけた後、読み出し動作のコマンドを入れなければならない。
【００２１】
これは、読み出し動作はリードコマンドが入力されると、同時に読み出しに対応するアドレスが入力され、内部にそれに対する偶数／奇数アドレスが発生し、２つのＣＳＬ信号が立ち上がるため、書き込み時より１ＣＬＫサイクル分早いので、書き込み時の立ち上がりが遅いＣＳＬと重なる可能性があるためである。
【００２２】
図１２のリードコマンドを入れた外部クロック信号ＩＣＬＫのサイクルＣ６は、この状況を表している。次に、この後の読み出し動作について説明する。リードコマンドが入力されると、図１２に示すように、ＷＢＳＴ信号はローレベル、ＰＥＮ信号はハイレベルに変化する。従って、図７に示した第１の信号発生回路６２１が出力する内部クロック信号ＩＣＬＫＲは、図１２に示すようにローレベルからハイレベルのワンショットパルスとなり、ライト時と同様にＰＹＥ信号が比較的長いワンショットパルスとなる。
【００２３】
これにより、内部プリデコードアドレスが発生され、連続する２つのアドレス（この場合、Ａｂ０とＡｂ１）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）が図１２に示すようにローレベルからハイレベルとなる。従って、偶数と奇数アドレスのメモリセルのデータがＤＬＴ／ＮからＩＯＴ／Ｎを通って、図６のデータアンプ（ＤＡ）６１５、６１７に送られる。
【００２４】
一方、内部クロック信号ＩＣＬＫＲのワンショットにより、図８に示した第２の信号発生回路６２２により発生されるデータアンプイネーブル（ＤＥ）信号も図１２に示すように、ローレベルからハイレベルとなり、ＤＡ６１５、６１７を動作状態とするから、先のＩＯＴ／Ｎを通って入力されるＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）が増幅されてＲＷＢＳＴ／Ｎ（Ｅ）とＲＷＢＳＴ／Ｎ（Ｏ）を駆動する。
【００２５】
従って、連続する２つのアドレスＡｂ０とＡｂ１のデータが同時に図１２に示すように、ＲＷＢＳＴ／Ｎ（Ｅ）とＲＷＢＳＴ／Ｎ（Ｏ）に伝わり、これより図１１に示した回路構成のデータラッチとセレクタ６１９へ供給され、その後信号ＤＬＡが図１２に示すようにワンショットパルスとなることにより、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリップフロップにラッチされる。
【００２６】
この場合、ＣＡＳレイテンシ（ＣＬＴ）＝３なので、リードコマンドを入力した外部クロック信号ＣＬＫから３つ目のＣＬＫがローレベルからハイレベル（図１２のＣ８サイクル）になると、ＳＷＲ信号がローレベルとなり、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５にラッチされていた最初のアドレスＡｂ０（偶数）のデータをＯＵＴＴ／Ｎへ出力し、更に出力イネーブル（ＯＥ）信号がローレベルからハイレベルに変化することによりデータアウトバッファ６２０を通してＤＱピンから外部へ出力される。
【００２７】
次のクロックＣＬＫ（図１２のＣ９サイクル）でＳＷＲ信号がハイレベルとなり、図１１の反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９にラッチされていた次のアドレスＡｂ１（奇数）のデータがＯＵＴＴ／Ｎへ出力され、更にデータアウトバッファ６２０を通してＤＱピンから外部へ出力される。以下、上記と同様にして、アドレスＡｂ２、Ａｂ３のデータが順次外部へ出力され、バースト長４の読み出し動作が完了する。
【００２８】
【発明が解決しようとする課題】
しかるに、この従来の半導体記憶装置は、図１２のタイミングチャートに示したように、書き込み時はライトコマンドが入力されてから２ビット分の書き込みデータが確定した後、つまり、２クロック目から内部アドレスを発生させ、連続する２つのアドレスに対するＣＳＬを選択した後、書き込み動作を行うため、読み出し時と比較してＣＳＬ信号を立ち上げるタイミングがリード／ライトコマンドから数えると１クロック分遅い。従って、従来の半導体記憶装置では、書き込み動作後のリードコマンドはバースト終了後１クロックあけた後入れる必要があった。
【００２９】
本発明は上記の点に鑑みなされたもので、２ビットプリフェッチ方式において書き込みバースト後の読み出しを１クロック遅らせることなくできる半導体記憶装置及び半導体記憶装置のアクセス方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は上記の目的を達成するため、外部クロック信号に同期して動作し、メモリセルへのアクセス時に偶数アドレス用と奇数アドレス用のカラムセレクトラインを同時に選択し、連続するアドレスの２ビットずつ同時に書き込みや読み出し動作し、外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式が可能な半導体記憶装置において、ライトコマンド又はリードコマンドが与えられてから、偶数アドレス用と奇数アドレス用のカラムセレクトラインが同時に選択されるまでの時間を、書き込み動作時と読み出し動作時とで同じにしたことを特徴とする。
【００３１】
このため、本発明は外部入力データをデータインバッファを介してライトアンプに供給し、更にカラムセレクトラインにより選択されたメモリセルにセンスアンプを通して書き込む書き込み動作時に、データインバッファからセンスアンプ及びメモリセルへの書き込み動作のみ外部クロック信号の１クロック周期分遅らせ、カラムセレクトラインの選択動作は遅らせないことを特徴とする。これにより、本発明では、実際の書き込み動作のみが１クロック周期分遅らさせ、書き込み動作から読み出し動作の切り換わりの際にリードコマンドの入力を１クロック周期遅らせる必要がなくなる。
【００３２】
本発明は上記の目的を達成するため、外部クロック信号に同期した、第１の内部クロック信号ＩＣＬＫと、書き込み状態か否かを示すＷＢＳＴ信号と、バースト動作状態であるか否かを示すＰＥＮ信号と、バースト動作状態時に第１の内部クロック信号ＩＣＬＫに同期して発生するＰＦＥＮ信号とを少なくとも発生する信号発生手段と、外部アドレスの保持手段と、偶数アドレスのメモリセルアレイと、奇数アドレスのメモリセルアレイと、外部入出力ピンを介して入力される外部入力データを保持した後偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する書き込みデータ入力手段と、偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータをラッチした後外部入出力ピンへ出力する読み出しデータ出力手段と、外部アドレスの保持手段により保持されたアドレスに基づきバースト状態時は連続する２つの内部アドレスと内部アドレスに対応したＣＳＬ信号を発生する内部アドレス生成手段と、内部アドレス生成手段により発生された内部アドレスによるＣＳＬ信号を、所定論理値のときに偶数アドレスのメモリセルアレイと奇数アドレスのメモリセルアレイの各カラムセレクトラインに別々に同時に供給させるためのＰＹＥ信号を発生するＰＹＥ信号発生回路とを備え、バースト状態時に偶数アドレスと奇数アドレスからなる連続する２つのアドレスの各メモリセルを同時にアクセスし、外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式による動作を行う半導体記憶装置において、少なくとも信号発生手段により発生された、第１の内部クロック信号ＩＣＬＫ、ＷＢＳＴ信号、ＰＥＮ信号及びＰＦＥＮ信号を入力として受け、入力ＰＥＮ信号がバースト状態を示す所定論理値のときは、第１の内部クロック信号ＩＣＬＫの立ち上がりに同期して入力ＷＢＳＴ信号が書き込み状態を示す所定論理値に変化したときに、入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを第１の内部クロック信号ＩＣＬＫの１クロック目で発生すると共に、第１の内部クロック信号ＩＣＬＫに同期してＩＣＬＫの周期の２倍の周期で第２の内部クロック信号ＩＣＬＫＡを少なくとも発生する信号発生回路を備え、この信号発生回路で発生された第２の内部クロック信号ＩＣＬＫＡにより、外部アドレスの保持手段により外部アドレスを取り込むと共に、ＰＹＥ信号発生回路からＰＥＮ信号を遅延 した所定論理値のＰＹＥ信号を発生させることを特徴とする。本発明では、２ビットプリフェッチ方式の動作時に、書き込み動作時のみ、入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを第１の内部クロック信号ＩＣＬＫの１クロック目で発生することにより書き込み動作をＩＣＬＫの１クロック周期分遅らせることができる。
【００３３】
また、本発明は上記の目的を達成するため、上記の信号発生回路を、更に入力ＰＦＥＮ信号が最初に所定論理値になった時に書き込みデータ入力手段を動作状態に制御するＷＯ信号及びＷＡＥ信号を発生する構成とし、その信号発生回路で発生された第２の内部クロック信号ＩＣＬＫＡにより、外部アドレスの保持手段により外部アドレスを取り込むと共に、ＰＹＥ信号発生回路からＰＥＮ信号を遅延した所定論理値のＰＹＥ信号を発生させ、ＷＯ信号及びＷＡＥ信号により第１の内部クロック信号ＩＣＬＫの２クロック目から書き込みデータ入力手段を動作状態に制御して偶数アドレスと奇数アドレスの各メモリセルアレイへの書き込み動作を開始することを特徴とする。
また、本発明は上記の目的を達成するため、上記の信号発生回路を、偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータを読み出しデータ出力手段に供給するためのイネーブル信号ＤＥを発生すると共に、第２の内部クロック信号ＩＣＬＫＡをワンショット信号として発生し、イネーブル信号ＤＥとＷＯ信号及びＷＡＥ信号はアクティブ期間と非アクティブ期間のうち、非アクティブ期間のみ第１の内部クロック信号に同期したワンショットパルスとして発生することを特徴とする。この発明では、書き込み動作時と読み出し動作時のそれぞれにおいて、アクティブ期間と非アクティブ期間のうち、非アクティブ期間のみワンショットパルスに制御するようにしたため、サイクルを伸ばすとアクティブ期間だけがのびていくようにできる。
更に、上記の目的を達成するため、本発明のアクセス方法は、外部クロック信号の第１のサイクル中にライトコマンドを入力するステップと、第１のサイクル中に外部アドレス信号を取り込むステップと、第１のサイクル中に第１の書き込みデータを取り込むステップと、外部クロック信号の第２のサイクル中に第２の書き込みデータを取り込むステップと、上記の外部アドレス信号に応答して、第２のサイクル中に偶数及び奇数アドレス用カラム選択信号を活性化し、偶数及び奇数アドレス用カラム選択信号の一方によってアクセス可能となるメモリセルに第１の書き込みデータを書き込み、かつ、偶数及び奇数アドレス用カラム選択信号の他方によってアクセス可能となるメモリセルに第２の書き込みデータを書き込むステップとを有することを特徴とする。
【００３４】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる半導体記憶装置の一実施の形態の回路構成図を示す。同図に示すように、この半導体記憶装置は、カラムアドレス入力バッファ１０１、カラムアドレスバッファ及びバーストカウンタ１０２、偶数アドレスメモリセルアレイ１０３、奇数アドレスメモリセルアレイ１０８、カラムデコーダ（ＣＤＥＣ）１０４及び１０７、カラムプリデコーダ（ＣＰＤＥＣ）１０５及び１０６、ＰＹＥ信号発生回路１０９、メモリセル１１０及び１１２、センスアンプ（ＳＡ）１１１及び１１３、ライトアンプ（ＷＡ）１１４及び１１６、データアンプ（ＤＡ）１１５及び１１７、データインバッファ（ＤＩＮ）１１８、データラッチとセレクタ１１９、データアウトバッファ（ＤＯＵＴ）１２０、信号発生回路１２１などから構成されている。
【００３５】
また、メモリセルアレイ１０３及び１０８内のＱＮ１０１〜ＱＮ１０４はＮチャンネルトランジスタである。この実施の形態は信号発生回路１２１の構成とカラムプリデコーダ１０５（１０６）とＰＹＥ信号発生回路１０９の構成に特徴があり、それ以外は図６に示した従来の半導体装置と同様である。図２は信号発生回路１２１の一例の詳細回路図、図３はＰＹＥ信号発生回路１０９の一例の詳細回路図を示す。データインバッファ（ＤＩＮ）１１８は従来と同様の図１０に示す回路構成であり、データラッチとセレクタ１１９、データアウトバッファ（ＤＯＵＴ）１２０は従来と同様の図１１に示す回路構成である。
【００３６】
信号発生回路１２１は、図２に示すように、内部クロック信号ＩＣＬＫが入力されて信号Ｎ２０２を出力する直列接続された反転回路ＩＮＶ２０１及び２０２と、信号ＰＦＥＮの極性を反転する反転回路ＩＮＶ２０３と、信号ＰＥＮ、Ｎ２０２及び反転回路ＩＮＶ２０３の出力信号Ｎ２０３が入力される３入力ＮＡＮＤ回路ＮＡ２０１と、ＮＡＮＤ回路ＮＡ２０１の出力信号Ｎ２０４を極性反転してクロック信号ＩＣＬＫＡを出力する反転回路ＩＮＶ２０４を有する。
【００３７】
また、信号発生回路１２１は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ２０８を出力する４段直列接続された反転回路ＩＮＶ２０５〜ＩＮＶ２０８と、信号Ｎ２０８及び信号ＰＦＥＮが入力されるＡＮＤ回路及びＮＯＲ回路ＮＡＮＯ２０１と、信号ＰＥＮ及び信号ＷＢＳＴが入力されて信号Ｎ２１２を出力するＮＡＮＤ回路ＮＡ２０６と、信号Ｎ２１２が入力されて信号Ｎ２１６を出力する４段直列接続された反転回路ＩＮＶ２１２〜ＩＮＶ２１５と、内部クロック信号ＩＣＬＫに基づいて信号Ｎ２２０を出力する反転回路ＩＮＶ２１６〜ＩＮＶ２１８及びトランスファゲートＴＧ２０１〜ＴＧ２０２と、信号Ｎ２１６及びＮ２２０に基づいて信号Ｎ２２２を出力するＮＯＲ回路ＮＯ２０１と、ＮＡＮＯ２０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥとを出力する反転回路ＩＮＶ２０９〜２１１及びＮＡＮＤ回路ＮＡ２０２を有する。
【００３８】
更に、信号発生回路１２１は、クロック信号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号ＷＢＳＴを入力信号として受け、データイネーブル信号ＤＥを出力する反転回路ＩＮＶ２１９〜ＩＮＶ２２４と、ＮＡＮＤ回路ＮＡ２０３〜ＮＡ２０５とからなる回路部を有する。
【００３９】
一方、ＰＹＥ信号発生回路１０９は図３に示すように、バースト期間ハイレベルのＰＥＮ信号を入力信号として受け、ＰＹＥ信号を出力する４段直列接続された反転回路ＩＮＶ３０１〜ＩＮＶ３０４とから構成されている。また、カラムプリデコーダ１０５（１０６）は図３に示すように、上記ＰＹＥ信号が３つの入力端子のうちの一の入力端子にそれぞれ入力され、他の二つの入力端子にカラムアドレスＹＡ３Ｎ、ＹＡ４Ｎが直接に又は反転回路ＩＮＶ３０５又は３０６を介して入力される３入力ＮＡＮＤ回路ＮＡ３０１〜３０４と、ＮＡＮＤ回路ＮＡ３０１〜３０４の各出力信号Ｎ３０６〜Ｎ３０９の極性を反転してカラムアドレスＰＹＡ３Ｎ４Ｎ〜ＰＹＡ３Ｔ４Ｔを出力する反転回路ＩＮＶ３０７〜ＩＮＶ３１０とから構成されている。
【００４０】
次に、この実施の形態の動作について、図４に示すタイミングチャートを併せ参照して説明する。ここでは、簡単のため、ＣＡＳレイテンシ（ＣＬＴ）が「３」、バースト長（ＢＬ）が「４」のときについて説明する。まず、ライトサイクルの動作について説明する。外部クロック信号ＣＬＫに同期してライトコマンドが入力されると、書き込み動作が開始され、同時にその時の外部アドレス（この場合Ａａ０（偶数アドレス）とする）が取り込まれ、バーストの最初のアドレスが決まり、最初の書き込みアドレスであるＡａ０用の書き込みデータをＤＱピンから取り込む。
【００４１】
すなわち、外部クロック信号ＣＬＫに同期してライトコマンドが図４にＣ１で示すサイクルでライトコマンドが入力されたものとすると、図４に示すようにＷＢＳＴ信号がローレベルからハイレベルに変化し、バースト動作状態であることを示すＰＥＮ信号もローレベルからハイレベルに変化する。このときＰＦＥＮ信号は図４に示すようにローレベルであり、ローレベルからバーストスタートとなる。ＰＥＮ信号がハイレベル、ＰＦＥＮ信号がローレベルになると、図２に示した信号発生回路１２１の反転回路ＩＮＶ２０４から外部クロック信号ＩＣＬＫに同期した、ハイレベルのワンショットパルスの内部クロック信号ＩＣＬＫＡが図４に示すように発生する。
【００４２】
図４にＡｉで示すようにカラムアドレス入力バッファ１０１に既に取り込まれていた外部アドレスＡａ０は、この内部クロック信号ＩＣＬＫＡでカラムアドレスバッファ及びバーストカウンタ１０２に図４にＹＡｉで示すように取り込まれる。ＰＥＮ信号がハイレベルになると、図３に示した反転回路ＩＮＶ３０１〜ＩＮＶ３０４による遅延時間経過後、ＰＹＥ信号も図４に示すようにローレベルからハイレベルに変化し、カラムデコーダ（ＣＤＥＣ）１０４及び１０７から出力される連続する２つのアドレスに対するＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）も図４に示すように変化する。この内部アドレスＹＡｉの発生からＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の立ち上がりまでは、書き込み動作時も後述の読み出し動作時も同じである。
【００４３】
一方、プリフェッチ方法なので、従来例と同様に実際のメモリセルへの書き込み動作は２つ目の書き込みデータを取り込んだ後、つまり、２クロック目の外部クロック信号ＣＬＫの立ち上がりから偶数アドレスと奇数アドレスの両方のＲＷＢＳＴ／Ｎの駆動からＩＯＴ／Ｎの駆動、センスアンプ、つまりメモリセルへの書き込みが開始される。これは図２に示した信号生成回路１２１において、内部クロック信号ＩＣＬＫによって制御されたトランスファゲートＴＧ２０１、ＴＧ２０２、反転回路ＩＮＶ２１７からなる回路部により、信号Ｗ０及び信号ＷＡＥの立ち上がりを図４に示すように１クロック周期遅らせることによる。
【００４４】
書き込み動作を２クロック目から行うのは、従来例と同じであるが、この実施の形態の場合、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がりが１クロック周期分早いので、従来例のようにＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がりを待つ必要がないので、２クロック目からの書き込み動作の開始を従来例に比較し、高速に行うことができるので、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がり及び切り換わり時間を読み出し動作と同様にすることができる。ここで、この場合のアドレスＡａ０とそれに連続するアドレスＡａ１のアドレス書き込みデータの取り込みは、従来例と同様に図１０のデータインバッファ１１８で行われる。
【００４５】
次の連続する２つのアドレス（Ａａ２とＡａ３）に対する書き込みは、最初と同様に、ＰＦＥＮ信号が図４のＣ４サイクルでハイレベルからローレベルとなり、内部クロック信号ＩＣＬＫＡのワンショットパルスが発生され、連続する２つのアドレス（Ａａ２とＡａ３）に対する内部アドレスに切り換わるので、それに対するＣＳＬ信号に切り換わる。この時ＣＳＬ信号は従来例のようなワンショット信号ではなく、図４にＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）で示すように連続的に切り換わっていく。
【００４６】
ＲＷＢＳＴ／Ｎ〜ＩＯＴ／Ｎ〜センスアンプ１１１、１１２への書き込みは、１クロック周期遅れて始まるが、図２の信号発生回路１２１により発生される信号Ｗ０とＷＡＥを、このときの内部クロック信号ＩＣＬＫによりハイレベルからローレベルにすることにより、データインバッファ１１８とライトアンプ（ＷＡ）１１４及び１１６をディスエーブルとして、この間に書き込みデータを交換し、次に信号Ｗ０とＷＡＥ信号がローレベルからハイレベルとなることにより、アドレスＡａ２及びＡａ３の２つのアドレスにデータを書き込む。
【００４７】
また、書き込み動作は、従来例と同様に、２クロックサイクル間行われる。ここでのＢＬ（バースト長）が「４」のときの書き込みは、ＷＢＳＴ信号がハイレベルに立ち上がってから４クロック後ＰＥＮ信号がハイレベルからローレベルになり、Ｗ０信号とＷＡＥ信号がハイレベルからローレベルになることで終わる。しかし、この場合、すぐ次のクロックサイクル（図４のＣ５サイクル）で読み出し動作が始まったので、図４に示すように、ＰＥＮ信号はハイレベルのままでＷＢＳＴ信号がハイレベルからローレベルになることでＷ０信号、ＷＡＥ信号がハイレベルからローレベルとなり終了する。
【００４８】
書き込み動作から読み出し動作への切り換えにより、新しいバーストのスタートアドレスが取り込まれるが、書き込み動作の時と同様に、内部クロック信号ＩＣＬＫＡにより連続する２つのアドレス（Ａｂ０とＡｂ１）が内部で生成され、最終的に２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）がそれぞれ図４に示すように、ハイレベルに立ち上がる。
【００４９】
この２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりは、書き込み時の切り換わりと同様に行われる。読み出し時も２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）は１ショット制御していない。２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の立ち上がりを見計らって、クロック信号ＩＣＬＫ２がハイレベルとなり、図２の信号発生回路１２１において反転回路ＩＮＶ２２４から取り出されるＤＥ信号がローレベルからハイレベルとなる。これにより、図１に示したデータアンプ（ＤＡ）１１５及び１１７がそれぞれ動作状態とされ、メモリセルのデータを増幅し、ＲＷＢＳＴ／Ｎ（Ｅ／Ｏ）信号を駆動する。
【００５０】
その後、信号ＤＬＡが図４に示すように、ワンショット信号として発生され、これにより図１１に示したデータラッチとセレクタ１１９の反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリップフロップにラッチされる。
【００５１】
その後、外部クロック信号ＣＬＫから２つ目のＣＬＫがローレベルからハイレベル（図４のＣ７サイクル）になると、ＳＷＲ信号がローレベルとなり、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶＢ０５にラッチされていた最初のアドレスＡｂ０（偶数）のデータをＯＵＴＴ／Ｎへ出力し、更に出力イネーブル（ＯＥ）信号が図４に示すように、ローレベルからハイレベルに変化することによりデータアウトバッファ１２０を通してＤＱピンから外部へ出力される。
【００５２】
次のクロックＣＬＫでＳＷＲ信号がハイレベルとなり、図１１の反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９にラッチされていた次のアドレスＡｂ１（奇数）のデータが図４に示すようにＯＵＴＴ／Ｎへ出力され、更にデータアウトバッファ１２０を通してＤＱピンから外部へ出力される。
【００５３】
このように、同時に読み出した２ビット分のデータを２クロック使って読み出しながら、次の連続する２つのアドレス（Ａｂ２とＡｂ３）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号と前のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号とが切り換えられる。この時を見計らって、図２に示した信号発生回路１２１によりＤＥ信号ディスエーブルにすることで読み出しデータ、つまりＲＷＢＳＴ（Ｅ）及びＲＷＢＳＴ（Ｏ）とを切り換える。以下、上記と同様にして、アドレスＡｂ２、Ａｂ３のデータが順次外部へ出力され、バースト長４の読み出し動作が完了する。
【００５４】
次に、本発明の第２の実施の形態について説明する。図５は本発明になる半導体記憶装置の要部の信号発生回路の第２の実施の形態の回路図を示す。この信号発生回路は図１の信号発生回路１２１に相当し、この第２の実施の形態は信号発生回路以外は図１の全体構成図と同じである。図５に示す信号発生回路は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ５０２を出力する直列接続された反転回路ＩＮＶ５０１及び５０２と、信号ＰＦＥＮの極性を反転する反転回路ＩＮＶ５０３と、信号ＰＥＮ、Ｎ５０２及び反転回路ＩＮＶ５０３の出力信号Ｎ５０３が入力される３入力ＮＡＮＤ回路ＮＡ５０１と、ＮＡＮＤ回路ＮＡ５０１の出力信号Ｎ５０４を極性反転してクロック信号ＩＣＬＫＡを出力する反転回路ＩＮＶ５０４を有する。
【００５５】
また、図５に示す信号発生回路は、内部クロック信号ＩＣＬＫが入力されて信号Ｎ５０８を出力する４段直列接続された反転回路ＩＮＶ５０５〜ＩＮＶ５０８と、信号Ｎ５０８及び信号ＰＦＥＮが入力されるＡＮＤ回路及びＮＯＲ回路ＮＡＮＯ５０１と、信号ＰＥＮ及び信号ＷＢＳＴが入力されて信号Ｎ５１２を出力するＮＡＮＤ回路ＮＡ５０６と、信号Ｎ５１２が入力されて信号Ｎ５１６を出力する４段直列接続された反転回路ＩＮＶ５１２〜ＩＮＶ５１５と、内部クロック信号ＩＣＬＫに基づいて信号Ｎ５２０を出力する反転回路ＩＮＶ５１６〜ＩＮＶ５１８及びトランスファゲートＴＧ５０１〜ＴＧ５０２と、信号Ｎ５１６及びＮ５２０に基づいて信号Ｎ５２２を出力するＮＯＲ回路ＮＯ５０１と、ＮＡＮＯ５０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥとを出力する反転回路ＩＮＶ５０９〜５１１及びＮＡＮＤ回路ＮＡ５０２を有する。
【００５６】
更に、図５に示す信号発生回路は、クロック信号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号ＷＢＳＴを入力信号として受け、データイネーブル信号ＤＥを出力する反転回路ＩＮＶ５１９〜ＩＮＶ５２４と、ＮＡＮＤ回路ＮＡ５０３〜ＮＡ５０５とからなる回路部を有する。更に、ＮＡＮＤ回路ＮＡ５０３の出力信号Ｎ５２４は、反転回路ＩＮＶ５２５及びＩＮＶ５２６をそれぞれ介して信号ＤＥＯとして取り出され、ＮＡＮＤ回路５０２に供給される。
【００５７】
すなわち、上記の図５に示す信号発生回路は、図２に示した信号発生回路１２１と比較すると、内部クロック信号ＩＣＬＫＡ、信号Ｗ０及び信号ＤＥを発生する回路部分は同一であるが、ライトアンプ活性化信号ＷＡＥを発生する回路部が異なる。
【００５８】
第１の実施の形態では、書き込み動作時、バースト長４のときの最初の２つのアドレス（Ａａ０とＡａ１）への書き込みの後、次の２つのアドレス（Ａａ２とＡａ３）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）は、図４のタイミングチャートでＣ３サイクルのクロック信号ＣＬＫの立ち上がりで切り換わり、これらのアドレスへの実際の書き込み動作はＣ４サイクルのクロック信号ＣＬＫの立ち上がりで行われる。
【００５９】
従って、クロック信号ＣＬＫのクロックサイクルが伸びてくると、ＣＳＬの切り換わりから書き込みデータの切り換わりまで間が空くので、前のサイクルの書き込み動作を行っている最中にＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりがおきる。つまり、新しいアドレスに対して、古いデータを一度書いた後、書き込みデータが新しくなり、正しいデータを書き込むこととなる。この動作自体は間違っていないのだが、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の切り換わりのときに複数のＣＳＬ、つまり関係のないＣＳＬが一瞬立ち上がる可能性があり、最悪の場合、この関係のないアドレスのセンスアンプにデータを書き込む可能性がある。
【００６０】
そこで、図５に示した第２の実施の形態の信号発生回路は、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号が切り換わるのを見計らって、信号ＷＡＥをワンショットパルスとしディスエーブルにすることで、書き込み動作を停止させるようにしている。つまり、複数のＣＳＬが上がる可能性があるときは、書き込み動作を一時中断ことで誤書き込みを防止するものである。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、２ビットプリフェッチ方式の動作時に、実際の書き込み動作（つまり、データインバッファ〜ＲＷＢＳＴ／Ｎ〜ＩＯＴ／Ｎ〜センスアンプ〜メモリセルまで）のみを１クロック周期分遅らせるようにしたため、書き込み動作から読み出し動作の切り換わりの際にリードコマンドの入力を１クロック周期遅らせる必要がなくなり、従来に比べて書き込み動作後に高速に読み出しができる。
【００６２】
また、本発明によれば、書き込み動作時と読み出し動作時のそれぞれにおいて、使用されるイネーブル信号等の各種制御信号は外部クロック信号に基づき、アクティブ期間（ハイレベル期間）と非アクティブ期間（ローレベル期間）のうち非アクティブ期間のみワンショットパルスに制御することにより、サイクルを伸ばすとアクティブ期間がのびていくようにできるため、動作限界サイクルを短くするためにアクティブ期間を短くする必要がなく、タイミング設定が簡単となり、回路の動作マージンを大きくできる。
【００６３】
更に、本発明によれば、書き込み動作時において、カラムセレクトラインの切換中は書き込み動作を一時中断するようにしたため、複数のカラムセレクトラインが立ち上がる可能性があるカラムセレクトラインの切換中の誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の回路構成図である。
【図２】図１中の信号発生回路の第１の実施の形態の詳細回路図である。
【図３】図１中のＰＹＥ信号発生回路の一例の詳細回路図である。
【図４】本発明の第１の実施の形態の動作説明用タイミングチャートである。
【図５】本発明の要部の第２の実施の形態の詳細回路図である。
【図６】従来の一例の回路構成図である。
【図７】図６中の第１の信号発生回路の一例の詳細回路図である。
【図８】図６中の第２の信号発生回路の一例の詳細回路図である。
【図９】図６中のカラムプリデコーダとＰＹＥ信号発生回路の一例の詳細説明図である。
【図１０】図６中のデータインバッファの一例の詳細説明図である。
【図１１】図６中のデータアウトバッファ及びデータラッチとセレクタの一例の詳細説明図である。
【図１２】図６の動作説明用タイミングチャートである。
【符号の説明】
１０１カラムアドレス入力バッファ
１０２ カラムアドレスバッファ及びバーストカウンタ
１０３ 偶数アドレスメモリセルアレイ
１０４、１０７ カラムデコーダ（ＣＤＥＣ）
１０５、１０６ カラムプリデコーダ（ＣＰＤＥＣ）
１０８ 奇数アドレスメモリセルアレイ
１０９ ＰＹＥ信号発生回路
１１０、１１２ メモリセル
１１１、１１３ センスアンプ（ＳＡ）
１１４、１１６ ライトアンプ（ＷＡ）
１１５、１１７ データアンプ（ＤＡ）
１１８ データインバッファ（ＤＩＮ）
１１９ データラッチとセレクタ
１２０ データアウトバッファ（ＤＯＵＴ）
１２１ 信号発生回路
ＩＮＶ２０１〜ＩＮＶ２２４、ＩＮＶ３０１〜ＩＮＶ３１０、ＩＮＶ５０１〜ＩＮＶ５２４ 反転回路
ＮＡ２０１〜ＮＡ２０６、ＮＡ３０１〜ＮＡ３０４、ＮＡ５０１〜ＮＡ５０６ＮＡＮＤ回路
ＮＯ２０１、ＮＯ５０１ ＮＯＲ回路
ＮＡＮＯ２０１、ＮＡＮＯ５０１ ＮＡＮＤ及びＮＯＲ回路
ＴＧ２０１、ＴＧ２０２ トランスファゲート
Claims (5)
- 外部クロック信号に同期して動作し、メモリセルへのアクセス時に偶数アドレス用と奇数アドレス用のカラムセレクトラインを同時に選択し、連続するアドレスの２ビットずつ同時に書き込みや読み出し動作し、外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式が可能な半導体記憶装置において、
前記読出し動作時に、リードコマンドの入力の 1 クロック目に応答してリードアンプを動作状態とし且つ前記カラムセレクトラインを選択し、
外部入力データをデータインバッファを介してライトアンプに供給し、更にカラムセレクトラインにより選択されたメモリセルにセンスアンプを通して書き込む書き込み動作時に、ライトコマンドの 1 クロック目に応答して前記カラムセレクトラインを選択し且つ前記ライトアンプを２クロック目に応答して動作状態とすることを特徴とする半導体記憶装置。 - 外部クロック信号に同期した、第１の内部クロック信号ＩＣＬＫと、書き込み状態か否かを示すＷＢＳＴ信号と、バースト動作状態であるか否かを示すＰＥＮ信号と、前記バースト動作状態時に前記第１の内部クロック信号ＩＣＬＫに同期して発生するＰＦＥＮ信号とを少なくとも発生する信号発生手段と、外部アドレスの保持手段と、偶数アドレスのメモリセルアレイと、奇数アドレスのメモリセルアレイと、外部入出力ピンを介して入力される外部入力データを保持した後前記偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する書き込みデータ入力手段と、前記偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータをラッチした後前記外部入出力ピンへ出力する読み出しデータ出力手段と、前記外部アドレスの保持手段により保持されたアドレスに基づきバースト状態時は連続する２つの内部アドレスと該内部アドレスに対応したＣＳＬ信号を発生する内部アドレス生成手段と、前記内部アドレス生成手段により発生された内部アドレスによるＣＳＬ信号を、所定論理値のときに前記偶数アドレスのメモリセルアレイと前記奇数アドレスのメモリセルアレイの各カラムセレクトラインに別々に同時に供給させるためのＰＹＥ信号を発生するＰＹＥ信号発生回路とを備え、前記バースト状態時に偶数アドレスと奇数アドレスからなる連続する２つのアドレスの各メモリセルを同時にアクセスし、前記外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式による動作を行う半導体記憶装置において、
少なくとも前記信号発生手段により発生された、前記第１の内部クロック信号ＩＣＬＫ、ＷＢＳＴ信号、ＰＥＮ信号及びＰＦＥＮ信号を入力として受け、入力ＰＥＮ信号がバースト状態を示す所定論理値のときは、前記第１の内部クロック信号ＩＣＬＫの立ち上がりに同期して入力ＷＢＳＴ信号が書き込み状態を示す所定論理値に変化したときに、前記入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを前記第１の内部クロック信号ＩＣＬＫの１クロック目で発生すると共に、該第１の内部クロック信号ＩＣＬＫに同期して該ＩＣＬＫの周期の２倍の周期で該第２の内部クロック信号ＩＣＬＫＡを少なくとも発生する信号発生回路を備え、
前記信号発生回路で発生された前記第２の内部クロック信号ＩＣＬＫＡにより、前記外部アドレスの保持手段により外部アドレスを取り込むと共に、前記ＰＹＥ信号発生回路から前記ＰＥＮ信号を遅延した前記所定論理値のＰＹＥ信号を発生させることを特徴とする半導体記憶装置。 - 外部クロック信号に同期した、第１の内部クロック信号ＩＣＬＫと、書き込み状態か否かを示すＷＢＳＴ信号と、バースト動作状態であるか否かを示すＰＥＮ信号と、前記バースト動作状態時に前記第１の内部クロック信号ＩＣＬＫに同期して発生するＰＦＥＮ信号とを少なくとも発生する信号発生手段と、外部アドレスの保持手段と、偶数アドレスのメモリセルアレイと、奇数アドレスのメモリセルアレイと、外部入出力ピンを介して入力される外部入力データを保持した後前記偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する書き込みデータ入力手段と、前記偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータをラッチした後前記外部入出力ピンへ出力する読み出しデータ出力手段と、前記外部アドレスの保持手段により保持されたアドレスに基づきバースト状態時は連続する２つの内部アドレスと該内部アドレスに対応したＣＳＬ信号を発生する内部アドレス生成手段と、前記内部アドレス生成手段により発生された内部アドレスによるＣＳＬ信号を、所定論理値のときに前記偶数アドレスのメモリセルアレイと前記奇数アドレスのメモリセルアレイの各カラムセレクトラインに別々に同時に供給させるためのＰＹＥ信号を発生するＰＹＥ信号発生回路とを備え、前記バースト状態時に偶数アドレスと奇数アドレスからなる連続する２つのアドレスの各メモリセルを同時にアクセスし、前記外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式による動作を行う半導体記憶装置において、
少なくとも前記信号発生手段により発生された、前記第１の内部クロック信号ＩＣＬＫ、ＷＢＳＴ信号、ＰＥＮ信号及びＰＦＥＮ信号を入力として受け、入力ＰＥＮ信号がバースト状態を示す所定論理値のときは、前記第１の内部クロック信号ＩＣＬＫの立ち上がりに同期して入力ＷＢＳＴ信号が書き込み状態を示す所定論理値に変化したときに、前記入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを前記第１の内部クロック信号ＩＣＬＫの１クロック目で発生すると共に、該第１の内部クロック信号ＩＣＬＫに同期して該ＩＣＬＫの周期の２倍の周期で該第２の内部クロック信号ＩＣＬＫＡを発生し、更に前記入力ＰＦＥＮ信号が最初に前記所定論理値になった時に前記書き込みデータ入力手段を動作状態に制御するＷＯ信号及びＷＡＥ信号を発生する信号発生回路を備え、
前記信号発生回路で発生された前記第２の内部クロック信号ＩＣＬＫＡにより、前記外部アドレスの保持手段により外部アドレスを取り込むと共に、前記ＰＹＥ信号発生回路から前記ＰＥＮ信号を遅延した前記所定論理値のＰＹＥ信号を発生させ、前記ＷＯ信号及びＷＡＥ信号により前記第１の内部クロック信号ＩＣＬＫの２クロック目から前記書き込みデータ入力手段を動作状態に制御して前記偶数アドレスと奇数アドレスの各メモリセルアレイへの書き込み動作を開始することを特徴とする半導体記憶装置。 - 前記信号発生回路は、前記偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータを前記読み出しデータ出力手段に供給するためのイネーブル信号ＤＥを発生すると共に、前記第２の内部クロック信号ＩＣＬＫＡをワンショット信号として発生し、前記イネーブル信号ＤＥと前記ＷＯ信号及びＷＡＥ信号は前記第１の内部クロック信号に同期したローレベルからハイレベルのワンショットパルスとして発生することを特徴とする請求項６記載の半導体記憶装置。
- 外部クロック信号に同期した、第１の内部クロック信号ＩＣＬＫと、書き込み状態か否かを示すＷＢＳＴ信号と、バースト動作状態であるか否かを示すＰＥＮ信号と、前記バースト動作状態時に前記第１の内部クロック信号ＩＣＬＫに同期して発生するＰＦＥＮ信号とを少なくとも発生する信号発生手段と、外部アドレスの保持手段と、偶数アドレスのメモリセルアレイと、奇数アドレスのメモリセルアレイと、外部入出力ピンを介して入力される外部入力データを保持した後前記偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する書き込みデータ入力手段と、前記偶数アドレスと奇数アドレスの各メモリセルアレイから読み出された読み出しデータをラッチした後前記外部入出力ピンへ出力する読み出しデータ出力手段と、前記外部アドレスの保持手段により保持されたアドレスに基づきバースト状態時は連続する２つの内部アドレスと該内部アドレスに対応したＣＳＬ信号を発生する内部アドレス生成手段と、前記内部アドレス生成手段により発生された内部アドレスによるＣＳＬ信号を、所定論理値のときに前記偶数アドレスのメモリセルアレイと前記奇数アドレスのメモリセルアレイの各カラムセレクトラインに別々に同時に供給させるためのＰＹＥ信号を発生するＰＹＥ信号発生回路とを備え、前記バースト状態時に偶数アドレスと奇数アドレスからなる連続する２つのアドレスの各メモリセルを同時にアクセスし、前記外部入出力ピンとのアクセスはシリアルに行う２ビットプリフェッチ方式による動作を行う半導体記憶装置において、
少なくとも前記信号発生手段により発生された、前記第１の内部クロック信号ＩＣＬＫ、ＷＢＳＴ信号、ＰＥＮ信号及びＰＦＥＮ信号を入力として受け、入力ＰＥＮ信号がバースト状態を示す所定論理値のときは、前記第１の内部クロック信号ＩＣＬＫの立ち上がりに同期して入力ＷＢＳＴ信号が書き込み状態を示す所定論理値に変化したときに、前記入力ＰＦＥＮ信号が所定論理値になるのを待たずに第２の内部クロック信号ＩＣＬＫＡを前記第１の内部クロック信号ＩＣＬＫの１クロック目で発生し、かつ、該第１の内部クロック信号ＩＣＬＫに同期して該ＩＣＬＫの周期の２倍の周期で該第２の内部クロック信号ＩＣＬＫＡを発生すると共に、前記書き込みデータ入力手段で保持された前記外部入力データを前記偶数アドレスと奇数アドレスの各メモリセルアレイに書き込みデータとして供給する制御信号ＷＡＥをワンショットパルスとして発生し、かつ、該制御信号ＷＡＥの非アクティブ期間を、前記第１の内部クロック信号ＩＣＬＫの立ち上がりから前記偶数アドレスのメモリセルアレイと前記奇数アドレスのメモリセルアレイの各カラムセレクトラインのアドレス値が次のアドレス値に切り換わるまでの期間に設定する信号発生回路を備え、
前記信号発生回路で発生された前記第２の内部クロック信号ＩＣＬＫＡにより、前記外部アドレスの保持手段により外部アドレスを取り込むと共に、前記書き込み動作時において、前記制御信号ＷＡＥの非アクティブ期間は書き込み動作を一時中断することを特徴とする半導体記憶装置。
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