JPS5957379A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は記憶装置、特に主メモリ部とこれに付随するバ
ッファメモリ部とを含み、該主メモリ部内のデータを部
分的に取シ出して該バッファメモリ部に一旦格納した後
、該バッファメモリ部よジ１ビットずつ該データ金読み
出−Ｊ″形式ＮＬ憶装置＾に関する。

（２）技術の背景 上記形式のｆ４［２憶装置ｉｔは各種のデータ処理シス
テムに存在している０本５′ｉ８ｉ明ではその一同とし
１図形処理システム全裸り上ける。図形処理シスデム内
でｅま少なくとも、図形等のデータ金ビット弔位で記１
．＠１−る大賢１キ１°の主メモリ部と、該王メモリ部
内にストアされた大晴のデータケ部分的に１１Ｖ、り出
して−Ｉ皆的に格納するバッファメモリ部と、該バッフ
ァメモリ部に収納されたデータを１ビットずつ読み出し
て、前記図形等の特徴抽出、認＃ｉ！　′４１窒孕行う
図形処理部と？含んでなる。このうち、前配王メモリ部
およびバッファメモリ部ケ含んでなる部分を記１奪装置
と称する。この記憶装置内にれＬｌこれら主メモリ部、
バッファメモリ部ならびに図形処理部ｊ″Ｍｌで転送さ
れるべきデータのｉツｃ出し・書込み？ｌｆ制御全行う
アドレス設ボ部も含む。

このような図形処理システムでは、険めて大計のデータ
全取扱うことから、０１１配記１．は装置は高速に動作
する必要がある。

上記記憶装置における最も一般的な手法は、主メモリ部
より１ビツトずつ）；ソファメモリ郡をてデータの琳込
み全行い、該ノ（ソファメモリ郡よ！７１ビットずつ、
図形処理部に峡出すという手法″Ｃある。然し、このよ
うな１ビツト毎の１１１次処理では、と−Ｃも高速動作
は望めない０ このために、主メモ１月都からそり数ビツト１１久イｒ
？（例えばバイト単位あるいはワー　ド中位）でデータ
金敗り出して処理するという手法が採用されている。実
際には、主メモリ部より枚数ヒ゛ソト単位一括で取り出
したデータｔノくラレル／シ゛リーｒル外゛換部に人力
してシリアルデータにＸ４９％し、その後バッファメモ
リ部に格納するというものでろ；１．）。

然しながらこのよう々手法によると、そのノくう１−′
ル／シリアル俊侯にかなりのｌ片間ケ費すという２４１
１の問題と、実際の図形処岬で（Ｌよ、Ａｉｌ配複数ビ
ット単位の境竹、すなわち・くイＦ　’１Ｆ、界あるい
はワード境界に仕切ってデータ全処理するので（１なく
、任意の二次元アドレス領域で仕切られたデータを処８
！するため、その境界にまたがって存在するデータの処
理がかなり複雑になるという第２の問題を有していた。

（４）発明の目的 本発明は上記問題点を解決することのできる記憶製置区
全提案することを目的とするものである。

（５）発明の構成 上記目的に従い本発明は、主メモリ部から取り出すデー
タが前記複数ビット単位（例えケ」：バイトあるいはワ
ード）の境界にまたがって存在すると否とに拘らず、複
数の該複数ビット単位でｌツ［要のデータを取シ出し、
これら？υ数の複数ビット単位に含まれる全てのデータ
から該所要のデータ全敗り去った残りの不要データｆ：
ｓ、　、読出し時のアト１／スＪ榮作によって、読み出
さないようにしたこと全ｌ侍徴とするものである。

（６）発明の実施例 第１図は本発明において招入−ｒろ記１．＃装置の概略
構成葡示す模式図である。本心におい−Ｃ１１１は主メ
モリ部であり、図１形等のデータ全格納する。

このデータのうち指定された一部のデータ全バッファメ
モリ部１２に取り込み、さらに１ビツトずつ図形処理部
１４に供給する。これら一連のデータの転送全制御する
のが、読出し・書込みｎｔｌ１両ｆｆｌ５１３であシ具
体的にＦｉ、所定のアドレス操作全行う。

なお、南中一点鎖線の左＄１１１１が本発明がビ及する
記憶装置Ｒ１０である。

第２図は第１図におけるテ′−夕の形態？図解的に示す
図である。本図において、主メモリ部１１は多数の複数
ビット中位（以下弔にバイト単位と称丁〕のメモリ領域
２１によって区画される。これはバイト単位でアクセス
−ノーるという通常のメモリアクセス喋作にや拠したに
ｉ／７％ぎない。−万、主メモリ部ｌｌ内に格納される
データに、図形に応じてランダムであり、バイト単位の
整数倍で構成されるものではない。Ｂ−０えば、今、！
特徴抽出、認識等のために、中央処理装置ｐ　（図示せ
ず）よシ、図中のハノチンクヲ施したメモリ領域のデー
タ２２が指定されたとする０そして、このデータ２２は
例えば３０　ｂｉｔ　Ｘ　３０　ｂｉｔの大きさのデー
タであるものとする。ｊなわぢそのＸアドレスおＪ：び
Ｘアドレスはそれぞれ第０ビツトから第２９ビツト（図
中のＯ〜２９）までの３０ビツト構成である。

この指定のデータ２２をバッファメモリ部１２にＪＩＹ
り込むに際し、当該部分（−・ツチングの部分）のみを
取り出すことはできない。なぜなら、主メモリ部１１は
バイト学位でアクセスされろという７ｔｏ常のメモリだ
からである。そこで、データ２２を含み得る最小数のバ
イト学位で、これ全Ｊｌｑり込むとすれば図中点線で囲
んだデー７２２３　ｆｆ全て興り込むことになる。例え
ばＸアドレス指定向について５バイト分（５Ｘ８＝４０
ビツト相当）になる。

図中、第（）ビットから第３９ビット金示す０→：３９
″として表わす。なお、Ｘアドレス方向については１ピ
ット単位で取り込みができる。ぞう゛すると、バッファ
メモリ部１２においては、右下りハツチングを施した部
分のデータ２４．２５が、指定以外の余分なデータとい
うことになるΦなお、Ｘアドレス方向は既述のとおり１
ピット単位で１１Ｖ。

ジ込みがなでれるから、Ｘアドレス方向についてそのよ
うな余分なデータが生ずることはない。

従来は、既述のようにパラ１／ル／シリアル変換してか
らビット単位でバッファメモリ部に格納ツーることにし
ていたため、上ＮＬのような余分なデータ（２４，２５
）ｉバックアメモリ部　ｉｉＢに入る以前に排除できる
が、このためのｊＷ作ｔよ比Ｑツ的？Ｎ　＃ｌｌ’でア
シ、シかもそのパラ１ル／シリアル変換に安１−る時間
が無駄である。

本発明は、このようなパラレル／シリアル％＜　換−ｆ
ｆ−ることなしに、とにかくバッファメモリ部Ｉ２に５
バイト分（上記設置＋すに井つく）全部を一括して取り
込み、バックアメモリ部１２から図形処理部１４に１ビ
ツトずつ読み出゛Ｔ際に、不常なデータ２４．２５を選
択的に排除し、指定のデータ２２のみを読み出すもの七
゛ｒる〇 第３図は本発明に基づ＜１ｉｔＩ、は装置の一ト（≦／
１１１例ケ示−Ｔ回路図である。本図にす？いて、Ｉ２
は、第２図に示すとおり、主メモリ部１１からの書込み
データＷＤ　（ｗｒｉｔｅ　ｄａｔａ　）　ｆ　Ｘ方向
アドレスおよびＹ方向アドレスによっ１’時１ｅされる
２次元゛アドレスによっτ格納することのできるバック
アメモリ部である。この書込みに際しては、Ｘ方向７Ｊ
１込みアドレス発生器（ＷＸ）３１からのＸ方向７１１
込みアドレスとＹ方向書込みアドレス発生器（ＷＹ）３
２からのＹ方向書込みアドレスによって、バッファメモ
リ部１２に対しアドレス指定する。アドレス発生器（Ｗ
Ｘ）３１およびアドレス発生器（Ｗ’Ｙ　）３ｉ；ｊ：
いずれもｉ山常のカウンタで良いｏノカシ■１のクロッ
クにｔｉｌ１期して、アドレス発生器（ＷＸ）　３１．
　ｌよ、既述の設例によれば、１バイトから５バイト寸
で全順次カウントし、５バイト分をカウントし終λたと
き、アドレス発生器（ＷＹ）　３２の内容を１だけイン
クレメントする（ラインＬ、）０なお、アドレス発生器
３１および３２の出力は、そｙｔそれ第１切替器４Ｊす
？よび第２切替器４２全通して、バッファメモリ部１２
の各アドレス人力に印／Ｊｌｌさｆｌ。

る。第４図は第３図におけるバックアメモリ部１２に格
納されたデータの格納状態を図解的に示す図である。本
図中、０，１，２８，２９　　ば、第２図に４〕・ける
Ｙ方向のビット０〜２９のうちのビット０、ビット１、
ビット２８、ビット２９に対応し、■、■、■、■およ
び■は１塊述のＸ方向の５バイトの各々に対応する０従
って、第２図の余分なデータ２４および２５（右下りの
ハンチング）は、第４図に示す右Ｆシのハツチングのｙ
ｌｌ＜配置されて格納される。

かくして格納されたデータ全１ビツトずつ読み出し、そ
の読出しデータケ図形処理部１４に送る。

この続出し操作ｔｊ：Ｘ方向アドレスおよびＹ方向アド
レス全それぞれ発生するＸ方向読出しアドレス発生器（
ＲＸ）５１およびＹ方向読出しアドレス発生器（ＲＹ）
　５２さらにはＸ方向の先頭ビットアドレス金泥１意す
るレジスタ（ｒｘ）５３によってノ賃ｊされる。レジス
タ（ｒｘ）５３は、余分なデータ（第４図の右下りのハ
ツチング）に相当するビット１列えば０〜４ビット全ｉ
；己１．＠する。なお、この余分なデータのピント数ｔ
ユ、既述の中央処Ｊ−！ＩＪ装置において昭識ｉｉＪ能
な数であり、Ｗ７ｅ出しに際して、そのビット数５全レ
ジスタ（ｒｘ）５３にセットしておく。

Ｘ方向読出しアドレス発生器（ＲＸ）５１からの読出し
アドレスとレジスタ（ｒｘ）５３からの先頭ビットアド
レスはフ刀１ｎ器６１において刀り界され、その刀ｎｊ
ツ、結果は上位ビットＸＨとして、第１切替器４１金介
し、バッファメモリ部１２をアクセスする。−万、その
下イヴピットはＸＬとして、第３切替器４３に印加され
る。このように、上位ビットＸ１（と下位ピッ１４Ｌと
に分けてアクセスＪ−るのは、前述の書込み操作が、バ
イトＪＰ位によって一括で高速に行われるのに対し、釉
、出し操作は、図形処理部１４での処理上ビット中位で
なされるからである。この場合、バッファメモリ部１２
力１ら一旦バイト中位の抗出しデータ１也Ｄｔ−取り出
して、さらに第３切替器４３によりピット学位のｉｙｒ
。

出しデータｒｄと−ｒる。従って、この第３切片漸４３
は沖なる８人力ｌ出力のマルチ７レク′す“でイ付成で
きる。この第３切替器４３には、余分なデータに相当す
る５ピツトがオフセットとじ又刃口えられた下位ピント
が印加さ・れるから、読出しデータｒｄは、第４図にお
けるＹ方向のビット０，１・・・２８．２９の各領域毎
に、不要な先頭５ビツト（右下クハッチング）ｔ−飛び
超えて、仇出し金始める。

なお、終りの第５バイト目■に含゛まれる余分なデータ
についてはこれをあえてｂ゛ｆ出し禁止するだめの操作
は不要である。なぜなら、第２図に示す如く、指定嘔れ
７ζデータ２２のＸ方向の長さはＯ〜２９ビットである
ことが分っているから、ｆｆ１ｉｌＮｅ先頭ビットから
３０ビツト経過したところで１ライン分（Ｘ方向のＯ〜
２９ビット）の１況出しを終了すれば良いからである。

この３０ビツトは前記中央処理装置が認識しておシ、第
３図のアドレス発生器（■ζＸ）５１に予めセットされ
ている。

同様の読出し操作はＹ方向の１〜２９ビットについて繰
シ返し行われる。従って、アドレスうら止器（ＲＸ）５
１が５バイト分（■〜■）のＸアドレス全発生する１０
に、ラインＬ、全介して、Ｙ方向読出しアドレス発生器
（Ｉｎ’）５２の内容全またりインクレメントし、その
インクレメントによって２９に到達したとき且つアドレ
スづｉ：止器（ＲＸ　）５１が５バイトケカウントした
ところで、当該データ２２の全ビットの抗出しが終了す
る。

（７）発明の詳細 な説明したように本発明によれは、主メモリ部からバイ
ト単位でデータを取り出し、そのうち必蛯な部分のみを
芒らにピント中１位で取り出すという操作が、複雑な回
路、傾雑な１ｉ！Ｉ　ｒｑをす２することなく高速に行
うことができ、１ｕ１１えは；（ン１形処理システムに
応用してその効果は大で４）る。

【図面の簡単な説明】

第１１ン１は本発明において言及する記憶装置１１の４
１！ｊ略構成を示す模式図、第２図は第１図におけるデ
ータの形態を図解的に示す図、第３図は本発明に基づく
記１．＠装置の一実輸例を示す回路図、第４１女１はｐ
ｆＩＪ３図におけるバッファメモリ部１２に格納された
データの格納状態と図解的に示す図である。 １０・・・記１魔装置彦、　　　　１１・・・主メモリ
部、１２・・・バッファメモリ部、２２・・・必要なデ
ータ、３１・・・Ｘ方向書込みアドレス発生器、３２・
・・Ｙ方向書込みアドレス発生器、４１・・・第１切暑
器、　　　４２・・・第２１；ＩＪ替器、４３・・・第
３切替器、 ５１・・・Ｘ方向読出しアト１／ス発牛器、５２・・・
Ｙ方向読出しアドレス発生器、５３・・・レジスタ、　
　　　６１・・・刀ＩＩ　ｌｆ−Ｍ識、ＷＤ・・・−臀
込みデータ１．１ｌｌ）・・・ｉ読出しデータ、ｒｄ　
・・・ビット単位の胱出しｆ−クリ特許出願人 富士通株式会社 特許出Ｍａ＋代理人 弁理士　　百　木　　　朗 弁理士　　西　ｔＩｉｌ（イ１ｊ　　之弁理士　　内　
１１１　　幸　川 うｅ卵十　山ｒｊ　１１（（之 ＊４旨ｊ

Claims (1)

【特許請求の範囲】
1. １、多数のデータ全格納する主メモリ部（１１）と、主
   メモリ部（１１）においてＸ方向アドレスおよびＹ方向
   アドレスによって特定される２次元アドレスに含まれる
   データ（ＷＤ）ｆｆｉ一時的に格納するバッファメモリ
   部（１２）と、バッファメモリ部（１２）へのデータの
   引込みに際しＸ方向内込みアドレスｔＪＪｌ数ビット単
   位で出力するＸ方向書込みアドレス発生器（３１）およ
   びＹ方向皆込みアドレス全ピット単位でＩＪＪ力するＹ
   方向甲４込みアドレス発生器（３２）と、バッファメモ
   リ部（１２）からのデータの読出しに際しＸ方向読出し
   アドレス１Ｎ数ビット単位で出力するＸ方向読出しアド
   レス発生器（５１）およびＹ方向脱出しアドレス全ビッ
   ト単位で出力するＹ方向読出しアドレス発生ｐ（５２）
   と、その読出しにおいて青き込まれたデータ（Ｗ＋））
   のうち必要な部分（２２）の先頭ビットアドレス全記憶
   するレジスタ（５３）ならひにレジスタ（５３）の出力
   とＸ方向読出しアドレス発生器（５１）の出力とを刀１
   １．讐−する刀１１尊器（６１）と、刀口舅、器（６１
   ）の７Ｊｎ鼻結果の上位ピッＢｘ［Ｂ又はＸ方向書込み
   アドレス発生器（３１）からの出力を釈−的に送出する
   第１切替器（４１）と、Ｘ方向書込みアドレス発生器（
   ３２）からの出力又はＸ方向読出しアドレス発生器（５
   ２）からの出力を択一的に送出する第２切替器（４２）
   ト、７ＪｌＩＪｖ、器（６エ）の加算結果の下位ビット
   （ＸＬ）によってバッファメモリｍ（１２）からの複数
   ビット単位の読出しデータＣＲＩ））’ｒピット単位の
   データ（ｒｄ　）に変換して出力する第３切替器（４３
   ）とからなることを特徴とする記憶装置。