JPS58111169A - メモリのアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンビエーメのメモリのアドレス境界にまたが
る内容を書き変える処理に好適なメモリのアクセス方法
に関する。

コンビ為−夕のメモリの読み書きは、一般に読み書きし
たいメモリのアドレスをアドレスバスを介してメモリに
与え、データバスを介してＣＰＵ内のレジスタの内容を
メモリに書き、またメモリの内容をＣＰＵ内レジスタに
読むという手段【とる。データバスはＣＰＵｈ−固有の
輻をもち、通常８　＊　ｔ６　ｓ　５２ピツト等で構成
される。このデータバス幅のビット数をもつデータは、
ワードと呼ばれ、メモリのアクセスはワード単位または
バイト（８ビツト）単位で行なわれる。メモリもワード
又はバイト単位でアドレス付けされ、従来は、メモリの
読み書きは、アドレス付けされたワード又はバイト単位
で行なわｎていた０したがつて相隣るアドレスの境界に
またがるワード又はバイト単位の読み書きを行うには、
相隣るアドレスの各アドレスごとに内容を読み書きし、
２つのアドレスの内容をビット処理によりワード又はバ
イトにまとめるソフトウェア処理を必要とした〇 以下、図面を用いて、データバス輻が１バイトのＣＰＵ
を例にして説明する。

第１図は、従来のＣＰＵとメモリの関係を示すブロック
図で、１はＣＰＵ、２はデータバス、５はアドレスバス
、４は読み書き切換信号線、５は双方向バッファ、６は
メモリ、７はメモリ選択洒号線、８はデコーダ、９．１
０はそれでれメモリの書込み、読込みに使うデータバス
、１１はアドレスバスの一部でメモリを１バイトごとに
アドレス付けするのに用いる。第２図は＠１図中のメモ
リ６の近傍詳細図で、このメモリはデータバスのビット
数と同数丁なゎち８個のＬＳＩメモリチップ（例えば日
立峡作所製ＨＭ−６１４７）で構成され、これらのＬ８
Ｉはそれぞｎデータバス９．１０の各ピッ）４１に接続
されている。メモリ６にＣＰＵ内レジスタの内容を書込
む場合、ＣＰＵ１からメモリ６のアドレスをアドレスバ
ス３に出力する。このアドレスはデコーダ８によりデコ
ードされ、メモリ選択信号４１７に送られてメモリ６ｔ
−読み書き可能な状態にする。同時にアドレスの下位部
分をアドレスバス１１によりメモリ６に供給し、データ
を書込むアドレスを選択する。読み書き切換信号線４に
は、書込みに切換える信号を出力し、双方向バッファ５
とメモリ６に供給する。ＣＰＵ内レジスタの゛内容は、
データバス２に出力され、双方向バッファ５．データバ
ス９を介してメモリ６内の指定したアドレスに８ビット
同時に１込まｎる。

次に、上記従来例で、＊＊１．、たアドレスの境界にま
たがった８ビツトの内容を書き変える。

すなわちアドレスｎの下位５ビツトとアドレスｎ＋１の
上位５ピツ）［−書き変えΦ場合のソフトウェア処理を
、第５図の７０−チャートによって説明する。まずアド
レスｎの内容ｔ−ＣＰＵ内レジスタに読込む。次（読込
んだデータの下位５ピツ）をクリアして零とする。次に
あらかじめ用意しである書込むデータの上位Ｓビットを
クリアして零とし、上記したＣＰＵレジスタ内データと
ｌ１１１１１和をとる。こうしてアドレスｎにあ−Ｊ′
ｒ：、８ビットの内容の下位５ビツトのみを畜き換えた
データがＣＰＵのレジスタに得られる０このＣＰＵレジ
スタの内容をメモリ６のアドレスｎに書込むことにより
、アドレスｎの下位５ビツトが書き変えられたことにな
る。同様に、アドレスｎ　＋　１の内容ｒｔＣＰＵレジ
スタに続出し、上位５ビツトをクリアし、書込むデータ
の下位５ピツ）をクリアし、両者の論理和をとり、これ
１ｃＰＵレジスメからメモリのアトＬｚスｎ＋１に書込
めば、アドレスｎ　＋　１の上位５ビツトが書き変えら
れたことになる。このような処理でやっと相隣るアドレ
スｎ、ｎ−４−ｔの境界にまたかつ７Ｓ：８ビツトの内
容を書き変えることができる。アドレスの境界にまたが
つた多くのデータの内容を書き換える場合には、第５図
７０−チヤーＦに示した処理を書き変えるバイト数だけ
繰ざなければならず、長い処理時間ｔ−要する。

一例としてメモリ６をＣＲＴディスプレイへの表示用メ
モリとして用いた場合を、第４．５図で説明する・第４
図はＣＲＴ嘲面に’ＡＢＣ＃５文字ご表示した図、第５
図はこの場合に表示用メモリに書かｎている内容を示す
図である。

文字は横方向に間隔も含めて８ドツト、縦方向７ドツト
を用い、各文字は表示用メモリのアドレス境界（・バイ
ト境−界）にまたがって書かれている。かかる表示は、
画面上の任意の位置に文字を表示したい場合や、ワード
プロセサで奇数文字数の行と偶数文字数の行とをセンタ
リングする場合などに必要となる。第４．５図で表示画
面の横方向幅にはｂバイトを割当て、左上から右下の方
向に第５図に示すように、第１行に０拳１・２・・・書
込、第２行にに、に＋ｔ　、に＋２・・・番地、第５行
に２に、　２に−１−ｔ　、　２に＋ｚ・・・番地等と
アドレス付けしている。第５図では、パイ）すなわち番
地境界は実線で、ビット境界は破線で示しである。第５
図で、例えば’Ａ’。

％ＣＩのデータを書込んだ後に％　Ｂｊのデータを書込
む場合、先に書込んだ１ＡＩ　、　％Ｃ＃のデータを残
丁必要があるので、前述の相隣るメモリアドレスの境界
にまたがる８ピツＦを書き変える処理が必要となる。こ
の場合アドレス２に＋１　。

２に＋２からｋおきに８に＋１．８に＋２まで第５図に
示した処１１ｔ−７Ｖ！Ｉ繰返ざねばならず、長い処理
時間【要し、表示速度が落ちるという大きな間■が生じ
ていた。

本発明の目的は上記の如き問題のない、アドレス境界に
またがるビット群（ワード、バイト）に容易にアクセス
できるようにしたメモリ、アクセス方法を提供すること
にある。

上記目的を達成するために本発明においては、従来の如
く、アドレス内省ビットに対応する全メモリチップ【−
挿して、同一アドレスｒｔ選択するように制御Ｔる代り
に、任意にアドレスを特定すると、その隣接アドレスが
生成ざｎる手段と、これら２アドレスのいずれか管制御
信号に応じて切換えて各メモリチップに与え、データ線
に結像Ｔるメキリセルのアドレスを設定する手段と、前
記制御信号【保持する書き変え可能な保持手段とを設け
て、データバスの各個のデータ軸に接続されているメモ
リチップそれｆれの内部で、データ線に結４１１７５れ
るメモリ七ルのアドレスを、隣接両アドレスのいずれに
するかを、保持手段に入れる制−信号で任意に設定でき
るようにし、アドレス境界にまたがるデータバス幅の゛
ビット群にアクセスできるようにした。こうして第３図
７０−チャートに示したソ７トウエナ処理の多くの部分
をハードウェアによりて簡単迅速に処理できるようにし
た９第６図は本発明実施例のＣＰＵとメモリの関係を示
すブ田ツク図である。常に′１′というアドレス情報【
出力Ｔる固定メモリ１４と、加算器１５とで、アドレス
バス１１のアドレス情報ｎに１を加え、隣接アドレス情
報ｎ＋ｚ　ｆニアドレスバス１５に出力する。アドレス
デコーダ１８ハアドレス違択制御信号を保持する８ビツ
トデータラツチ１７を選択して作動させる選択信号を制
＃１ｉｌ１９に出力する０ラツチ１７の８ビツシ出力は
制御信号＠２Ｑｋ介してマ・ルチプレクサ１６に人力２
！ｎる。ラッテ１７にラッテざｎているデータか、例え
ば上位５ビツシが１．下位５ビツシが０でありたとする
と、メモリ６のデータの下位５ビツシに対応するメモリ
チップへは、マルチプレクサ１６によりてアドレスバス
１２管介して、アドレスバス１１のアドレス情報ｎが与
えられ、上位５ビツシに対応するメモリチップへはアド
レスバス１５のアドレス情報口＋１が与えられる◇従つ
てＣＰＵ内レジスタの１バイシのデータをメモリアドレ
スｎにストアする処理をさせると、実際には、下位５ビ
ツトはメモリアドレスｎの下位５ピツ）にストアされる
が、上位５ビツトはメモリアドレスｎ　−）−１の上位
ＳピッＦにストアされる。その際、メモリアドレスｎの
上位５ピツ）、ｎ＋１の下位５ピツドは影響を受けず、
上記処理前の値を保持する。すなわち本発明を実施すれ
ば、相隣るメモリアドレスの境界にまたがったデータバ
ス幅のビット群にアクセス可能となる０上記説明では加
算器１５を用いたが、その代りに減算器ｅ用いわば、ア
ドレスｎとｎ　−１の相隣るアドレス境界にまたかつた
アクセスか可能になることは明らかである。ラッチ１７
の全ビットｔ？ｏにすれば、メモリ６を構成する全メモ
リチップにアドレスバス１１のアドレス情報ｎが与えら
れるが、これは従来の、アドレス境界にまたがらないメ
モリアクセス法と同じである。

第７図は本発明実施例のメモリ近傍胛細図である。第６
図に示したマルチプレクサ１６は、データバスのビット
数すなわち８個の同一マルチプレクサで構成ざｎ、アド
レスバス１１と、加算器１５の出力アドレスバス１５と
を、ラッチ＄７の制御信号４Ｉ２０経由の出力によって
切換えてアドレスバス１２に出力させ、個々のメモリチ
ップにアドレス情報を与える。８個のマルチプレクサは
、ラッチ１７に保持ざｎているデータによって各個独立
に制御される。例えば、下位５ビツトが０、上位５ビツ
トが１のデータをラッチ１７に書込んで保持させれば、
ラッチ１７からの制御信号線２０には下位５ビツトに低
、上位５ビツトに高の信号が出力され、これらの信号が
８個のメモリチップに与えるアドレスを決めるマルチプ
レクサの切換え信号として、８個のマルチプレクサそｎ
ぞれに供給され、低の信号を供給されたマルチプレクサ
はアドレスバス１１のアドレス情報ｎを、高の信号を供
給されたマルチプレクサはアドレス１５のアドレス情報
ｎ＋ｚを、メモリ？　ｆｆ　Ｆ＆ｌｌｔするアドレス情
報としてアドレスバス１２に出力Ｔるため、メモリ６の
下位５ビツトに対応Ｔるメモリチップには、アドレス情
報ｎが、上位Ｓビットに対応するメモリチップには、ア
ドレス情−ｎ　＋　ｔが与えられる。固定メモリ１４は
、常に１というアドレス情報を加算４１１５に与えれば
よく、アドレスの最下位ビットｒｒ：１（高レベルに１
ルアツブ）、他のビットを０（低レベルにアース）に固
定Ｔることにより簡単に構成できる。

本発明を実施して、アドレスｎの下位５ビツトとアドレ
スｎ−１−１の上位５ビツト、すなわちアドレス境界に
またがった８ビツトを書き変えるソフトウェア処理を、
第８図７シチヤーＦによって説明する。まずアドレス切
換用マルチプレクサに対Ｔる切換制御信号のｆ−ｆｉを
５”Ｊ’ｆ１７に書込む。例えば、アドレスｎの下位５
ビツトとアドレスｎ　−１−１の上位Ｓビットを書き変
える場合は、第８図に示すように、上位５ビツトが１、
下位５ビツトが０のデータをラッテ１７に書込む。次に
、あらかじめ用意しである書込むデータを、アドレスｎ
にストアＴる処ＩｉＩをさせれば、メモリ６の下位５ビ
ツトに対応するメモリチップには七ル選択情報として、
アドレ２０か、上位Ｓビットに対応するメモリチップに
はアドレスｎ−＋ｌが与えられるため、書込むデー＊の
下位ｓビットの内容が、アドレスｎの下位５ビツトにス
トアされ、上位Ｓビットの内容が、アドレスｎ＋１の上
位５ビツトにストアされる。その際、アドレスｎの上位
５ビツトと、アドレスｎ　＋１の下位５ビツトは何の影
響も受けず、元のままの内容が保存ざｎる０第８１！ｉ
！Ｑの７０−チャートを、従来の処理【示す第５図の７
０−チャートと比較すると、処理が極めて簡単化されて
いることがよくわかる。第４．５図に例示したようなメ
モリ書き変えのデータ量が多い場合、従来は第Ｓ図に示
したかなり長いソフトウェア処理を７回繰返す必要があ
りたが、本発明を実施丁れば、第８図７０−チャートの
第１項であるラッチ１７にアドレス切換制御データを書
込むことを一度だけ行なっておけば、その後は、同図第
２項である書き変えるデータのメモリ６へのストア処１
１１ｔ−７回繰返すだけでよく、ソフトウェアのサイズ
、処理時間とも極めてわずかになる。

第７図に示した本発明実施例では、メモリ６の個々のメ
モリチップに与えるアドレスｔ−Ｔべて独立して制御可
能とするため、マルチプレクサＩ６ｆメモリチップの個
数と同数設けたが、例えば２ビット単位で制御してＴむ
システムでは４個のマルチプレクサを設ければＴみ、４
ビット単位で制御Ｔれば十分なシステムでは２個のマル
チプレクサ【設ければよいことは明らかである。

以上説明したように本発明によれば、ワード巣位、バイ
ト単位でアドレス付けされたメモリを用いるコンビ晶−
夕において、相隣るアドレスの境界にまたかるメモリ内
容の読み書きの処理が従来に比し大幅に簡略化される効
果が得られ、その効果はアドレス境界にまたがって読み
書きされるデータ量か多くなるほど顕著になる。

なおデータバス輻１バイトの実施例について説明したが
、データバス幅に関係なく本発明を実施できることは明
らかである。

【図面の簡単な説明】

第１図は従来のコンビ島−夕のメモリ回路のブロック図
、第２図はそのメモリの詳細図、第Ｓ図は従来のメモリ
書き変え処理の７０−チャート、第４図はＣＲＴ文字表
示例図、第５図は同表示例に対応するメモリ内容を示す
図、第６図は本発明【実施したコンビ為−夕のメモリ回
路のブロック図、第７図は本発明実施例のメモリ詳細図
、第８図は本発明実施例におけるメモリ書き変え処理の
７０−チャー）である０１・・・ＣＰＵ、　　　　　　
２・・・データバス、Ｓ・・・アドレスバス、　　４・
・・読み書き切換信号線、５・・・双方同バッファ、６
・・・メモリ、７・・・メモリ選択信号線、 ８・・・デコーダ、１５・・・加算器、１４・・・固定
メモリ、１６・・・マルチプレクサ、１７・・・ラッチ
、１Ｂ・・・アドレスデコーダ、２０・・・制御信号線
。 鼻面１ム曹上　飽　１）翻　□ｉ鎮 １（眉へ茸纏工　覆　悶　刊　！“ｈ 第１口 オ　２ｒ！Ｑ 第４の 第５ｆｆｉ ／！１−ｂ　　囚 オフ胆 オどの 手続補正書（′Ｍ、） ！ド件の表示 昭和５６　年特許願第　２０６９０６号発明の名称　　
メモリのアクセス方法 補正をする者 ｔ５１０１株式会社　日　立　製　作　折代　表　６　
　三　　　１）　勝　　茂代　　　理　　　人

Claims (1)

【特許請求の範囲】
1. 所定ノ複数ヒツトを単位にしてアドレスをつけ、該ピッ
   ト数と同数の、そｎぞれ別のデータ線に接続したメモリ
   チップを備え、各アドレス内のそれぞれのピッＦに、そ
   ｎぞれ別のメモリテップ内のセルを対応させ、少なくと
   も中央処理装置で読み書き可能に構成したコンビ為−タ
   のメモリにおいて、任意に特定したアドレスに対し隣接
   アドレスを生成Ｔる手段と、これら２アドレスのいずれ
   かを制御ｌ信号に応じて選択して前記メモリチップのそ
   ｎぞれに与えてデータ線に結＠するセルのアドレスを設
   定する手段と、前記制ｍ信号を保持する書き変え可能な
   保持手段とにより、メモリの任意に特定した隣接２アド
   レスの境界にまたがるデータ線数と同数のビット群にア
   クセスするようにしたことを特徴とするメモリのアクセ
   ス方法。