JPS63117392A - メモリにアドレスする方法およびこの方法を応用したアドレスカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリにアドレスする方法に関するものであ
る。本発明はまた、このアドレス方法を応用したアドレ
スカウンタの改良にも関する。

従来の技術 メモリは、様々なデータを２進数の形態で記録または記
憶させるための電子素子である。取扱いを容易にするた
め、メモリは様々な大きさの複数の領域に分割されてい
るのが普通である。これら領域にアクセスするための条
件は、メモリの製造に用いられた技術や、所定の領域へ
のアクセスが特定のユーザーのみに可能であるようにす
るのに必要とされる制約その他によって異なる。

さらに、安全性が重要な課題となる「メモリカード」の
ような分野においては、各領域がさらに所定数のワード
からなる複数のブロックに分割されている。このとき、
各ワードには２進数であるビットが所定数台まれている
。各ブロックがさらにサブブロックに分割される場合や
各サブブロックがさらにザブサブブロックに分割される
場合もある。もちろんこれらサブブロックやサブサブブ
ロックには所定数のワードが含まれている。この場合、
各ブロック、各サブブロック、または、各サブサブブロ
ックの第１番目のワードまたはワード群は、該当するブ
ロック、サブブロック、または、サブサブブロックの残
り部分へのアクセスを可能にするという特殊な機能を担
う。

一般に、メモリ内の様々なワードにアクセスする。のに
は、何種類かの制御信号を使用するアドレスカウンタが
用いられる。特に、ワイヤード論理メモリにおいては、
アドレスカウンタは、カウントをインクリメントさせて
、１つのワードから次のワードへと順番にアドレスする
操作と、ゼロアドレスにリターンするリセット操作を行
わせることができる。

発明が解決しようとする問題点 ところで、メモリが複数のブロックに分割されており、
第１番目のワードまたはワード群により残りのブロック
にアクセスすることが可能であるという特殊な機能を有
するアドレスシステムはアドレスに時間がかかる。とい
うのは、ブロックへのアクセス条件を書き込むためには
、このブロック内に所定のワードを書き込んだ後にこの
ブロックの先頭にリターンする必要があるからである。

。 このような操作は、アドレスをゼロにセットした後、こ
のアドレスがブロックの第１番目のワードまたはワード
群のアドレスと等しくなるまでアドレスをインクリメン
トさせることによってのみ可能である。この条件はサブ
ブロックやサブサブブロックにアクセスする場合も同様
である。従って、ブロック単位で容易にアクセスでき、
場合によってはさらに、ブロックに含まれるサブブロッ
ク単位で、あるいは、このサブブロックに含まれるサブ
サブブロック単位でアクセスできるアドレス方法が望ま
れている。

問題点を解決するための手段 従って、本発明によれば、複数のブロックに分割され、
各ブロックがさらに複数のサブブロックに分割された少
なくとも１つの領域を備え、各ブロックは２ｎ個のワー
ド（ただしｎは１以上）からなり、上記各サブブロック
は　２　Ｉｌ＋、　２ｎ２、。

８１、２ｎ″個のワード（ただし　ｎ１、ｎ２１０．０
、ｎｍはゼロ以上であり、かつ、ｎ＞ｎｌ：＞ｎ２．、
　、＞ｎｍの関係を満たす）からなり、各ワードには２
進アドレスカウンタによりアドレス可能であるメモリの
アドレス方法であって、１つのワードから次のワードへ
と順番にアドレスするか、あるいは、ブロック単位でア
ドレスするかを選択してアドレスを行うことを特徴とす
る方法が提供される。

アドレス操作は、インクリメント単位をインクリメント
するか、または、２ｎ　　（ただしｎは１以上）ずつイ
ンクリメントするかを選択して行うことが好ましい。

本発明の別の特徴によれば、サブブロックが存在してい
るときには、インクリメント単位として２ｎ′、２ｎ′
、　、　、　、２＋’ｌｌｌを選択してインクリメント
してサブブロック単位でアドレス操作を行うことが可能
である。

さらに、本発明の方法においてはブロックの先頭にリタ
ーンすることができる。ブロックの先頭へのリターンを
実施するためには、アドレスのｎ個の下位ビットをリセ
ットすることが好ましい。

さらに、サブブロックが存在しているときには、アドレ
スのｎ１、ｎ２・・・０、ｎｍ個（ただしｎ＞ｎｌ＞ｎ
２・・・＞ｎｍである）の下位ビットをリセットするこ
とにより該サブブロックの先頭へのリターンを行うこと
が好ましい。

本発明によればさらに、ｍ段（ただし２ｎ′はメモリの
ワード数に対応する）からなり、各段はリセット用の１
個の入力と１個の出力を備え、１ずつのカウントを行う
２進アドレスカウンタであって、該２進アドレスカウン
タがさらに、インクリメント単位を２°にする手段（た
だし賃はｍ以下である）と、アドレスのｎ個の下位ビッ
トをリセットする手段とを備えるアドレスカウンタが提
供される。

本発明の別の特徴によれば、サブブロックが存在してい
るときには、このアドレスカウンタが、インクリメント
単位を２ｎ１．２ｎ′１．＋　＋　、２ｎ′″にする手
段と、アドレスのｎ１、ｎ２１１００、ｎｍ個の下位ビ
ットをリセットする手段とをさらに備えている。

本発明の好ましい実施態様によれば、インクリメント単
位を２ｎにする、または、インクリメント単位を２ｎ１
．２ｎ２第１１１．２ｎ′″にする上記手段が１個の排
他的ＯＲゲートを備え、該排他的ＯＲゲートの各入力に
は上記アドレスカウンタの第ｎ段の出力とジャンプパル
スとが、または、第ｎ１段、第ｎ２段１１００、第ｎｍ
段の出力とジャンプパルスとが入力され、該排他的ＯＲ
ゲートの出力は上記アドレスカウンタの第（ｎ＋１）段
、または、第（ｎｉ＋１）段、第（ｎ２＋１）段１７９
０、第（ｎｍ＋１）段の入力に接続されている。

さらに、本発明の別の好ましい実施態様によれば、ｎ個
の下位ビット、または、ｎ１、ｎ２、。

、　０、ｎｍ個の下位ビットをリセットする上記手段が
１個のＯＲゲートを備え、該ＯＲゲートの各入力にはブ
ロックリセット信号またはサブブロックリセット信号と
カウンタリセット信号が入力され、該ＯＲゲートの出力
は上記アドレスカウンタのｎ個の下位段、または、ｎ１
、ｎ２１６１６、ｎｍ個の下位段のリセット入力に接続
されている。

本発明のその他の特徴および利点は、添付の図面を参照
した実施例についての以下の説明により明らかになろう
。

なお、記述を簡単にするために対応する要素には同一の
参照番号を付しである。

実施例 第１図は、メモリと、人出力バッファ回路のうちのいく
つかと、メモリとの接続回路とを示す図である。本発明
の範囲に含まれるメモリ１としては、ＲＡＭ、ＲＯＭ、
ＥＰＲＯＭＳＥＥＰＲＯＭなどのメモリがある。

図示したメモリは、１２８行×１２８列のマトリックス
の形態にした１６．３２４個のメモリセルを含んでいる
。第１図のブロックダイヤグラムは機能を示すものであ
って、集積回路の実際のレイアウトを示すものではない
ことをここで断っておく。この図では、１２８本の列接
緯線Ｙ１〜Ｙ１２８は列選択器２に接続されている。さ
らに詳細に説明すると、第１図には８個の列選択器があ
り、それぞれは、１６本の列接緯線に接続されたマルチ
プレクサに対応している。列選択器は、プログラム用、
または、人出力バッファ回路６のうちの１つとの接続用
に使用する。図示のメモリには８ビツトのワードが記憶
される。このことについては後に詳しく説明する。列選
択器２は１６出力の列デコーダ３に接続されている。こ
の列デコーダ３は、各列選択器に接続された１６本の列
接緯線のうちの１本を選択するのに使用する。また、１
２８本の行接続線Ｘ１〜Ｘ１２８は行デコーダ４に接続
されている。

列デコーダ３と行デコーダ４はいずれもバッファ回路（
図示せず）を介してアドレスカウンタ５に接続されてい
る。このアドレスカウンタ５は１１個の出力ＡＯ〜ＡＩ
Ｏを有する。列デコーダ３は、アドレスカウンタ５０４
個の下位ビット出力ＡＯ１Ａ１、Ａ２、Ａ３に接続され
ている。これに対して行デコーダはそれ以外の出力Ａ４
〜ＡＩＯに接続されている。このアドレスカウンタには
制御用論理回路７からの多数の制御信号が入力される。

従来のメモリにおいては、主要な制御信号は、インクリ
メント信号Ｉとリセット信号ＲＡＺである。本発明の実
施例においては、ブロックおよびサブブロックのアドレ
スを行うジャンプ信号ＩｎとＩｎｌのほか、ブロックお
よびサブブロックの段階でリセットを行うブロックリセ
ット信号ＲＡＺＢとサブブロックリセット信号ＲＡＺＢ
Ｉがアドレスカウンタ５にさらに入力される。制御用論
理回路からはメモリの読出し／書込み操作に使用する信
号Ｗも出力される。

例えばメモリ１は所定数のデータを２進数の形態で記録
または記憶することができるように設゛計されている。

一般に、データのうちのいくつかはアクセスデータとし
て別扱いであり、メモリの特定の領域に記録されている
。取扱いを容易にするため、通常はメモリが様々な大き
さの複数の領域に分割されている。このような領域が第
１図のメモリ内に実線で示されている。さらに、データ
の取扱いを容易にするため、通常は１つの領域が大きさ
の決まった複数のブロックに分割されている。

必要に応じてこのブロックはさらにサブブロックに分割
される。例えば第１図の実施例においては、図示された
領域が３２個の８ビツトワードからなる２つのブロック
に分割され、各ブロックはさらに１６個の８ビツトワー
ドからなる２つのサブブロックに分割されている。メモ
リがこのように分割されている場合には、メモリがブロ
ック単位でアドレスでき、必要な場合にはさらにサブブ
ロック単位でアドレスできるようにしてワードへのアク
セス時間を短縮することが重要である。このためには、
本発明ではアドレスカウンタのインクリメント単位を１
．２ｎ、または、２？ｌｌにしてアドレスを行う。イン
クリメント単位を１にしたアドレス操作とは、１つのワ
ードから次のワードへと順番にアドレスする方法である
。また、インクリメント単位を２ｎにしたアドレス操作
とは、図示の実施例ではインクリメント単位を２ｎ、す
なわち、２５＝３２ワードにしてアドレスし、１つのブ
ロックから次のブロックへと容易に移動できるようにす
る方法である。さらに、インクリメント単位を２ｎ′に
したアドレス操作とは、図示の実施例ではインクリメン
ト単位を２’＝１６ワードにしてアドレスし、１つのサ
ブブロックから次のサブブロックへと容易に移動できる
ようにする方法である。

以上に加えて、アドレスをブロック単位で行っていると
きにアドレスカウンタ全体がリセットされるのを防止す
るために、ブロック単位リセット信号ＲＡＺＢおよびサ
ブブロック単位リセット信号ＲＡＺＢ１を発生させる。

このためには、ブロック単位リセット信号ＲＡＺＢを用
いてアドレスカウンタのｎ個の下位ビットをリセットし
、サブブロック単位リセット信号ＲＡＺＢＩを用いてｎ
１個（ただしｎはｎｌよりも大きい）の下位ビットをリ
セットする。このことに関しては後に詳しく説明する。

このようにブロック単位およびサブブロック単位でアド
レスするとアドレス時間を大きく短縮することができる
。インクリメント単位が２ｎの場合には２ｎ回の制御で
はなく１回の制御で１つのブロックから次のブロックに
移ることができ、アドレス時間はブロック長に比例して
短縮される。

実際、ブロック長が長いほどアドレス時間が大きく短縮
される。さらに、ブロック単位でリセットできることに
よる時間短縮もある。というのは、ブロックに書込みを
行うときには、書込み後のブロックにアクセスする条件
を変更するためにこのブロックの先頭にリターンして最
初のワードを書き込むことが必要になる場合があるから
である。

ブロック単位でリセットす乞ことができないと、選択し
たワードを書き込み、次いでアドレスをゼロに戻し、最
初のワードを書き込むためにアドレスカウンタの値を選
択したブロックの先頭の値に等しくなるまで増加させる
必要がある。選択的にリセットできると選択したブロッ
クのワードが書き込まれ、次いでブロックの先頭がゼロ
に戻り、アクセス制御ワードが書き込まれる。この場合
、短縮される時間は、メモリアレイ中のブロックの位置
により異なる。例えば、上位のアドレスに位置するブロ
ックはど大きく時間を短縮することができる。同様のこ
とがサブブロックにもあてはまる。

第２図〜第４図を参照して、ワイヤード論理で構成され
たメモリを備える電子システムで使用されるアドレスカ
ウンタの実施例を説明する。使用されるアドレスカウン
タは、リセット入力付のフリップフロップを用いて構成
する。基本となるフリップフロップが第２図に示されて
いる。このフリップフロップは６個のＮＯＲゲート０１
〜０６で構成されており、インクリメント単位入力Ｉと
、リセット入力ＲＡ　Ｚと、１個の出力Ｓを備えている
。これら６個のＮＯＲゲー）０１〜０６の接続は第２図
に示した通りである。この接続法は当業者には周知なの
で、ここでは説明を省略する。第２図のフリップフロッ
プを用いると、インクリメント単位入力Ｉに入力される
信号の立上りで出力Ｓの状態が変化する。例えば出力Ｓ
が「１」であれば、その状態が「０」に変化する。逆の
場合にも同様なことが起こる。さらに、リセット入力Ｒ
ＡＺにパルス「１」を入力すると、出力Ｓが強制的に「
０」にされる。

第３図に示すように、アドレスカウンタはｍ個のフリッ
プフロップを組み合せて構成する。例えば第１図の実施
例に対応させるためには、フリップフロップを１１個用
いる。各フリップフロップＢの出力は次段のフリップフ
ロップの入力Ｉに接続されている。また、各フリップフ
ロップの１１個の出力ＡＯ〜ＡＩＯは行デコーダと列デ
コーダに送られる。さらに、フリップフロップＢのリセ
ット入力ＲＡＺにはリセット信号ＲＡＺが並列に入力さ
れる。

本発明を応用するため、第３図のアドレスカウンタは第
４図に示すように変更する。つまり、インクリメント単
位を２ｈまたは２　ｈｌにして、ｎ個またはｎ１個の下
位ビットのみをリセットできるようにする。すなわち、
第４図においては、アドレスカウンタのインクリメント
単位は２５または２４であり、リセットされるのは下位
の５ビツトまたは４ビツトである。このようにするため
に、第５番目と第６番目のフリップフロップの間に排他
的ＯＲゲート１０を接続する。この排他的ＯＲゲート１
０は、一方の入力に第５番目のフリップフロップの出力
Ａ４が入力され、制御用論理入力にはインクリメント単
位信号Ｉｎが入力される。従って、パルスが排他的ＯＲ
ゲート１０のインクリメント単位信号入力Ｉｎに入力さ
れるとフリップフロップの出力Ａ５の状態が変化してア
ドレスが２５増加する。同様に、第４番目と第５番目の
フリップフロップの間に排他的ＯＲゲート１０′が接続
されている。この排他的ＯＲゲート１０′　は、一方の
入力に第４番目のフリップ７０ツブの出力へ３が入力さ
れ、制御用論理入力にはインクリメント単位信号Ｉｎｌ
が入力される。パルスＩｎｌが排他的ＯＲゲート１０′
　に入力されると、出力Ａ４の状態が変化してアドレス
が２４増加する。さらに、ブロック単位でリセットを行
うためにＯＲゲート１１を接続する。このＯＲゲート１
１は、一方の入力にリセット信号ＲＡＺが入力され、他
方の入力に制御用論理回路からの信号ＲＡＺＢが入力さ
れる。

このＯＲゲート１１の出力は下位の５個のフリップフロ
ップのリセット入力に接続されている。これらフリップ
フロップの出力はそれぞれＡ４〜ＡＯである。同様に、
サブブロック単位でリセットを行うためにＯＲゲート１
１′が接続されている。このＯＲゲート１１′は、一方
の入力にリセット信号Ｒ’Ａ　Ｚが入力され、他方の入
力に制御用論理回路からの信号ＲＡＺＢＩが入力される
。このＯＲゲ−）１１’の出力は下位の４個のフリップ
フロップのリセット入力に接続されている。

ここに説明したアドレスカウンタは単なる一例である。

当業者であれば別のタイプのアドレスカウンタを用いて
容易に本発明を実施することができよう。なお、上記の
アドレスカウンタには単純であるという利点がある。

当業者であればさらに、サブブロックを分割することお
よび／またはインクリメント単位決定またはリセット操
作をこのサブブロック単位で行うことも容易であろう。

【図面の簡単な説明】

第１図は、本発明を適用するメモリの全体の構成を示す
図である。 第２図は、２進アドレスカウンタに用いられるフリップ
フロップの接続の状態を示す図である。 第３図は、従来の２進アドレスカウンタの概略図である
。 第４図は、本発明の２進アドレスカウンタを示す図であ
る。 （主な参照番号） １・・メモリ、　　　　２・・列選択器、３・・列デコ
ーダ、　　　４・・行デコーダ、５・・アドレスカウン
タ、 ６・・人出力バッフ７回路、 ７・・制御用論理回路、 １０．１０′　　・・排他的ＯＲゲート、１１．１１′
　　・　・ＯＲゲート、 Ｂ・・フリップフロップ、 ０１〜０６　・　・ＮＯＲゲート、

Claims (1)

1. 【特許請求の範囲】 （１）複数のブロックに分割され、各ブロックがさらに
   複数のサブブロックに分割された少なくとも１つの領域
   を備え、各ブロックは２＾ｎ個のワード（ただしｎは１
   以上）からなり、上記各サブブロックは２＾ｎ＾１、２
   ＾ｎ＾１、・・・、２＾ｎ＾ｍ個のワード（ただしｎ１
   、ｎ２、・・・、ｎｍはゼロ以上であり、かつ、ｎ＞ｎ
   １＞ｎ２・・・＞ｎｍの関係を満たす）からなり、各ワ
   ードには２進アドレスカウンタによるアドレス可能であ
   るメモリのアドレス方法であって、 １つのワードから次のワードへと順番にアドレスするか
   、あるいは、ブロック単位でアドレスするかを選択して
   アドレスを行うことを特徴とする（２）インクリメント
   単位として１または２＾ｎ（ただしｎは１以上）を選択
   してアドレス操作を行うことを特徴とする特許請求の範
   囲第１項に記載の方法。 （３）ブロックの先頭へのリターン方法を有することを
   特徴とする特許請求の範囲第１項に記載の方法。 （４）ブロックの先頭への上記リターン方法が、アドレ
   スのｎ個の下位ビットのリセットであることを特徴とす
   る特許請求の範囲第３項に記載の方法。 （５）上記サブブロックが存在しているときに、インク
   リメント単位として２＾ｎ＾１、２＾ｎ＾２、・・・、
   ２＾ｎ＾ｍを用いてアドレス操作を行うことを特徴とす
   る特許請求の範囲第１項に記載の方法。 （６）上記サブブロックが存在しているときに、アドレ
   スのｎ１、ｎ２、・・・、ｎｍ個の下位ビットをリセッ
   トすることにより該サブブロックの先頭へのリターンを
   行うことを特徴とする特許請求の範囲第１項に記載の方
   法。 （７）複数のブロックに分割され、各ブロックがさらに
   複数のサブブロックに分割された少なくとも１つの領域
   を備え、各ブロックは２＾ｎ個のワード（ただしｎは１
   以上）からなり、上記各サブブロックは２＾ｎ＾１、２
   ＾ｎ＾２、・・・、２＾ｎ＾ｍ個のワード（ただしｎ１
   、ｎ２、・・・、ｎｍはゼロ以上であり、かつ、ｎ＞ｎ
   １＞ｎ２・・・＞ｎｍの関係を満たす）からなり、各ワ
   ードには２進アドレスカウンタによりアドレス可能であ
   るメモリにおいて、１つのワードから次のワードへと順
   番にアドレスするか、あるいは、ブロック単位でアドレ
   スするかを選択してアドレスを行う方法を実施するため
   の２進アドレスカウンタであって 該２進アドレスカウンタは、ｍ段（ただし２＾ｍは内部
   のメモリのワード数に対応する）からなり、各段はリセ
   ット用の１個の入力と１個の出力を備えて、１ずつのカ
   ウントを行うようになされており、 該２進アドレスカウンタはさらに、インクリメント単位
   を２＾ｎにする第１の手段（ただしｎはｍ以下である）
   と、アドレスのｎ個の下位ビットをリセットする手段と
   を備えることを特徴とするアドレスカウンタ。 （８）インクリメント単位を２＾ｎ＾１、２＾ｎ＾２、
   ・・２ｎｍにする第２の手段をさらに備えることを特徴
   とする特許請求の範囲第７項に記載のアドレスカウンタ
   。 （９）インクリメント単位を２＾ｎにする上記第１の手
   段が１個の排他的ＯＲゲートを備え、該排他的ＯＲゲー
   トの各入力には上記アドレスカウンタの第ｎ段の出力と
   ジャンプパルスとが入力され、該排他的ＯＲゲートの出
   力は上記アドレスカウンタの第（ｎ＋１）段の入力に接
   続されていることを特徴とする特許請求の範囲第７項に
   記載のアドレスカウンタ。 （１０）インクリメント単位を２＾ｎ＾１、２＾ｎ＾２
   、・・・、２＾ｎ＾ｍにする上記第２の手段が１個の排
   他的ＯＲゲートを備え、該排他的ＯＲゲートの各入力に
   は上記アドレスカウンタの第ｎ１段、第ｎ２段、・・・
   、第ｎｍ段の出力とジャンプパルスとが入力され、該排
   他的ＯＲゲートの出力は上記アドレスカウンタの第（ｎ
   １＋１）段、第（ｎ２＋１）段、・・・、第（ｎｍ＋１
   ）段の入力に接続されていることを特徴とする特許請求
   の範囲第８項に記載のアドレスカウンタ。 （１１）アドレスのｎ個の下位ビットをリセットする手
   段をさらに備えることを特徴とする特許請求の範囲第７
   項に記載のアドレスカウンタ。 （１２）アドレスのｎ１、ｎ２、・・・、ｎｍ個の下位
   ビットをリセットする手段をさらに備えることを特徴と
   する特許請求の範囲第８項に記載のアドレスカウンタ。 （１３）ｎ個の下位ビットをリセットする上記手段が１
   個のＯＲゲートを備え、該ＯＲゲートの各入力にはブロ
   ックリセット信号とアドレスカウンタリセット信号が入
   力され、該ＯＲゲートの出力は上記アドレスカウンタの
   ｎ個の下位段のリセット入力に接続されていることを特
   徴とする特許請求の範囲第１１項に記載のアドレスカウ
   ンタ。 （１４）ｎ１、ｎ２、・・・、ｎｍ個の下位ビットをリ
   セットする上記手段が１個のＯＲゲートを備え、該ＯＲ
   ゲートの各入力にはサブブロックリセット信号とカウン
   タリセット信号が入力され、該ＯＲゲートの出力は上記
   アドレスカウンタのｎ１、ｎ２、・・・、ｎｍ個の下位
   段のリセット入力に接続されていることを特徴とする特
   許請求の範囲第１２項に記載のアドレスカウンタ。