JPH09259582A - モードレジスタ制御回路およびこれを有する半導体装置 - Google Patents
モードレジスタ制御回路およびこれを有する半導体装置Info
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- JPH09259582A JPH09259582A JP8063536A JP6353696A JPH09259582A JP H09259582 A JPH09259582 A JP H09259582A JP 8063536 A JP8063536 A JP 8063536A JP 6353696 A JP6353696 A JP 6353696A JP H09259582 A JPH09259582 A JP H09259582A
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Abstract
(57)【要約】
【課題】 ＳＤＲＡＭ等のモードレジスタ制御回路に関
し、電源投入時または電源投入時以後のアイドル状態に
おいて異常電流が流れないようにすることができるモー
ドレジスタ制御回路およびこれを有する半導体装置を提
供すること 【解決手段】 モードレジスタ制御回路１０は、半導体
装置４０の電源投入時にラッチ回路の電源投入時におけ
る不確定状態の初期化を指示するための初期化信号を用
いてモードレジスタの読み出し動作を抑止す第一制御部
１０２、電源投入時に検知した外部コマンドがモードレ
ジスタリードの外部コマンド以外であったことを検知し
た際にモードレジスタセッ卜のコマンドが実行されてい
ない場合であっても直ちにモードレジスタリードの外部
コマンドの実行をモードレジスタに指示する第二制御部
１０４、または電源投入以後に一度でもモードレジスタ
セッ卜の外部コマンドが実行されたことを検知した場合
にモードレジスタリードの外部コマンドの実行をモード
レジスタ２０に指示する第三制御部１０６を備えて成
る。
し、電源投入時または電源投入時以後のアイドル状態に
おいて異常電流が流れないようにすることができるモー
ドレジスタ制御回路およびこれを有する半導体装置を提
供すること 【解決手段】 モードレジスタ制御回路１０は、半導体
装置４０の電源投入時にラッチ回路の電源投入時におけ
る不確定状態の初期化を指示するための初期化信号を用
いてモードレジスタの読み出し動作を抑止す第一制御部
１０２、電源投入時に検知した外部コマンドがモードレ
ジスタリードの外部コマンド以外であったことを検知し
た際にモードレジスタセッ卜のコマンドが実行されてい
ない場合であっても直ちにモードレジスタリードの外部
コマンドの実行をモードレジスタに指示する第二制御部
１０４、または電源投入以後に一度でもモードレジスタ
セッ卜の外部コマンドが実行されたことを検知した場合
にモードレジスタリードの外部コマンドの実行をモード
レジスタ２０に指示する第三制御部１０６を備えて成
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリを制
御するモードレジスタ制御回路に関し、特に、データ転
送速度を高速（例えば、１００Ｍバイト／秒以上）にで
きるハイバンドＤＲＡＭ（Ｈｉｇｈ−ｂａｎｄ ＤＲＡ
Ｍ）の一種であるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ ＲＡＭ）を制御するモードレジスタ
制御回路およびこれを有する半導体装置に関する。
御するモードレジスタ制御回路に関し、特に、データ転
送速度を高速（例えば、１００Ｍバイト／秒以上）にで
きるハイバンドＤＲＡＭ（Ｈｉｇｈ−ｂａｎｄ ＤＲＡ
Ｍ）の一種であるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ ＲＡＭ）を制御するモードレジスタ
制御回路およびこれを有する半導体装置に関する。
【０００２】
【従来の技術】図４は従来のモードレジスタ制御回路９
およびこれによって制御されるモードレジスタ２を示す
回路図である。従来のモードレジスタ制御回路９として
は、例えば、データ転送速度を１００Ｍバイト／秒以上
にできるハイバンドＤＲＡＭの一種であってＤＲＡＭ外
部から供給する高速クロックに合わせてデータを出力す
ることが可能な半導体装置であるシンクロナスＤＲＡＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）
のチップ内に集積化されたものがある。
およびこれによって制御されるモードレジスタ２を示す
回路図である。従来のモードレジスタ制御回路９として
は、例えば、データ転送速度を１００Ｍバイト／秒以上
にできるハイバンドＤＲＡＭの一種であってＤＲＡＭ外
部から供給する高速クロックに合わせてデータを出力す
ることが可能な半導体装置であるシンクロナスＤＲＡＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）
のチップ内に集積化されたものがある。
【０００３】このようなモードレジスタ制御回路（図４
に示すＭＲＧＣＴＬ）９は、半導体装置であるシンクロ
ナスＤＲＡＭ（以降ＳＤＲＡＭと略記）１に設けられた
モードレジスタ２の読み出し動作を、ＳＤＲＡＭ１の外
部端子から入力された外部コマンド（ｍｒｓｐｚ）と外
部アドレス（ａ０〜ａ６、ａ８、およびａ９）とに同期
して制御するために半導体装置１内に設けられている。
に示すＭＲＧＣＴＬ）９は、半導体装置であるシンクロ
ナスＤＲＡＭ（以降ＳＤＲＡＭと略記）１に設けられた
モードレジスタ２の読み出し動作を、ＳＤＲＡＭ１の外
部端子から入力された外部コマンド（ｍｒｓｐｚ）と外
部アドレス（ａ０〜ａ６、ａ８、およびａ９）とに同期
して制御するために半導体装置１内に設けられている。
【０００４】モードレジスタ２は、モードレジスタセッ
卜の外部コマンド、モードレジスタリードなる外部コマ
ンドに応じて、ＳＤＲＡＭ１の動作モードを保持するも
のである。ここで、モードレジスタリードの外部コマン
ドとは、ＳＤＲＡＭ１のチップ内部が、今どのような動
作モードに設定されているのかをＳＤＲＡＭ１のチップ
上の外部出力端子（図４中に示すＤＱ）からデータとし
て出力させて確認する動作モードのことである。
卜の外部コマンド、モードレジスタリードなる外部コマ
ンドに応じて、ＳＤＲＡＭ１の動作モードを保持するも
のである。ここで、モードレジスタリードの外部コマン
ドとは、ＳＤＲＡＭ１のチップ内部が、今どのような動
作モードに設定されているのかをＳＤＲＡＭ１のチップ
上の外部出力端子（図４中に示すＤＱ）からデータとし
て出力させて確認する動作モードのことである。
【０００５】具体的には、モード選択信号（図４中に示
すＭＲＤＺ）を外部出力端子（ＤＱ）に接続された出力
トランジスタ（ｏｕｔＴｒ）（図４中に示すｏｕｔＴｒ
３）からデータアウトする動作モードを意味するもので
ある。次に、図４（ａ）を参照して、モードレジスタ制
御回路（図４に示すＭＲＧＣＴＬ）９における外部コマ
ンドの設定動作を説明する。
すＭＲＤＺ）を外部出力端子（ＤＱ）に接続された出力
トランジスタ（ｏｕｔＴｒ）（図４中に示すｏｕｔＴｒ
３）からデータアウトする動作モードを意味するもので
ある。次に、図４（ａ）を参照して、モードレジスタ制
御回路（図４に示すＭＲＧＣＴＬ）９における外部コマ
ンドの設定動作を説明する。
【０００６】このようなモードレジスタリードの外部コ
マンドの動作モードを実行するモードレジスタ制御回路
９では、その内部の状態がアイドル状態であってもアク
ティブ状態であっても、モードレジスタリードの外部コ
マンドの動作モードを実行することが可能である。な
お、通常動作であるリード動作からの読み出しは、その
チップがアクティブ状態になってから行われるため、ア
イドル状態からのデータ出力という動作モードは存在し
ない。
マンドの動作モードを実行するモードレジスタ制御回路
９では、その内部の状態がアイドル状態であってもアク
ティブ状態であっても、モードレジスタリードの外部コ
マンドの動作モードを実行することが可能である。な
お、通常動作であるリード動作からの読み出しは、その
チップがアクティブ状態になってから行われるため、ア
イドル状態からのデータ出力という動作モードは存在し
ない。
【０００７】またモードレジスタセッ卜のコマンドと
は、ＣＡＳレイテンシ動作モード（以下ＣＬ）、パース
トレングス動作モード（以下ＢＬ）、パーストタイプな
どをモードレジスタ２に設定することにより、どのよう
な動作モードでＳＤＲＡＭ１を使用するのかを外部から
設定する動作モードのことである。
は、ＣＡＳレイテンシ動作モード（以下ＣＬ）、パース
トレングス動作モード（以下ＢＬ）、パーストタイプな
どをモードレジスタ２に設定することにより、どのよう
な動作モードでＳＤＲＡＭ１を使用するのかを外部から
設定する動作モードのことである。
【０００８】モードレジスタ制御回路９において、各種
の動作モード（例えば、モードレジスタセッ卜の動作モ
ード、モードレジスタリードの動作モード）の設定は、
モードレジスタセットの外部コマンド実行時に選択され
た動作モード信号（具体的には、ＣＬ１信号〜ＣＬ３信
号）が立ち上がることで行われる。具体的には、図４
（ａ）に示すように、ＳＤＲＡＭ１のチップ上の外部端
子（ＡＤＤ）からモードレジスタ２にモードアドレスを
指定するためにアドレスデータとしてチップ上のアドレ
ス入力端子（ＡＤＤ）から外部入力されるａ０〜ａ６、
ａ８、およびａ９を用いて所定のデータを入力すること
によって、各種の動作モード信号を設定することができ
る。
の動作モード（例えば、モードレジスタセッ卜の動作モ
ード、モードレジスタリードの動作モード）の設定は、
モードレジスタセットの外部コマンド実行時に選択され
た動作モード信号（具体的には、ＣＬ１信号〜ＣＬ３信
号）が立ち上がることで行われる。具体的には、図４
（ａ）に示すように、ＳＤＲＡＭ１のチップ上の外部端
子（ＡＤＤ）からモードレジスタ２にモードアドレスを
指定するためにアドレスデータとしてチップ上のアドレ
ス入力端子（ＡＤＤ）から外部入力されるａ０〜ａ６、
ａ８、およびａ９を用いて所定のデータを入力すること
によって、各種の動作モード信号を設定することができ
る。
【０００９】このような従来のモードレジスタ制御回路
９では、ＳＤＲＡＭ１の電源投入時にＳＤＲＡＭ１の外
部から入力される外部コマンドがモードレジスタリード
の外部コマンドであった場合、またはＳＤＲＡＭ１の内
部ラッチ手段（具体的には、外部コマンドラッチ部や外
部アドレスラッチ部等）の内容がモードレジスタリード
の外部コマンドと判断した場合に、ＳＤＲＡＭ１の出力
トランジスタ（図４（ａ）中に示すｏｕｔＴｒ３）がロ
ー・インピーダンス状態になる可能性があった。このロ
ー・インピーダンス状態は後述する問題点を引き起こ
す。
９では、ＳＤＲＡＭ１の電源投入時にＳＤＲＡＭ１の外
部から入力される外部コマンドがモードレジスタリード
の外部コマンドであった場合、またはＳＤＲＡＭ１の内
部ラッチ手段（具体的には、外部コマンドラッチ部や外
部アドレスラッチ部等）の内容がモードレジスタリード
の外部コマンドと判断した場合に、ＳＤＲＡＭ１の出力
トランジスタ（図４（ａ）中に示すｏｕｔＴｒ３）がロ
ー・インピーダンス状態になる可能性があった。このロ
ー・インピーダンス状態は後述する問題点を引き起こ
す。
【００１０】また、電源投入以後のＳＤＲＡＭ１のアイ
ドル状態において、モードレジスタリードの外部コマン
ドによるデータ出力が可能となっていたため、電源投入
時以後にＳＤＲＡＭ１の外部出力端子（ＤＱ）の状態が
モードレジスタリードの外部コマンドであると判定され
ると、ＳＤＲＡＭ１の出力トランジスタからモードレジ
スタ内部のモードデータがリード可能となっていた。
ドル状態において、モードレジスタリードの外部コマン
ドによるデータ出力が可能となっていたため、電源投入
時以後にＳＤＲＡＭ１の外部出力端子（ＤＱ）の状態が
モードレジスタリードの外部コマンドであると判定され
ると、ＳＤＲＡＭ１の出力トランジスタからモードレジ
スタ内部のモードデータがリード可能となっていた。
【００１１】次に、図４（ｂ）のタイミングチャートを
参照して、モードレジスタ制御回路９におけるモードレ
ジスタセッ卜の外部コマンドまたはモードレジスタリー
ドの外部コマンドの実行動作を更に具体的に説明する。
図４（ｂ）のタイミングチャートに示すように、ＳＤＲ
ＡＭ１の内部ＣＬＯＣＫ（図４（ｂ−１）中に示す外部
クロック信号（ｃｌｋｉｚ）、チップ上の外部クロック
端子（ＣＬＫ）から内部クロック発生部を介して外部入
力される信号）に同期して、モードレジスタセッ卜の外
部コマンドまたはモードレジスタリードの外部コマンド
を選択するための所定のデータ（図４（ｂ−２）中に示
すａ０〜ａ６、ａ８、およびａ９）がモードレジスタ２
に入力される。なお、モードレジスタセッ卜の外部コマ
ンド、モードレジスタリードのコマンドの実行時の入力
で、異なるのはａ０８ピンの信号であるａ８（モードア
ドレスを指定するためにアドレスデータとしてチップ上
のアドレス入力端子（ＡＤＤ）から外部入力される信
号、則ち、モード設定信号）のみであり、Ｌでモードレ
ジスタセッ卜、論理レベルＨでモードレジスタリードと
している。
参照して、モードレジスタ制御回路９におけるモードレ
ジスタセッ卜の外部コマンドまたはモードレジスタリー
ドの外部コマンドの実行動作を更に具体的に説明する。
図４（ｂ）のタイミングチャートに示すように、ＳＤＲ
ＡＭ１の内部ＣＬＯＣＫ（図４（ｂ−１）中に示す外部
クロック信号（ｃｌｋｉｚ）、チップ上の外部クロック
端子（ＣＬＫ）から内部クロック発生部を介して外部入
力される信号）に同期して、モードレジスタセッ卜の外
部コマンドまたはモードレジスタリードの外部コマンド
を選択するための所定のデータ（図４（ｂ−２）中に示
すａ０〜ａ６、ａ８、およびａ９）がモードレジスタ２
に入力される。なお、モードレジスタセッ卜の外部コマ
ンド、モードレジスタリードのコマンドの実行時の入力
で、異なるのはａ０８ピンの信号であるａ８（モードア
ドレスを指定するためにアドレスデータとしてチップ上
のアドレス入力端子（ＡＤＤ）から外部入力される信
号、則ち、モード設定信号）のみであり、Ｌでモードレ
ジスタセッ卜、論理レベルＨでモードレジスタリードと
している。
【００１２】続いて、モードレジスタ制御回路９は、Ｓ
ＤＲＡＭ１の内部で生成されたｍｒｓｐｚ信号（図４
（ｂ−３）参照：モードレジスタセッ卜の外部コマンド
およびモードレジスタリードの外部コマンドの両方でチ
ップ上の外部コマンドラッチ部によって生成される信号
であって外部クロック信号（ｃｌｋｉｚ）と同期して生
成される信号）とモード設定信号（ａ８）との合成信号
であるレジスタリード信号（ｒｇｒｚ）（図４（ｂ−
４）参照）を生成する。
ＤＲＡＭ１の内部で生成されたｍｒｓｐｚ信号（図４
（ｂ−３）参照：モードレジスタセッ卜の外部コマンド
およびモードレジスタリードの外部コマンドの両方でチ
ップ上の外部コマンドラッチ部によって生成される信号
であって外部クロック信号（ｃｌｋｉｚ）と同期して生
成される信号）とモード設定信号（ａ８）との合成信号
であるレジスタリード信号（ｒｇｒｚ）（図４（ｂ−
４）参照）を生成する。
【００１３】続いて、レジスタリード信号（ｒｇｒｚ）
をラッチした信号である駆動信号（ｍｒｒｚ）（図４
（ｂ−５）参照、具体的にはチップ上にモードレジスタ
制御回路９によって生成される）が生成される。この駆
動信号（ｍｒｒｚ）は、次の外部クロック信号（ｃｌｋ
ｉｚ）が発生するまで保持される。駆動信号（ｍｒｒ
ｚ）に応じて、出力トランジスタ（ｏｕｔＴｒ３）から
モードレジスタ２の内容であるモード選択信号（図４中
に示すＭＲＤＺ）が出力される（図４（ｂ−６）参
照）。
をラッチした信号である駆動信号（ｍｒｒｚ）（図４
（ｂ−５）参照、具体的にはチップ上にモードレジスタ
制御回路９によって生成される）が生成される。この駆
動信号（ｍｒｒｚ）は、次の外部クロック信号（ｃｌｋ
ｉｚ）が発生するまで保持される。駆動信号（ｍｒｒ
ｚ）に応じて、出力トランジスタ（ｏｕｔＴｒ３）から
モードレジスタ２の内容であるモード選択信号（図４中
に示すＭＲＤＺ）が出力される（図４（ｂ−６）参
照）。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うなＳＤＲＡＭ１に用いられる従来のモードレジスタ制
御回路９では、電源投入時にＳＤＲＡＭ１の外部出力端
子（ＤＱ）の状態がモードレジスタリードの外部コマン
ドであると判定された場合、または電源投入時以後のア
イドル状態においてＳＤＲＡＭ１の外部出力端子（Ｄ
Ｑ）の状態がモードレジスタリードの外部コマンドであ
ると検出され場合、ＳＤＲＡＭ１の出力トランジスタか
らモードレジスタ内部のモードデータがリードされてＳ
ＤＲＡＭ１の出力トランジスタ（ｏｕｔＴｒ３）がロー
・インピーダンス状態となるため、電源投入時または電
源投入時以後のアイドル状態においてＳＤＲＡＭ１の出
力トランジスタ（ｏｕｔＴｒ３）に異常電流が流れてし
まうという問題点があった。
うなＳＤＲＡＭ１に用いられる従来のモードレジスタ制
御回路９では、電源投入時にＳＤＲＡＭ１の外部出力端
子（ＤＱ）の状態がモードレジスタリードの外部コマン
ドであると判定された場合、または電源投入時以後のア
イドル状態においてＳＤＲＡＭ１の外部出力端子（Ｄ
Ｑ）の状態がモードレジスタリードの外部コマンドであ
ると検出され場合、ＳＤＲＡＭ１の出力トランジスタか
らモードレジスタ内部のモードデータがリードされてＳ
ＤＲＡＭ１の出力トランジスタ（ｏｕｔＴｒ３）がロー
・インピーダンス状態となるため、電源投入時または電
源投入時以後のアイドル状態においてＳＤＲＡＭ１の出
力トランジスタ（ｏｕｔＴｒ３）に異常電流が流れてし
まうという問題点があった。
【００１５】本発明は、このような従来の問題点に着目
してなされたもので、電源投入時にＳＤＲＡＭの外部出
力端子（上述のＤＱに相当）の状態がモードレジスタリ
ードの外部コマンドであると判定された場合、または電
源投入時以後のアイドル状態においてＳＤＲＡＭの外部
出力端子（ＤＱ）の状態がモードレジスタリードの外部
コマンドであると検出され場合であっても、ＳＤＲＡＭ
の出力トランジスタがロー・インピーダンス状態となら
ないようにするための制御部をＳＤＲＡＭ（具体的に
は、ＭＲＧＣＴＬ）に設けることにより、ＳＤＲＡＭの
電源投入時または電源投入時以後のアイドル状態におい
てＳＤＲＡＭの出力トランジスタに異常電流が流れない
ようにすることができるモードレジスタ制御回路を提供
することを目的としている。
してなされたもので、電源投入時にＳＤＲＡＭの外部出
力端子（上述のＤＱに相当）の状態がモードレジスタリ
ードの外部コマンドであると判定された場合、または電
源投入時以後のアイドル状態においてＳＤＲＡＭの外部
出力端子（ＤＱ）の状態がモードレジスタリードの外部
コマンドであると検出され場合であっても、ＳＤＲＡＭ
の出力トランジスタがロー・インピーダンス状態となら
ないようにするための制御部をＳＤＲＡＭ（具体的に
は、ＭＲＧＣＴＬ）に設けることにより、ＳＤＲＡＭの
電源投入時または電源投入時以後のアイドル状態におい
てＳＤＲＡＭの出力トランジスタに異常電流が流れない
ようにすることができるモードレジスタ制御回路を提供
することを目的としている。
【００１６】
【課題を解決するための手段】請求項１に記載のモード
レジスタ制御回路（１０）は、半導体装置（４０）のモ
ードレジスタの読み出し動作を外部コマンド信号と外部
クロック信号とに同期して制御するために半導体装置
（４０）内に設けられたモードレジスタ制御回路（１
０）であって、第一制御部（１０２）を備えて成る。こ
の第一制御部（１０２）は、半導体装置（４０）の電源
投入時に、モードレジスタの読み出し動作を指示する外
部コマンドであるモードレジスタリードの実行を内部的
に非活性化してモードレジスタの読み出し動作を抑止す
るための手段である。
レジスタ制御回路（１０）は、半導体装置（４０）のモ
ードレジスタの読み出し動作を外部コマンド信号と外部
クロック信号とに同期して制御するために半導体装置
（４０）内に設けられたモードレジスタ制御回路（１
０）であって、第一制御部（１０２）を備えて成る。こ
の第一制御部（１０２）は、半導体装置（４０）の電源
投入時に、モードレジスタの読み出し動作を指示する外
部コマンドであるモードレジスタリードの実行を内部的
に非活性化してモードレジスタの読み出し動作を抑止す
るための手段である。
【００１７】このような第一制御部（１０２）を設ける
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することで、ＳＤＲＡＭ（４０）の出力トランジスタ
（ｏｕｔＴｒ）（３０）に異常電流が流れないようにす
ることができる。
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することで、ＳＤＲＡＭ（４０）の出力トランジスタ
（ｏｕｔＴｒ）（３０）に異常電流が流れないようにす
ることができる。
【００１８】請求項２に記載の第一制御部（１０２）
は、請求項１に記載の第一制御部（１０２）であって、
半導体装置（４０）の電源投入時に、半導体装置（４
０）の外部端子から入力される外部コマンドまたは外部
アドレスを保持するためのラッチ部の電源投入時におけ
る不確定状態の初期化を指示するための初期化信号を用
いて、モードレジスタリードの外部コマンドの実行を内
部的に非活性化するための手段である。
は、請求項１に記載の第一制御部（１０２）であって、
半導体装置（４０）の電源投入時に、半導体装置（４
０）の外部端子から入力される外部コマンドまたは外部
アドレスを保持するためのラッチ部の電源投入時におけ
る不確定状態の初期化を指示するための初期化信号を用
いて、モードレジスタリードの外部コマンドの実行を内
部的に非活性化するための手段である。
【００１９】このような第一制御部（１０２）を設ける
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することで、ＳＤＲＡＭ（４０）の出力トランジスタ
（ｏｕｔＴｒ）（３０）に異常電流が流れないようにす
ることができる。
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することで、ＳＤＲＡＭ（４０）の出力トランジスタ
（ｏｕｔＴｒ）（３０）に異常電流が流れないようにす
ることができる。
【００２０】請求項３に記載のモードレジスタ制御回路
（１０）は、半導体装置（４０）のモードレジスタの読
み出し動作を外部コマンドと外部クロックに同期して制
御するために半導体装置（４０）内に設けられたモード
レジスタ制御回路（１０）であって、第二制御部（１０
４）を備えて成る。この第二制御部（１０４）は、半導
体装置（４０）の電源投入時に検知した外部コマンドが
モードレジスタの読み出し動作を指示するモードレジス
タリード以外の外部コマンドであったことを検知した際
に、電源電圧の安定後にモードレジスタセッ卜のコマン
ドが実行されていない場合であっても直ちにモードレジ
スタリードの外部コマンドの実行をモードレジスタに指
示するための手段である。
（１０）は、半導体装置（４０）のモードレジスタの読
み出し動作を外部コマンドと外部クロックに同期して制
御するために半導体装置（４０）内に設けられたモード
レジスタ制御回路（１０）であって、第二制御部（１０
４）を備えて成る。この第二制御部（１０４）は、半導
体装置（４０）の電源投入時に検知した外部コマンドが
モードレジスタの読み出し動作を指示するモードレジス
タリード以外の外部コマンドであったことを検知した際
に、電源電圧の安定後にモードレジスタセッ卜のコマン
ドが実行されていない場合であっても直ちにモードレジ
スタリードの外部コマンドの実行をモードレジスタに指
示するための手段である。
【００２１】このような第二制御部（１０４）を設ける
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、ＳＤＲＡＭ（４０）の出力
トランジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れ
ないようにすることができる。さらに電源投入時以後の
アイドル状態においてもＳＤＲＡＭ（４０）の出力トラ
ンジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れない
ようにすることができる。
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、ＳＤＲＡＭ（４０）の出力
トランジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れ
ないようにすることができる。さらに電源投入時以後の
アイドル状態においてもＳＤＲＡＭ（４０）の出力トラ
ンジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れない
ようにすることができる。
【００２２】請求項４に記載のモードレジスタ制御回路
（１０）は、半導体装置（４０）のモードレジスタの読
み出し動作を外部コマンドと外部クロックに同期して制
御するために半導体装置（４０）内に設けられたモード
レジスタ制御回路（１０）であって、第三制御部（１０
６）を備えて成る。この第三制御部（１０６）は、半導
体装置（４０）の電源投入以後に、一度でもモードレジ
スタセッ卜の外部コマンドが実行されたことを検知した
場合に、モードレジスタにおけるモードレジスタリード
の外部コマンドの実行をモードレジスタに指示するため
の手段である。
（１０）は、半導体装置（４０）のモードレジスタの読
み出し動作を外部コマンドと外部クロックに同期して制
御するために半導体装置（４０）内に設けられたモード
レジスタ制御回路（１０）であって、第三制御部（１０
６）を備えて成る。この第三制御部（１０６）は、半導
体装置（４０）の電源投入以後に、一度でもモードレジ
スタセッ卜の外部コマンドが実行されたことを検知した
場合に、モードレジスタにおけるモードレジスタリード
の外部コマンドの実行をモードレジスタに指示するため
の手段である。
【００２３】このような第三制御部（１０６）を設ける
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、一度でもモードレジスタセットの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、ＳＤＲＡＭ（４０）の出力
トランジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れ
ないようにすることができる。さらに電源投入時以後の
アイドル状態においてもＳＤＲＡＭ（４０）の出力トラ
ンジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れない
ようにすることができる。
ことにより、ＳＤＲＡＭ（４０）の電源投入時におい
て、一度でもモードレジスタセットの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、ＳＤＲＡＭ（４０）の出力
トランジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れ
ないようにすることができる。さらに電源投入時以後の
アイドル状態においてもＳＤＲＡＭ（４０）の出力トラ
ンジスタ（ｏｕｔＴｒ）（３０）に異常電流が流れない
ようにすることができる。
【００２４】請求項５に記載のモードレジスタ制御回路
（１０）は、請求項３乃至４に記載のモードレジスタ制
御回路（１０）であって、第二制御部（１０４）と第三
制御部（１０６）とを備えて成る。このモードレジスタ
制御回路（１０）においては、半導体装置の電源投入時
に検知した外部コマンドがモードレジスタの読み出し動
作を指示するモードレジスタリード以外の外部コマンド
であったことを検知した際に、第二制御部が、電源電圧
の安定後にモードレジスタセッ卜の外部コマンドが実行
されていない場合であっても直ちにモードレジスタリー
ドの外部コマンドの実行をモードレジスタに指示する。
さらに半導体装置の電源投入以後に一度でもモードレジ
スタセッ卜の外部コマンドが実行されたことを検知した
場合に、第三制御部が、モードレジスタにおけるモード
レジスタリードの外部コマンドの実行をモードレジスタ
に指示する。
（１０）は、請求項３乃至４に記載のモードレジスタ制
御回路（１０）であって、第二制御部（１０４）と第三
制御部（１０６）とを備えて成る。このモードレジスタ
制御回路（１０）においては、半導体装置の電源投入時
に検知した外部コマンドがモードレジスタの読み出し動
作を指示するモードレジスタリード以外の外部コマンド
であったことを検知した際に、第二制御部が、電源電圧
の安定後にモードレジスタセッ卜の外部コマンドが実行
されていない場合であっても直ちにモードレジスタリー
ドの外部コマンドの実行をモードレジスタに指示する。
さらに半導体装置の電源投入以後に一度でもモードレジ
スタセッ卜の外部コマンドが実行されたことを検知した
場合に、第三制御部が、モードレジスタにおけるモード
レジスタリードの外部コマンドの実行をモードレジスタ
に指示する。
【００２５】このような第二制御部（１０４）および第
三制御部（１０６）を設けることにより、ＳＤＲＡＭ
（４０）の電源投入時において、モードレジスタリード
の外部コマンドの実行を禁止することで、ＳＤＲＡＭ
（４０）の出力トランジスタ（ｏｕｔＴｒ）（３０）に
異常電流が流れないようにすることができる。さらに電
源投入時以後のアイドル状態においても、一度でもモー
ドレジスタセットの外部コマンドが行われれば、その後
にはモードレジスタリードの外部コマンドが可能となる
ようにし、ＳＤＲＡＭ（４０）の出力トランジスタ（ｏ
ｕｔＴｒ）（３０）に異常電流が流れないようにするこ
とができる。
三制御部（１０６）を設けることにより、ＳＤＲＡＭ
（４０）の電源投入時において、モードレジスタリード
の外部コマンドの実行を禁止することで、ＳＤＲＡＭ
（４０）の出力トランジスタ（ｏｕｔＴｒ）（３０）に
異常電流が流れないようにすることができる。さらに電
源投入時以後のアイドル状態においても、一度でもモー
ドレジスタセットの外部コマンドが行われれば、その後
にはモードレジスタリードの外部コマンドが可能となる
ようにし、ＳＤＲＡＭ（４０）の出力トランジスタ（ｏ
ｕｔＴｒ）（３０）に異常電流が流れないようにするこ
とができる。
【００２６】請求項５に記載の半導体装置（４０）は、
請求項１乃至５に記載のモードレジスタ制御回路（１
０）と、電源立ち上げ時にラッチ回路を初期化するため
の初期化信号を生成するスターター信号発生回路（１０
１）と、外部クロックに応じて外部クロック信号（ｃｌ
ｋｉｚ）を生成する内部クロック発生部（１０２）と、
メモリセルアレイ（１１３）と、メモリセルアレイ（１
１３）に対するデータの読み出し及び書き込みを行うた
めの読み出し／書き込み回路（１３０）と、外部とのデ
ータアドレス及びコマンドの入出力を行う入出力回路
（１４０）と、入出力回路の動作モードを保持するモー
ドレジスタ（２０）と、モードレジスタの読み出し動作
を外部クロックに同期して制御するモードレジスタ制御
回路（１１１）と、を備えて成る。
請求項１乃至５に記載のモードレジスタ制御回路（１
０）と、電源立ち上げ時にラッチ回路を初期化するため
の初期化信号を生成するスターター信号発生回路（１０
１）と、外部クロックに応じて外部クロック信号（ｃｌ
ｋｉｚ）を生成する内部クロック発生部（１０２）と、
メモリセルアレイ（１１３）と、メモリセルアレイ（１
１３）に対するデータの読み出し及び書き込みを行うた
めの読み出し／書き込み回路（１３０）と、外部とのデ
ータアドレス及びコマンドの入出力を行う入出力回路
（１４０）と、入出力回路の動作モードを保持するモー
ドレジスタ（２０）と、モードレジスタの読み出し動作
を外部クロックに同期して制御するモードレジスタ制御
回路（１１１）と、を備えて成る。
【００２７】このようなモードレジスタ制御回路（１
０）を設けることにより、半導体装置（４０）の電源投
入時において、モードレジスタリードの外部コマンドの
実行を禁止することで、出力トランジスタ（ｏｕｔＴ
ｒ）（３０）に異常電流が流れないようにすることがで
きる。さらに電源投入時以後のアイドル状態において
も、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、出力トランジスタ（ｏｕｔ
Ｔｒ）（３０）に異常電流が流れないようにすることが
できる半導体装置（４０）を実現できる。
０）を設けることにより、半導体装置（４０）の電源投
入時において、モードレジスタリードの外部コマンドの
実行を禁止することで、出力トランジスタ（ｏｕｔＴ
ｒ）（３０）に異常電流が流れないようにすることがで
きる。さらに電源投入時以後のアイドル状態において
も、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となるようにし、出力トランジスタ（ｏｕｔ
Ｔｒ）（３０）に異常電流が流れないようにすることが
できる半導体装置（４０）を実現できる。
【００２８】
【発明の実施の形態】以下、図面に基づき本発明の実施
の形態を説明する。本発明の第一の実施の形態乃至第二
の実施の形態に示すモードレジスタ制御回路１０および
これを用いた半導体装置４０は、データ転送速度を高速
（例えば、１００Ｍバイト／秒以上）にできるＳＤＲＡ
Ｍである。モードレジスタ制御回路１０は半導体装置
（ＳＤＲＡＭ）４０を制御するものである。
の形態を説明する。本発明の第一の実施の形態乃至第二
の実施の形態に示すモードレジスタ制御回路１０および
これを用いた半導体装置４０は、データ転送速度を高速
（例えば、１００Ｍバイト／秒以上）にできるＳＤＲＡ
Ｍである。モードレジスタ制御回路１０は半導体装置
（ＳＤＲＡＭ）４０を制御するものである。
【００２９】始めに、ＳＤＲＡＭ４０の基本構造を概説
する。図１は本発明のモードレジスタ制御回路１０を示
す機能ブロック図である。外部クロック信号（ｃｌｋｉ
ｚ）はチップ上の外部クロック端子（ＣＬＫ）１１６か
ら外部入力される信号、初期化信号（ｓｔｔｚ）は電源
立ち上げ時にチップ内のラッチ回路（具体的には、外部
コマンドラッチ回路１０３、外部アドレスラッチ回路１
０４）の初期化を指示するためのにチップ上のスタータ
ー信号発生回路１０１が生成する信号、ｍｒｓｐｚ信号
はコマンド入力端子（ＣＴＬ）１１７に外部入力された
モードレジスタセッ卜の外部コマンドおよびモードレジ
スタリードの外部コマンドの両方に応じてチップ上の外
部コマンドラッチ回路１０３によって生成される信号で
あって外部クロック信号（ｃｌｋｉｚ）と同期して生成
される信号、モード設定信号（ａ８）はチップ上のアド
レス入力端子（ＡＤＤ）１１８に外部入力されたモード
アドレスを指定するためのアドレスデータに応じて外部
アドレスラッチ回路１０４が生成する信号である。
する。図１は本発明のモードレジスタ制御回路１０を示
す機能ブロック図である。外部クロック信号（ｃｌｋｉ
ｚ）はチップ上の外部クロック端子（ＣＬＫ）１１６か
ら外部入力される信号、初期化信号（ｓｔｔｚ）は電源
立ち上げ時にチップ内のラッチ回路（具体的には、外部
コマンドラッチ回路１０３、外部アドレスラッチ回路１
０４）の初期化を指示するためのにチップ上のスタータ
ー信号発生回路１０１が生成する信号、ｍｒｓｐｚ信号
はコマンド入力端子（ＣＴＬ）１１７に外部入力された
モードレジスタセッ卜の外部コマンドおよびモードレジ
スタリードの外部コマンドの両方に応じてチップ上の外
部コマンドラッチ回路１０３によって生成される信号で
あって外部クロック信号（ｃｌｋｉｚ）と同期して生成
される信号、モード設定信号（ａ８）はチップ上のアド
レス入力端子（ＡＤＤ）１１８に外部入力されたモード
アドレスを指定するためのアドレスデータに応じて外部
アドレスラッチ回路１０４が生成する信号である。
【００３０】外部クロック端子（ＣＬＫ）１１６、コマ
ンド入力端子（ＣＴＬ）１１７、アドレス入力端子（Ａ
ＤＤ）１１８、出力端子（ＤＱ）１１９は、ＳＤＲＡＭ
４０のチップ上に設けられた外部端子（１１６，１１
７，１１８，１１９）である。スタータ信号発生回路１
０１は、電源立ち上げ時にチップ内のラッチ回路（具体
的には、外部コマンドラッチ回路１０３、外部アドレス
ラッチ回路１０４）の初期化を指示するための初期化信
号（ｓｔｔｚ）を生成する手段である。
ンド入力端子（ＣＴＬ）１１７、アドレス入力端子（Ａ
ＤＤ）１１８、出力端子（ＤＱ）１１９は、ＳＤＲＡＭ
４０のチップ上に設けられた外部端子（１１６，１１
７，１１８，１１９）である。スタータ信号発生回路１
０１は、電源立ち上げ時にチップ内のラッチ回路（具体
的には、外部コマンドラッチ回路１０３、外部アドレス
ラッチ回路１０４）の初期化を指示するための初期化信
号（ｓｔｔｚ）を生成する手段である。
【００３１】内部クロック発生回路１０２は、外部クロ
ック端子（ＣＬＫ）１１６から外部入力される外部クロ
ック信号（ｃｌｋｉｚ）から内部で使用するクロック信
号を生成する手段である。外部アドレスラッチ回路１０
４は、内部クロック発生回路１０２からの外部クロック
信号（ｃｌｋｉｚ）に同期して、外部アドレス信号（ア
ドレス入力端子（ＡＤＤ）１１８に外部入力された信
号）をラッチする手段である。外部アドレス信号は、外
部アドレス信号（ａ０〜ａ６、ａ９）、およびモード設
定信号（ａ８）によって設定することができる。 外部
アドレスデコード回路１０９は、外部アドレス信号から
設定モードを生成する手段である。
ック端子（ＣＬＫ）１１６から外部入力される外部クロ
ック信号（ｃｌｋｉｚ）から内部で使用するクロック信
号を生成する手段である。外部アドレスラッチ回路１０
４は、内部クロック発生回路１０２からの外部クロック
信号（ｃｌｋｉｚ）に同期して、外部アドレス信号（ア
ドレス入力端子（ＡＤＤ）１１８に外部入力された信
号）をラッチする手段である。外部アドレス信号は、外
部アドレス信号（ａ０〜ａ６、ａ９）、およびモード設
定信号（ａ８）によって設定することができる。 外部
アドレスデコード回路１０９は、外部アドレス信号から
設定モードを生成する手段である。
【００３２】外部コマンドラッチ回路１０３は、内部ク
ロック発生回路１０２からの外部クロック信号（ｃｌｋ
ｉｚ）に同期して、外部コマンド信号（コマンド入力端
子（ＣＴＬ）１１７に外部入力されたモードレジスタセ
ッ卜の外部コマンドおよびモードレジスタリードの外部
コマンド）をラッチする手段である。
ロック発生回路１０２からの外部クロック信号（ｃｌｋ
ｉｚ）に同期して、外部コマンド信号（コマンド入力端
子（ＣＴＬ）１１７に外部入力されたモードレジスタセ
ッ卜の外部コマンドおよびモードレジスタリードの外部
コマンド）をラッチする手段である。
【００３３】外部コマンドデコード回路１１０は、外部
コマンド信号からモードレジスタセッ卜等の内部コマン
ドを生成する手段である。モードレジスタ制御回路（図
１中に示すＭＲＧＣＴＬ）１０は、外部アドレス信号
（ａ０〜ａ６、ａ９）、モード設定信号（ａ８）、およ
びｍｒｓｐｚ信号に応じてモードレジスタセッ卜の外部
コマンドまたはモードレジスタリードの外部コマンドを
実行し、モードレジスタ２０のセッ卜動作を指示するレ
ジスタセット信号（ｒｇｗｚ）を生成し更にモードレジ
スタリードの制御を指示するレジスタリード信号（ｒｇ
ｒｚ）を生成する手段である。
コマンド信号からモードレジスタセッ卜等の内部コマン
ドを生成する手段である。モードレジスタ制御回路（図
１中に示すＭＲＧＣＴＬ）１０は、外部アドレス信号
（ａ０〜ａ６、ａ９）、モード設定信号（ａ８）、およ
びｍｒｓｐｚ信号に応じてモードレジスタセッ卜の外部
コマンドまたはモードレジスタリードの外部コマンドを
実行し、モードレジスタ２０のセッ卜動作を指示するレ
ジスタセット信号（ｒｇｗｚ）を生成し更にモードレジ
スタリードの制御を指示するレジスタリード信号（ｒｇ
ｒｚ）を生成する手段である。
【００３４】モードレジスタ制御回路１１１は、レジス
タリード信号（ｒｇｒｚ）に応じて、出力トランジスタ
コントロール回路１２０に出力トランジスタ（ｏｕｔＴ
ｒ）３０の駆動を指示するための駆動信号（ｍｒｒｚ）
を生成する手段である。モードレジスタ２０は、レジス
タリード信号（ｒｇｒｚ）、外部アドレス信号（ａ０〜
ａ６、ａ９）に応じて、モードレジスタ２０の内容であ
るモード選択信号（ＭＲＤＺ）を生成する手段である。
タリード信号（ｒｇｒｚ）に応じて、出力トランジスタ
コントロール回路１２０に出力トランジスタ（ｏｕｔＴ
ｒ）３０の駆動を指示するための駆動信号（ｍｒｒｚ）
を生成する手段である。モードレジスタ２０は、レジス
タリード信号（ｒｇｒｚ）、外部アドレス信号（ａ０〜
ａ６、ａ９）に応じて、モードレジスタ２０の内容であ
るモード選択信号（ＭＲＤＺ）を生成する手段である。
【００３５】出力トランジスタコントロール回路１２０
は、モード選択信号（ＭＲＤＺ）に応じて、出力トラン
ジスタ（ｏｕｔＴｒ）３０の制御を実行する手段であ
る。メモリセルアレイ１１３は、データをビット単位で
記憶するメモリセルが所定の構造で集積されて構成され
たものであり、ライトアンプ回路１０７からの書き込み
データを記憶する手段である。
は、モード選択信号（ＭＲＤＺ）に応じて、出力トラン
ジスタ（ｏｕｔＴｒ）３０の制御を実行する手段であ
る。メモリセルアレイ１１３は、データをビット単位で
記憶するメモリセルが所定の構造で集積されて構成され
たものであり、ライトアンプ回路１０７からの書き込み
データを記憶する手段である。
【００３６】センスアンプ１１２は、メモリセルアレイ
１１３上のメモリセル内に記憶されているデータを読み
出して一時的に保持しさらにセンスバッファ１１４に転
送するための手段である。またはセンスバッファ１１４
に保持されているライトアンプ回路１０７からの書き込
みデータを一時的に保持するための手段でもある。
１１３上のメモリセル内に記憶されているデータを読み
出して一時的に保持しさらにセンスバッファ１１４に転
送するための手段である。またはセンスバッファ１１４
に保持されているライトアンプ回路１０７からの書き込
みデータを一時的に保持するための手段でもある。
【００３７】センスバッファ１１４は、センスアンプ１
１２が読み出したデータ、またはライトアンプ回路１０
７から転送された書き込みデータを一時的に保持するた
めの手段である。パイプライン１１５およびパイプライ
ン１０８から成る２段構成のパイプライン手段は、外部
クロック信号（ｃｌｋｉｚ）に同期して、センスバッフ
ァ１１４内に保持されているデータを並列に読み出すた
めのパイプライン処理を実行するための手段である。
１２が読み出したデータ、またはライトアンプ回路１０
７から転送された書き込みデータを一時的に保持するた
めの手段である。パイプライン１１５およびパイプライ
ン１０８から成る２段構成のパイプライン手段は、外部
クロック信号（ｃｌｋｉｚ）に同期して、センスバッフ
ァ１１４内に保持されているデータを並列に読み出すた
めのパイプライン処理を実行するための手段である。
【００３８】ライトデータラッチ回路１０５は、外部入
力端子（ＤＱ）１１９Ｂから入力されたデータを一時的
に保持するための手段である。ライトアンプ回路１０７
は、外部クロック信号（ｃｌｋｉｚ）に同期して、ライ
トデータラッチ回路１０５に保持されているデータをセ
ンスバッファ１１４に書き込むための手段である。
力端子（ＤＱ）１１９Ｂから入力されたデータを一時的
に保持するための手段である。ライトアンプ回路１０７
は、外部クロック信号（ｃｌｋｉｚ）に同期して、ライ
トデータラッチ回路１０５に保持されているデータをセ
ンスバッファ１１４に書き込むための手段である。
【００３９】ライトコントロール回路１０６は、外部ク
ロック信号（ｃｌｋｉｚ）に同期して、ライトデータラ
ッチ回路１０５におけるラッチ動作、ライトアンプ回路
１０７におけるライト動作を制御する手段である。次
に、ＳＤＲＡＭ４０において、本発明の実施の形態にか
かる動作モードを概説する。
ロック信号（ｃｌｋｉｚ）に同期して、ライトデータラ
ッチ回路１０５におけるラッチ動作、ライトアンプ回路
１０７におけるライト動作を制御する手段である。次
に、ＳＤＲＡＭ４０において、本発明の実施の形態にか
かる動作モードを概説する。
【００４０】ＳＤＲＡＭ４０は、外部クロック端子１１
６から供給する高速の同期クロックに合わせて、１００
Ｍバイト／秒以上のデータ転送速度でデータを出力する
ことが可能である。このようなＳＤＲＡＭ４０において
は、モードレジスタセッ卜の外部コマンド、モードレジ
スタリードなる動作モードが存在する。
６から供給する高速の同期クロックに合わせて、１００
Ｍバイト／秒以上のデータ転送速度でデータを出力する
ことが可能である。このようなＳＤＲＡＭ４０において
は、モードレジスタセッ卜の外部コマンド、モードレジ
スタリードなる動作モードが存在する。
【００４１】ここで、モードレジスタセッ卜の外部コマ
ンドとは、ＣＡＳレイテンシ動作モード（ＣＬ）、パー
ストレングス動作モード（ＢＬ）、パーストタイプなど
をモードレジスタ２に設定することにより、どのような
動作モードでＳＤＲＡＭ４０を使用するのかを外部から
設定する動作モードのことである。
ンドとは、ＣＡＳレイテンシ動作モード（ＣＬ）、パー
ストレングス動作モード（ＢＬ）、パーストタイプなど
をモードレジスタ２に設定することにより、どのような
動作モードでＳＤＲＡＭ４０を使用するのかを外部から
設定する動作モードのことである。
【００４２】各種の動作モードの設定は、モードレジス
タセットのコマンド実行時に選択された動作モード信号
（具体的には、ＣＬ１信号〜ＣＬ３信号）が立ち上がる
ことで行われる。具体的には、図２（ａ）乃至図３
（ａ）に示すように、モードレジスタ２にａ０〜ａ６お
よびａ９を用いて所定のデータを入力することによっ
て、各種の動作モードを設定することができる。またモ
ードレジスタリードの外部コマンドとは、ＳＤＲＡＭ４
０のチップ内部が、今どのような動作モードに設定され
ているのかをＳＤＲＡＭ４０のチップ上のＤＱ（外部出
力端子１１９Ａまたは外部入力端子１１９Ｂ）からデー
タとして出力させて確認する動作モードのことである。
具体的には、モード選択信号（図２（ａ）乃至図３
（ａ）中に示すＭＲＤＺ）をＤＱ（外部出力端子１１９
Ａまたは外部入力端子１１９Ｂ）に接続された出力トラ
ンジスタ（図２（ａ）乃至図３（ａ）中に示すｏｕｔＴ
ｒ３０）からデータアウトする動作モードを意味するも
のである。
タセットのコマンド実行時に選択された動作モード信号
（具体的には、ＣＬ１信号〜ＣＬ３信号）が立ち上がる
ことで行われる。具体的には、図２（ａ）乃至図３
（ａ）に示すように、モードレジスタ２にａ０〜ａ６お
よびａ９を用いて所定のデータを入力することによっ
て、各種の動作モードを設定することができる。またモ
ードレジスタリードの外部コマンドとは、ＳＤＲＡＭ４
０のチップ内部が、今どのような動作モードに設定され
ているのかをＳＤＲＡＭ４０のチップ上のＤＱ（外部出
力端子１１９Ａまたは外部入力端子１１９Ｂ）からデー
タとして出力させて確認する動作モードのことである。
具体的には、モード選択信号（図２（ａ）乃至図３
（ａ）中に示すＭＲＤＺ）をＤＱ（外部出力端子１１９
Ａまたは外部入力端子１１９Ｂ）に接続された出力トラ
ンジスタ（図２（ａ）乃至図３（ａ）中に示すｏｕｔＴ
ｒ３０）からデータアウトする動作モードを意味するも
のである。
【００４３】次に、ＳＤＲＡＭ４０に基本動作を概説す
る。ＳＤＲＡＭ（半導体装置）４０は、内部クロック発
生回路１０１が生成する外部クロック信号（ｃｌｋｉ
ｚ）、およびチップ上の外部クロック端子（ＣＬＫ）１
１６から内部クロック発生回路１０１を介して外部入力
される信号）を受け取ると、これらに同期して、モード
レジスタセッ卜の外部コマンドまたはモードレジスタリ
ードの外部コマンドを選択するための所定のデータ（ａ
０〜ａ６、ａ８、およびａ９）がモードレジスタ２０に
入力される。なお、モードレジスタセッ卜の外部コマン
ド、モードレジスタリードのコマンドの実行時の入力
で、異なるのはａ０８端子（図示せず）の信号であるａ
８（モードアドレスを指定するためにアドレスデータと
してチップ上のアドレス入力端子（ＡＤＤ）１１８から
外部入力される信号、則ち、モード設定信号）のみであ
り、Ｌでモードレジスタセッ卜、論理レベルＨでモード
レジスタリードとしている。
る。ＳＤＲＡＭ（半導体装置）４０は、内部クロック発
生回路１０１が生成する外部クロック信号（ｃｌｋｉ
ｚ）、およびチップ上の外部クロック端子（ＣＬＫ）１
１６から内部クロック発生回路１０１を介して外部入力
される信号）を受け取ると、これらに同期して、モード
レジスタセッ卜の外部コマンドまたはモードレジスタリ
ードの外部コマンドを選択するための所定のデータ（ａ
０〜ａ６、ａ８、およびａ９）がモードレジスタ２０に
入力される。なお、モードレジスタセッ卜の外部コマン
ド、モードレジスタリードのコマンドの実行時の入力
で、異なるのはａ０８端子（図示せず）の信号であるａ
８（モードアドレスを指定するためにアドレスデータと
してチップ上のアドレス入力端子（ＡＤＤ）１１８から
外部入力される信号、則ち、モード設定信号）のみであ
り、Ｌでモードレジスタセッ卜、論理レベルＨでモード
レジスタリードとしている。
【００４４】続いて、モードレジスタ制御回路１０は、
ＳＤＲＡＭ（半導体装置）４０の内部で生成されたｍｒ
ｓｐｚ信号（モードレジスタセッ卜の外部コマンドおよ
びモードレジスタリードの外部コマンドの両方でチップ
上の外部コマンドラッチ回路１０４によって生成される
信号であって外部クロック信号（ｃｌｋｉｚ）と同期し
て生成される信号）とモード設定信号（ａ８）との合成
信号であるレジスタリード信号（ｒｇｒｚ）を生成す
る。
ＳＤＲＡＭ（半導体装置）４０の内部で生成されたｍｒ
ｓｐｚ信号（モードレジスタセッ卜の外部コマンドおよ
びモードレジスタリードの外部コマンドの両方でチップ
上の外部コマンドラッチ回路１０４によって生成される
信号であって外部クロック信号（ｃｌｋｉｚ）と同期し
て生成される信号）とモード設定信号（ａ８）との合成
信号であるレジスタリード信号（ｒｇｒｚ）を生成す
る。
【００４５】続いて、レジスタリード信号（ｒｇｒｚ）
をラッチした信号である駆動信号（ｍｒｒｚ）（具体的
にはチップ上にモードレジスタ制御回路１０によって生
成される）が生成される。この駆動信号（ｍｒｒｚ）
は、次の外部クロック信号（ｃｌｋｉｚ）が発生するま
で保持される。駆動信号（ｍｒｒｚ）に応じて、出力ト
ランジスタ（ｏｕｔＴｒ）３０からモードレジスタ２０
の内容であるモード選択信号（ＭＲＤＺ）が出力され
る。
をラッチした信号である駆動信号（ｍｒｒｚ）（具体的
にはチップ上にモードレジスタ制御回路１０によって生
成される）が生成される。この駆動信号（ｍｒｒｚ）
は、次の外部クロック信号（ｃｌｋｉｚ）が発生するま
で保持される。駆動信号（ｍｒｒｚ）に応じて、出力ト
ランジスタ（ｏｕｔＴｒ）３０からモードレジスタ２０
の内容であるモード選択信号（ＭＲＤＺ）が出力され
る。
【００４６】以下に個々の実施の形態を説明する。始め
に、本発明の第一の実施の形態を説明する。図２（ａ）
は本発明の第一の実施の形態を示す回路図、図２（ｂ）
はその動作を説明するためのタイミングチャートであ
る。
に、本発明の第一の実施の形態を説明する。図２（ａ）
は本発明の第一の実施の形態を示す回路図、図２（ｂ）
はその動作を説明するためのタイミングチャートであ
る。
【００４７】第一の実施の形態のモードレジスタ制御回
路（図２中に示すＭＲＧＣＴＬ）１０は、ＳＤＲＡＭ４
０のモードレジスタの読み出し動作を外部コマンド信号
と外部クロック信号とに同期して制御するためにＳＤＲ
ＡＭ４０内に設けられた半導体装置１０であって、第一
制御部１０２を備えて成る。
路（図２中に示すＭＲＧＣＴＬ）１０は、ＳＤＲＡＭ４
０のモードレジスタの読み出し動作を外部コマンド信号
と外部クロック信号とに同期して制御するためにＳＤＲ
ＡＭ４０内に設けられた半導体装置１０であって、第一
制御部１０２を備えて成る。
【００４８】第一制御部１０２は、ＳＤＲＡＭ４０の電
源投入時に、モードレジスタの読み出し動作を指示する
外部コマンドであるモードレジスタリードの実行を内部
的に非活性化してモードレジスタの読み出し動作を抑止
するための手段である。さらに第一制御部１０２は、Ｓ
ＤＲＡＭ４０の電源投入時に、ＳＤＲＡＭ４０の外部か
ら入力される外部コマンドまたは外部アドレスを保持す
るためのラッチ回路（具体的には、外部コマンドラッチ
回路１０３、外部アドレスラッチ回路１０４）の電源投
入時における不確定状態の初期化を指示するための初期
化信号（ｓｔｔｚ）を用いて、モードレジスタリードの
外部コマンドの実行を内部的に非活性化するための手段
である。
源投入時に、モードレジスタの読み出し動作を指示する
外部コマンドであるモードレジスタリードの実行を内部
的に非活性化してモードレジスタの読み出し動作を抑止
するための手段である。さらに第一制御部１０２は、Ｓ
ＤＲＡＭ４０の電源投入時に、ＳＤＲＡＭ４０の外部か
ら入力される外部コマンドまたは外部アドレスを保持す
るためのラッチ回路（具体的には、外部コマンドラッチ
回路１０３、外部アドレスラッチ回路１０４）の電源投
入時における不確定状態の初期化を指示するための初期
化信号（ｓｔｔｚ）を用いて、モードレジスタリードの
外部コマンドの実行を内部的に非活性化するための手段
である。
【００４９】具体的には、電源投入時にラッチ回路（具
体的には、外部コマンドラッチ回路１０３、外部アドレ
スラッチ回路１０４）のフリップフロップ回路などの不
安定状態にある論理素子を所定電位（具体的には、Ｈま
たはＬの何れかの論理レベル）とするために用いられる
スタータ信号（ｓｔｔｚ）により、電源投入時は如何な
る時でも、モードレジスタの読み出し動作を抑止して、
モードレジスタ２０を読み出し動作に設定するための命
令を出力されないように第一制御回路１０２が生成する
禁止信号（ｓｅｔｚ）を論理レベルＨに設定している。
これにより、ＳＤＲＡＭ４０の内部的には電源投入時に
モードレジスタリードの外部コマンドになることはない
ので、出力トランジスタ３０がロー・インピーダンス状
態となることはなくなる。
体的には、外部コマンドラッチ回路１０３、外部アドレ
スラッチ回路１０４）のフリップフロップ回路などの不
安定状態にある論理素子を所定電位（具体的には、Ｈま
たはＬの何れかの論理レベル）とするために用いられる
スタータ信号（ｓｔｔｚ）により、電源投入時は如何な
る時でも、モードレジスタの読み出し動作を抑止して、
モードレジスタ２０を読み出し動作に設定するための命
令を出力されないように第一制御回路１０２が生成する
禁止信号（ｓｅｔｚ）を論理レベルＨに設定している。
これにより、ＳＤＲＡＭ４０の内部的には電源投入時に
モードレジスタリードの外部コマンドになることはない
ので、出力トランジスタ３０がロー・インピーダンス状
態となることはなくなる。
【００５０】さらに第一制御部１０２は、ＳＤＲＡＭ４
０の電源投入後に、モードレジスタリードの外部コマン
ドを実行することができるように、一度でもモードレジ
スタセッ卜の外部コマンドが実行された際に、第一制御
部１０２が生成する禁止信号（ｓｅｔｚ）を論理レベル
Ｌに設定している。
０の電源投入後に、モードレジスタリードの外部コマン
ドを実行することができるように、一度でもモードレジ
スタセッ卜の外部コマンドが実行された際に、第一制御
部１０２が生成する禁止信号（ｓｅｔｚ）を論理レベル
Ｌに設定している。
【００５１】具体的には、第一制御部１０２は、モード
レジスタセッ卜時に出力される信号（レジスタセット信
号：ｒｇｗｚ）と同質の信号を用いて、スタータ信号
（ｓｔｔｚ）によって固定していたラッチ回路（具体的
には、外部コマンドラッチ回路１０３、外部アドレスラ
ッチ回路１０４）のフリップフロップ回路のリセットを
かけ、禁止信号（ｓｅｔｚ）を論理レベルＬに固定して
いる。
レジスタセッ卜時に出力される信号（レジスタセット信
号：ｒｇｗｚ）と同質の信号を用いて、スタータ信号
（ｓｔｔｚ）によって固定していたラッチ回路（具体的
には、外部コマンドラッチ回路１０３、外部アドレスラ
ッチ回路１０４）のフリップフロップ回路のリセットを
かけ、禁止信号（ｓｅｔｚ）を論理レベルＬに固定して
いる。
【００５２】これにより第一制御部１０２は、モードレ
ジスタセッ卜の外部コマンドの実行を可能としている。
図２（ｂ）のタイミングチャートを参照して、第一の実
施の形態の具体的な動作を説明する。
ジスタセッ卜の外部コマンドの実行を可能としている。
図２（ｂ）のタイミングチャートを参照して、第一の実
施の形態の具体的な動作を説明する。
【００５３】図２（ｂ）のｐｈａｓｅ（ｌ）において
は、まずモードレジスタリードの外部コマンドを実行し
てみたが、第一制御部１０２が生成する禁止信号（ｓｅ
ｔｚ）が論理レベルＨであるため、モードレジスタ制御
回路１０が生成するレジスタリード信号（ｒｇｒｚ）が
論理レベルＬ固定とされ、出力トランジスタ３０がハイ
・インピーダンス状態に保持された状態が示されてい
る。
は、まずモードレジスタリードの外部コマンドを実行し
てみたが、第一制御部１０２が生成する禁止信号（ｓｅ
ｔｚ）が論理レベルＨであるため、モードレジスタ制御
回路１０が生成するレジスタリード信号（ｒｇｒｚ）が
論理レベルＬ固定とされ、出力トランジスタ３０がハイ
・インピーダンス状態に保持された状態が示されてい
る。
【００５４】図２（ｂ）のｐｈａｓｅ（２）において
は、次にモードレジスタセッ卜の外部コマンドを実行す
るため、モード設定信号（ａ８）が論理レベルＬにセッ
トアップされ、続いてモードレジスタ制御回路１０によ
ってレジスタセット信号（ｒｇｗｚ）が出力され、モー
ドレジスタ２０がセットされると同時に、第一制御部１
０２が生成する禁止信号（ｓｅｔｚ）が論理レベルＬに
ラッチされ、駆動信号（ｍｒｒｚ）が生成されて、これ
以降の外部コマンド入力時にモードレジスタリードの外
部コマンドが可能となった状態が示されている。
は、次にモードレジスタセッ卜の外部コマンドを実行す
るため、モード設定信号（ａ８）が論理レベルＬにセッ
トアップされ、続いてモードレジスタ制御回路１０によ
ってレジスタセット信号（ｒｇｗｚ）が出力され、モー
ドレジスタ２０がセットされると同時に、第一制御部１
０２が生成する禁止信号（ｓｅｔｚ）が論理レベルＬに
ラッチされ、駆動信号（ｍｒｒｚ）が生成されて、これ
以降の外部コマンド入力時にモードレジスタリードの外
部コマンドが可能となった状態が示されている。
【００５５】図２（ｂ）のｐｈａｓｅ（３）において
は、ｐｈａｓｅ（２）の動作により、第一制御部１０２
が生成する禁止信号（ｓｅｔｚ）が論理レベルＬに設定
されているため、モードレジスタ制御回路１０が生成す
るレジスタリード信号（ｒｇｒｚ）へのバスが活性化さ
れた状態が示されている。また、モードレジスタリード
の外部コマンドを行うため、モード設定信号（ａ８）が
論理レベルＨにセットされ、内部ＣＬＫに同期したｍｒ
ｓｐｚ信号が発生され、モードレジスタ制御回路１０が
生成するレジスタリード信号（ｒｇｒｚ）が出力される
ことにより、出力トランジスタ３０からモードレジスタ
２０の内容であるモード選択信号（ＭＲＤＺ）が出力さ
れた状態が示されている。
は、ｐｈａｓｅ（２）の動作により、第一制御部１０２
が生成する禁止信号（ｓｅｔｚ）が論理レベルＬに設定
されているため、モードレジスタ制御回路１０が生成す
るレジスタリード信号（ｒｇｒｚ）へのバスが活性化さ
れた状態が示されている。また、モードレジスタリード
の外部コマンドを行うため、モード設定信号（ａ８）が
論理レベルＨにセットされ、内部ＣＬＫに同期したｍｒ
ｓｐｚ信号が発生され、モードレジスタ制御回路１０が
生成するレジスタリード信号（ｒｇｒｚ）が出力される
ことにより、出力トランジスタ３０からモードレジスタ
２０の内容であるモード選択信号（ＭＲＤＺ）が出力さ
れた状態が示されている。
【００５６】図２（ｂ）のｐｈａｓｅ（４）において
は、内部ＣＬＫにより、出力トランジスタ３０がハイ・
インピーダンス状態にリセッ卜され、動作が完了された
状態が示されている。以上説明したように本発明の第一
の実施の形態のモードレジスタ制御回路１０によれば、
このような第一制御部１０２を設けることにより、ＳＤ
ＲＡＭ４０の電源投入時において、モードレジスタリー
ドの外部コマンドの実行を禁止することで、ＳＤＲＡＭ
４０の出力トランジスタ３０に異常電流が流れないよう
にすることができる。
は、内部ＣＬＫにより、出力トランジスタ３０がハイ・
インピーダンス状態にリセッ卜され、動作が完了された
状態が示されている。以上説明したように本発明の第一
の実施の形態のモードレジスタ制御回路１０によれば、
このような第一制御部１０２を設けることにより、ＳＤ
ＲＡＭ４０の電源投入時において、モードレジスタリー
ドの外部コマンドの実行を禁止することで、ＳＤＲＡＭ
４０の出力トランジスタ３０に異常電流が流れないよう
にすることができる。
【００５７】次に、図面に基づき第一の実施の形態の半
導体装置（ＳＤＲＡＭ）４０を説明する。半導体装置
（ＳＤＲＡＭ）４０は、図１に示すように、モードレジ
スタ制御回路１０と、電源立ち上げ時にラッチ回路を初
期化するための初期化信号（ｓｔｔｚ）を生成するスタ
ーター信号発生回路１０１と、外部クロックに応じて外
部クロック信号（ｃｌｋｉｚ）を生成する内部クロック
発生部１０２と、メモリセルアレイ１１３と、メモリセ
ルアレイ１１３に対するデータの読み出し及び書き込み
を行うための読み出し／書き込み回路１３０と、外部と
のデータアドレス及びコマンドの入出力を行う入出力回
路１４０と、入出力回路の動作モードを保持するモード
レジスタ２０と、モードレジスタの読み出し動作を外部
クロックに同期して制御するモードレジスタ制御回路１
１１と、を備えて成る。
導体装置（ＳＤＲＡＭ）４０を説明する。半導体装置
（ＳＤＲＡＭ）４０は、図１に示すように、モードレジ
スタ制御回路１０と、電源立ち上げ時にラッチ回路を初
期化するための初期化信号（ｓｔｔｚ）を生成するスタ
ーター信号発生回路１０１と、外部クロックに応じて外
部クロック信号（ｃｌｋｉｚ）を生成する内部クロック
発生部１０２と、メモリセルアレイ１１３と、メモリセ
ルアレイ１１３に対するデータの読み出し及び書き込み
を行うための読み出し／書き込み回路１３０と、外部と
のデータアドレス及びコマンドの入出力を行う入出力回
路１４０と、入出力回路の動作モードを保持するモード
レジスタ２０と、モードレジスタの読み出し動作を外部
クロックに同期して制御するモードレジスタ制御回路１
１１と、を備えて成る。
【００５８】読み出し／書き込み回路１３０は、前述し
たライトデータラッチ回路１０５、ライトコントロール
回路１０６、ライトアンプ回路１０７、パイプライン１
０８、センスアンプ１１２、センスバッファ１１４、パ
イプライン１１５より構成される。
たライトデータラッチ回路１０５、ライトコントロール
回路１０６、ライトアンプ回路１０７、パイプライン１
０８、センスアンプ１１２、センスバッファ１１４、パ
イプライン１１５より構成される。
【００５９】入出力回路１４０は、前述した外回路コマ
ンドラッチ回路１０３、外回路アドレスラッチ回路１０
４、外回路アドレスデコード回路１０９、外回路コマン
ドデコード回路１１０、出力トランジスタコントロール
回路１２０より構成される。このようなモードレジスタ
制御回路１０を設けることにより、本発明の第一の実施
の形態の半導体装置４０は、半導体装置４０の電源投入
時において、モードレジスタリードの外部コマンドの実
行を禁止することで、出力トランジスタ（ｏｕｔＴｒ）
３０に異常電流が流れないようにすることができる。さ
らに電源投入時以後のアイドル状態においても、一度で
もモードレジスタセットの外部コマンドが行われれば、
その後にはモードレジスタリードの外部コマンドが可能
となるようにし、出力トランジスタ（ｏｕｔＴｒ）３０
に異常電流が流れないようにすることができるを実現で
きる。
ンドラッチ回路１０３、外回路アドレスラッチ回路１０
４、外回路アドレスデコード回路１０９、外回路コマン
ドデコード回路１１０、出力トランジスタコントロール
回路１２０より構成される。このようなモードレジスタ
制御回路１０を設けることにより、本発明の第一の実施
の形態の半導体装置４０は、半導体装置４０の電源投入
時において、モードレジスタリードの外部コマンドの実
行を禁止することで、出力トランジスタ（ｏｕｔＴｒ）
３０に異常電流が流れないようにすることができる。さ
らに電源投入時以後のアイドル状態においても、一度で
もモードレジスタセットの外部コマンドが行われれば、
その後にはモードレジスタリードの外部コマンドが可能
となるようにし、出力トランジスタ（ｏｕｔＴｒ）３０
に異常電流が流れないようにすることができるを実現で
きる。
【００６０】次に、本発明の第二の実施の形態を説明す
る。図３（ａ）は本発明の第二の実施の形態を示す回路
図、図３（ｂ）および図３（ｃ）はその動作を説明する
ためのタイミングチャートである。第二の実施の形態の
モードレジスタ制御回路（図３中に示すＭＲＧＣＴＬ）
１０は、図３（ａ）に示すように、第二制御部１０４と
第三制御部１０６とを備えて成る。
る。図３（ａ）は本発明の第二の実施の形態を示す回路
図、図３（ｂ）および図３（ｃ）はその動作を説明する
ためのタイミングチャートである。第二の実施の形態の
モードレジスタ制御回路（図３中に示すＭＲＧＣＴＬ）
１０は、図３（ａ）に示すように、第二制御部１０４と
第三制御部１０６とを備えて成る。
【００６１】第二制御部１０４は、ＳＤＲＡＭ４０の電
源投入時に検知した外部コマンドがモードレジスタの読
み出し動作を指示するモードレジスタリード以外の外部
コマンドであったことを検知した際に、電源電圧の安定
後にモードレジスタセッ卜のコマンドが実行されていな
い場合であっても直ちにモードレジスタリードの外部コ
マンドの実行をモードレジスタに指示するための手段で
ある。
源投入時に検知した外部コマンドがモードレジスタの読
み出し動作を指示するモードレジスタリード以外の外部
コマンドであったことを検知した際に、電源電圧の安定
後にモードレジスタセッ卜のコマンドが実行されていな
い場合であっても直ちにモードレジスタリードの外部コ
マンドの実行をモードレジスタに指示するための手段で
ある。
【００６２】第三制御部１０６は、ＳＤＲＡＭ４０の電
源投入以後に、一度でもモードレジスタセッ卜の外部コ
マンドが実行されたことを検知した場合に、モードレジ
スタにおけるモードレジスタリードの外部コマンドの実
行をモードレジスタに指示するための手段である。
源投入以後に、一度でもモードレジスタセッ卜の外部コ
マンドが実行されたことを検知した場合に、モードレジ
スタにおけるモードレジスタリードの外部コマンドの実
行をモードレジスタに指示するための手段である。
【００６３】つまり、第二の実施の形態のモードレジス
タ制御回路１０は第二制御部１０４と第三制御部１０６
とを設けることにより、第一の実施の形態のモードレジ
スタ制御回路１０の機能に加えて、電源投入時に、モー
ドレジスタ２０にラッチされている、モードレジスタセ
ッ卜の外部コマンド以外の外部コマンドの動作モードタ
イプのリード（読み出し動作）が可能となり、モードレ
ジスタセッ卜の外部コマンドが実行されない場合であっ
ても、モードレジスタセッ卜の外部コマンド以外の外部
コマンドであればモードレジスタリードの外部コマンド
が実行されて通常どうりの内部動作が実行できるように
なる。
タ制御回路１０は第二制御部１０４と第三制御部１０６
とを設けることにより、第一の実施の形態のモードレジ
スタ制御回路１０の機能に加えて、電源投入時に、モー
ドレジスタ２０にラッチされている、モードレジスタセ
ッ卜の外部コマンド以外の外部コマンドの動作モードタ
イプのリード（読み出し動作）が可能となり、モードレ
ジスタセッ卜の外部コマンドが実行されない場合であっ
ても、モードレジスタセッ卜の外部コマンド以外の外部
コマンドであればモードレジスタリードの外部コマンド
が実行されて通常どうりの内部動作が実行できるように
なる。
【００６４】次に図３（ｂ）のタイミングチャートを参
照して、モードレジスタリードの外部コマンドと判定さ
れた場合（則ち、ａ８＝Ｈ）における、第二の実施の形
態の具体的な動作を説明する。図３（ｂ）のｐｈａｓｅ
（ｌ）においては、内部ＣＬＫに同期したｍｒｓｐｚ信
号ｍｒｓｑｚ信号およびモード設定信号（ａ８）が共に
論理レベルＨに設定されることにより、第二制御部１０
４によってセット信号（ｓｅｔＲ）が論理レベルＬに設
定されるとともに、第二制御部１０４によって論理レベ
ルＬに設定されたセット信号（ｓｅｔＲ）が電源投入以
後も論理レベルＬ状態に保持される動作が示されてい
る。
照して、モードレジスタリードの外部コマンドと判定さ
れた場合（則ち、ａ８＝Ｈ）における、第二の実施の形
態の具体的な動作を説明する。図３（ｂ）のｐｈａｓｅ
（ｌ）においては、内部ＣＬＫに同期したｍｒｓｐｚ信
号ｍｒｓｑｚ信号およびモード設定信号（ａ８）が共に
論理レベルＨに設定されることにより、第二制御部１０
４によってセット信号（ｓｅｔＲ）が論理レベルＬに設
定されるとともに、第二制御部１０４によって論理レベ
ルＬに設定されたセット信号（ｓｅｔＲ）が電源投入以
後も論理レベルＬ状態に保持される動作が示されてい
る。
【００６５】図３（ｂ）のｐｈａｓｅ（２）において
は、スタータ信号（ｓｔｔｚ）と第二制御部１０４によ
って論理レベルＬに設定されたセット信号（ｓｅｔＲ）
とに応じて、第三制御部１０６が禁止信号（ｓｅｔｚ）
を論理レベルＨにラッチする動作が示されている。これ
により、電源投入による起動時に出力トランジスタ３０
がロー・インピーダンス状態となって異常電流が流れる
ことを回避できる。
は、スタータ信号（ｓｔｔｚ）と第二制御部１０４によ
って論理レベルＬに設定されたセット信号（ｓｅｔＲ）
とに応じて、第三制御部１０６が禁止信号（ｓｅｔｚ）
を論理レベルＨにラッチする動作が示されている。これ
により、電源投入による起動時に出力トランジスタ３０
がロー・インピーダンス状態となって異常電流が流れる
ことを回避できる。
【００６６】図３（ｂ）のｐｈａｓｅ（３）において
は、モードレジスタセッ卜の外部コマンドが一度実行さ
れるとモードレジスタ制御回路１０によってレジスタセ
ット信号（ｒｇｗｚ）が出力され、モードレジスタ２０
がセットされると同時に、第三制御部１０６が生成する
禁止信号（ｓｅｔｚ）が論理レベルＬにラッチされ、駆
動信号（ｍｒｒｚ）が生成されて、これ以降の外部コマ
ンド入力時にモードレジスタリードの外部コマンドが可
能となった状態が示されている。
は、モードレジスタセッ卜の外部コマンドが一度実行さ
れるとモードレジスタ制御回路１０によってレジスタセ
ット信号（ｒｇｗｚ）が出力され、モードレジスタ２０
がセットされると同時に、第三制御部１０６が生成する
禁止信号（ｓｅｔｚ）が論理レベルＬにラッチされ、駆
動信号（ｍｒｒｚ）が生成されて、これ以降の外部コマ
ンド入力時にモードレジスタリードの外部コマンドが可
能となった状態が示されている。
【００６７】図３（ｂ）のｐｈａｓｅ（４）において
は、ｐｈａｓｅ（３）の動作により、第三制御部１０６
により禁止信号（ｓｅｔｚ）が論理レベルＬに設定され
ているため、モードレジスタ制御回路１０が生成するレ
ジスタリード信号（ｒｇｒｚ）へのバスが活性化された
状態が示されている。また、モードレジスタリードの外
部コマンドを行うため、モード設定信号（ａ８）が論理
レベルＨにセットされ、内部ＣＬＫに同期したｍｒｓｐ
ｚ信号が発生され、モードレジスタ制御回路１０が生成
するレジスタリード信号（ｒｇｒｚ）が出力されること
により、出力トランジスタ３０からモードレジスタ２０
の内容であるモード選択信号（ＭＲＤＺ）が出力された
状態が示されている。
は、ｐｈａｓｅ（３）の動作により、第三制御部１０６
により禁止信号（ｓｅｔｚ）が論理レベルＬに設定され
ているため、モードレジスタ制御回路１０が生成するレ
ジスタリード信号（ｒｇｒｚ）へのバスが活性化された
状態が示されている。また、モードレジスタリードの外
部コマンドを行うため、モード設定信号（ａ８）が論理
レベルＨにセットされ、内部ＣＬＫに同期したｍｒｓｐ
ｚ信号が発生され、モードレジスタ制御回路１０が生成
するレジスタリード信号（ｒｇｒｚ）が出力されること
により、出力トランジスタ３０からモードレジスタ２０
の内容であるモード選択信号（ＭＲＤＺ）が出力された
状態が示されている。
【００６８】次に図３（ｃ）のタイミングチャートを参
照して、モードレジスタリードの外部コマンドでないと
判定された場合（則ち、ａ８＝Ｌ）における、第二の実
施の形態の具体的な動作を説明する。図３（ｃ）のｐｈ
ａｓｅ（ｌ）においては、ｍｒｓｑｚ信号またはモード
設定信号（ａ８）が論理レベルＬであることに応じて、
論理レベルＬに設定されたセット信号（ｓｅｔＲ）が第
二制御部１０４によって論理レベルＨ固定とされ電源投
入以後も論理レベルＨ固定に保持されている状態が示さ
れている。
照して、モードレジスタリードの外部コマンドでないと
判定された場合（則ち、ａ８＝Ｌ）における、第二の実
施の形態の具体的な動作を説明する。図３（ｃ）のｐｈ
ａｓｅ（ｌ）においては、ｍｒｓｑｚ信号またはモード
設定信号（ａ８）が論理レベルＬであることに応じて、
論理レベルＬに設定されたセット信号（ｓｅｔＲ）が第
二制御部１０４によって論理レベルＨ固定とされ電源投
入以後も論理レベルＨ固定に保持されている状態が示さ
れている。
【００６９】図３（ｃ）のｐｈａｓｅ（２）において
は、したがって、第三制御部１０６によって禁止信号
（ｓｅｔｚ）が論理レベルＬにラッチされることによ
り、モードレジスタリードの外部コマンドでないと判定
され、出力トランジスタ３０がロー・インピーダンス状
態とならない状態が示されている。図３（ｃ）のｐｈａ
ｓｅ（３）においては、第三制御部１０６によって禁止
信号（ｓｅｔｚ）が論理レベルＬにラッチされているこ
とにより、モードレジスタリードの外部コマンドか可能
な状態となっており、電源起動時のレジス夕の内容を読
み取ることができる状態が示されている。
は、したがって、第三制御部１０６によって禁止信号
（ｓｅｔｚ）が論理レベルＬにラッチされることによ
り、モードレジスタリードの外部コマンドでないと判定
され、出力トランジスタ３０がロー・インピーダンス状
態とならない状態が示されている。図３（ｃ）のｐｈａ
ｓｅ（３）においては、第三制御部１０６によって禁止
信号（ｓｅｔｚ）が論理レベルＬにラッチされているこ
とにより、モードレジスタリードの外部コマンドか可能
な状態となっており、電源起動時のレジス夕の内容を読
み取ることができる状態が示されている。
【００７０】以上説明したように本発明の第二の実施の
形態のモードレジスタ制御回路１０によれば、このよう
な第二制御部１０４および第三制御部１０６を設けるこ
とにより、ＳＤＲＡＭ４０の電源投入時において、モー
ドレジスタリードの外部コマンドが出来ないようにし、
出力トランジスタ３ハイ・インピーダンス状態に保持す
ることで、ＳＤＲＡＭ４０の出力トランジスタ３０に異
常電流が流れないようにすることができる。
形態のモードレジスタ制御回路１０によれば、このよう
な第二制御部１０４および第三制御部１０６を設けるこ
とにより、ＳＤＲＡＭ４０の電源投入時において、モー
ドレジスタリードの外部コマンドが出来ないようにし、
出力トランジスタ３ハイ・インピーダンス状態に保持す
ることで、ＳＤＲＡＭ４０の出力トランジスタ３０に異
常電流が流れないようにすることができる。
【００７１】さらに電源投入時以後のアイドル状態にお
いても、一度でもモードレジスタリードの外部コマンド
が行われれば、その後にはモードレジスタリードの外部
コマンドが可能となるようにし、ＳＤＲＡＭ４０の出力
トランジスタ３０に異常電流が流れないようにすること
ができる。
いても、一度でもモードレジスタリードの外部コマンド
が行われれば、その後にはモードレジスタリードの外部
コマンドが可能となるようにし、ＳＤＲＡＭ４０の出力
トランジスタ３０に異常電流が流れないようにすること
ができる。
【００７２】次に、図面に基づき第二の実施の形態の半
導体装置（ＳＤＲＡＭ）４０を説明する。半導体装置
（ＳＤＲＡＭ）４０は、図１に示すように、モードレジ
スタ制御回路１０と、電源立ち上げ時にラッチ回路を初
期化するための初期化信号（ｓｔｔｚ）を生成するスタ
ーター信号発生回路１０１と、外部クロックに応じて外
部クロック信号を生成する内部クロック発生部１０２
と、メモリセルアレイ１１３と、メモリセルアレイ１１
３に対するデータの読み出し及び書き込みを行うための
読み出し／書き込み回路１３０と、外部とのデータアド
レス及びコマンドの入出力を行う入出力回路１４０と、
入出力回路の動作モードを保持するモードレジスタ２０
と、モードレジスタの読み出し動作を外部クロックに同
期して制御するモードレジスタ制御回路１１１と、を備
えて成る。
導体装置（ＳＤＲＡＭ）４０を説明する。半導体装置
（ＳＤＲＡＭ）４０は、図１に示すように、モードレジ
スタ制御回路１０と、電源立ち上げ時にラッチ回路を初
期化するための初期化信号（ｓｔｔｚ）を生成するスタ
ーター信号発生回路１０１と、外部クロックに応じて外
部クロック信号を生成する内部クロック発生部１０２
と、メモリセルアレイ１１３と、メモリセルアレイ１１
３に対するデータの読み出し及び書き込みを行うための
読み出し／書き込み回路１３０と、外部とのデータアド
レス及びコマンドの入出力を行う入出力回路１４０と、
入出力回路の動作モードを保持するモードレジスタ２０
と、モードレジスタの読み出し動作を外部クロックに同
期して制御するモードレジスタ制御回路１１１と、を備
えて成る。
【００７３】読み出し／書き込み回路１３０は、前述し
たライトデータラッチ回路１０５、ライトコントロール
回路１０６、ライトアンプ回路１０７、パイプライン１
０８、センスアンプ１１２、センスバッファ１１４、パ
イプライン１１５より構成される。
たライトデータラッチ回路１０５、ライトコントロール
回路１０６、ライトアンプ回路１０７、パイプライン１
０８、センスアンプ１１２、センスバッファ１１４、パ
イプライン１１５より構成される。
【００７４】入出力回路１４０は、前述した外回路コマ
ンドラッチ回路１０３、外回路アドレスラッチ回路１０
４、外回路アドレスデコード回路１０９、外回路コマン
ドデコード回路１１０、出力トランジスタコントロール
回路１２０より構成される。このようなモードレジスタ
制御回路１０を設けることにより、本発明の第二の実施
の形態の半導体装置４０は、半導体装置４０の電源投入
時において、モードレジスタリードの外部コマンドの実
行を禁止することで、出力トランジスタ（ｏｕｔＴｒ）
３０に異常電流が流れないようにすることができる。さ
らに電源投入時以後のアイドル状態においても、一度で
もモードレジスタリードの外部コマンドが行われれば、
その後にはモードレジスタリードの外部コマンドが可能
となるようにし、出力トランジスタ（ｏｕｔＴｒ）３０
に異常電流が流れないようにすることができるを実現で
きる。
ンドラッチ回路１０３、外回路アドレスラッチ回路１０
４、外回路アドレスデコード回路１０９、外回路コマン
ドデコード回路１１０、出力トランジスタコントロール
回路１２０より構成される。このようなモードレジスタ
制御回路１０を設けることにより、本発明の第二の実施
の形態の半導体装置４０は、半導体装置４０の電源投入
時において、モードレジスタリードの外部コマンドの実
行を禁止することで、出力トランジスタ（ｏｕｔＴｒ）
３０に異常電流が流れないようにすることができる。さ
らに電源投入時以後のアイドル状態においても、一度で
もモードレジスタリードの外部コマンドが行われれば、
その後にはモードレジスタリードの外部コマンドが可能
となるようにし、出力トランジスタ（ｏｕｔＴｒ）３０
に異常電流が流れないようにすることができるを実現で
きる。
【００７５】
【発明の効果】本発明にかかるモードレジスタ制御回路
によれば、電源投入時にＳＤＲＡＭの外部出力端子（Ｄ
Ｑ）の状態がモードレジスタリードの外部コマンドであ
ると判定された場合、または電源投入時以後のアイドル
状態においてＳＤＲＡＭの外部出力端子（ＤＱ）の状態
がモードレジスタリードの外部コマンドであると検出さ
れ場合であっても、ＳＤＲＡＭの出力トランジスタがロ
ー・インピーダンス状態とならないようにするための第
一制御部、第二制御部、または第三制御部をＳＤＲＡＭ
に設けることにより、ＳＤＲＡＭの電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することが可能となり、その結果、ＳＤＲＡＭの出力ト
ランジスタに異常電流が流れないようにすることができ
る。 さらに電源投入時以後のアイドル状態において
も、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となり、その結果、ＳＤＲＡＭの出力トラン
ジスタに異常電流が流れないようにすることができる。
によれば、電源投入時にＳＤＲＡＭの外部出力端子（Ｄ
Ｑ）の状態がモードレジスタリードの外部コマンドであ
ると判定された場合、または電源投入時以後のアイドル
状態においてＳＤＲＡＭの外部出力端子（ＤＱ）の状態
がモードレジスタリードの外部コマンドであると検出さ
れ場合であっても、ＳＤＲＡＭの出力トランジスタがロ
ー・インピーダンス状態とならないようにするための第
一制御部、第二制御部、または第三制御部をＳＤＲＡＭ
に設けることにより、ＳＤＲＡＭの電源投入時におい
て、モードレジスタリードの外部コマンドの実行を禁止
することが可能となり、その結果、ＳＤＲＡＭの出力ト
ランジスタに異常電流が流れないようにすることができ
る。 さらに電源投入時以後のアイドル状態において
も、一度でもモードレジスタリードの外部コマンドが行
われれば、その後にはモードレジスタリードの外部コマ
ンドが可能となり、その結果、ＳＤＲＡＭの出力トラン
ジスタに異常電流が流れないようにすることができる。
【００７６】このようなモードレジスタ制御回路を設け
ることにより、ＳＤＲＡＭの電源投入時において、モー
ドレジスタリードの外部コマンドの実行を禁止すること
で、ＳＤＲＡＭの出力トランジスタ（ｏｕｔＴｒ）に異
常電流が流れないようにすることができる。さらに電源
投入時以後のアイドル状態においても、一度でもモード
レジスタセットの外部コマンドが行われれば、その後に
はモードレジスタリードの外部コマンドが可能となるよ
うにし、出力トランジスタ（ｏｕｔＴｒ）に異常電流が
流れないようにすることができる半導体装置を実現でき
る。
ることにより、ＳＤＲＡＭの電源投入時において、モー
ドレジスタリードの外部コマンドの実行を禁止すること
で、ＳＤＲＡＭの出力トランジスタ（ｏｕｔＴｒ）に異
常電流が流れないようにすることができる。さらに電源
投入時以後のアイドル状態においても、一度でもモード
レジスタセットの外部コマンドが行われれば、その後に
はモードレジスタリードの外部コマンドが可能となるよ
うにし、出力トランジスタ（ｏｕｔＴｒ）に異常電流が
流れないようにすることができる半導体装置を実現でき
る。
【図１】本発明のモードレジスタ制御回路を示す回路図
である。
である。
【図２】図２（ａ）は本発明の第一の実施の形態を示す
回路図、図２（ｂ）はその動作を説明するためのタイミ
ングチャートである。
回路図、図２（ｂ）はその動作を説明するためのタイミ
ングチャートである。
【図３】図３（ａ）は本発明の第二の実施の形態を示す
回路図、図３（ｂ）および図３（ｃ）はその動作を説明
するためのタイミングチャートである。
回路図、図３（ｂ）および図３（ｃ）はその動作を説明
するためのタイミングチャートである。
【図４】図４（ａ）は従来のモードレジスタ制御回路お
よびこれによって制御されるモードレジスタを示す回路
図、図４（ｂ）はその動作を説明するためのタイミング
チャートである。
よびこれによって制御されるモードレジスタを示す回路
図、図４（ｂ）はその動作を説明するためのタイミング
チャートである。
１０ モードレジスタ制御回路 １０２ 第一制御部 １０４ 第二制御部 １０６ 第三制御部 ２０ モードレジスタ ３０ 出力トランジスタ（ｏｕｔＴｒ） ４０ 半導体装置 ｓｔｔｚ スタータ信号
Claims (6)
- 【請求項１】半導体装置のモードレジスタの読み出し動
作を外部コマンド信号と外部クロック信号とに同期して
制御するために半導体装置内に設けられたモードレジス
タ制御回路であって、 前記半導体装置の電源投入時
に、前記モードレジスタの読み出し動作を指示する外部
コマンドであるモードレジスタリードの実行を内部的に
非活性化して前記モードレジスタの読み出し動作を抑止
するための第一制御部、 を備えて成ることを特徴とするモードレジスタ制御回
路。 - 【請求項２】前記第一制御部は、前記半導体装置の電源
投入時に、前記半導体装置の外部から入力される外部コ
マンドまたは外部アドレスを保持するためのラッチ部の
電源投入時における不確定状態の初期化を指示するため
の初期化信号を用いて、前記モードレジスタリードの外
部コマンドの実行を内部的に非活性化する、 ことを特徴とする請求項１に記載のモードレジスタ制御
回路。 - 【請求項３】半導体装置のモードレジスタの読み出し動
作を外部コマンドと外部クロックに同期して制御するた
めに半導体装置内に設けられたモードレジスタ制御回路
であって、 前記半導体装置の電源投入時に検知した前記外部コマン
ドが前記モードレジスタの読み出し動作を指示するモー
ドレジスタリード以外の外部コマンドであったことを検
知した際に、電源電圧の安定後に前記モードレジスタセ
ッ卜の外部コマンドが実行されていない場合であっても
直ちに前記モードレジスタリードの外部コマンドの実行
を前記モードレジスタに指示するための第二制御部、 を備えて成ることを特徴とするモードレジスタ制御回
路。 - 【請求項４】半導体装置のモードレジスタの読み出し動
作を外部コマンドと外部クロックに同期して制御するた
めに半導体装置内に設けられたモードレジスタ制御回路
であって、 前記半導体装置の電源投入以後に、一度でもモードレジ
スタセッ卜の外部コマンドが実行されたことを検知した
場合に、前記モードレジスタにおけるモードレジスタリ
ードの外部コマンドの実行を前記モードレジスタに指示
するための第三制御部、 を備えて成ることを特徴とするモードレジスタ制御回
路。 - 【請求項５】半導体装置の電源投入時に検知した外部コ
マンドがモードレジスタの読み出し動作を指示するモー
ドレジスタリード以外の外部コマンドであったことを検
知した際に、前記第二制御部が、電源電圧の安定後にモ
ードレジスタセッ卜のコマンドが実行されていない場合
であっても直ちにモードレジスタリードの外部コマンド
の実行をモードレジスタに促し、 半導体装置の電源投入以後に一度でもモードレジスタセ
ッ卜の外部コマンドが実行されたことを検知した場合
に、前記第三制御部が、モードレジスタにおけるモード
レジスタリードの外部コマンドの実行をモードレジスタ
に指示する、 ことを特徴とする請求項３又は４に記載のモードレジス
タ制御回路。 - 【請求項６】請求項１乃至５に記載のモードレジスタ制
御回路と、電源立ち上げ時にラッチ回路を初期化するた
めの初期化信号を生成するスターター信号発生回路と、
外部クロックに応じて外部クロック信号を生成する内部
クロック発生部と、メモリセルアレイと、メモリセルア
レイに対するデータの読み出し及び書き込みを行うため
の読み出し／書き込み回路と、外部とのデータアドレス
及びコマンドの入出力を行う入出力回路と、入出力回路
の動作モードを保持するモードレジスタと、モードレジ
スタの読み出し動作を外部クロックに同期して制御する
モードレジスタ制御回路と、 を備えて成ることを特徴とする半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06353696A JP3351953B2 (ja) | 1996-03-19 | 1996-03-19 | モードレジスタ制御回路およびこれを有する半導体装置 |
| DE69621420T DE69621420T2 (de) | 1996-03-19 | 1996-09-18 | Halbleiteranordnung mit Modusregistersteuerschaltung |
| EP96306782A EP0797207B1 (en) | 1996-03-19 | 1996-09-18 | Semiconductor device comprising mode register control circuit |
| US08/715,701 US5699302A (en) | 1996-03-19 | 1996-09-19 | Mode register control circuit and semiconductor device having the same |
| TW085111464A TW402803B (en) | 1996-03-19 | 1996-09-19 | Mode register control circuit and semiconductor device having the same |
| KR1019960044487A KR100208550B1 (ko) | 1996-03-19 | 1996-10-08 | 모드 레지스터 제어회로 및 이것을 갖는 반도체 장치 |
| US08/916,201 US5812491A (en) | 1996-03-19 | 1997-08-22 | Mode register control circuit and semiconductor device having the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06353696A JP3351953B2 (ja) | 1996-03-19 | 1996-03-19 | モードレジスタ制御回路およびこれを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09259582A true JPH09259582A (ja) | 1997-10-03 |
| JP3351953B2 JP3351953B2 (ja) | 2002-12-03 |
Family
ID=13232043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06353696A Expired - Lifetime JP3351953B2 (ja) | 1996-03-19 | 1996-03-19 | モードレジスタ制御回路およびこれを有する半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5699302A (ja) |
| EP (1) | EP0797207B1 (ja) |
| JP (1) | JP3351953B2 (ja) |
| KR (1) | KR100208550B1 (ja) |
| DE (1) | DE69621420T2 (ja) |
| TW (1) | TW402803B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354873B1 (ko) * | 1999-12-28 | 2002-10-05 | 주식회사 하이닉스반도체 | 모드 레지스터 세팅 제어장치 |
| WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| JP2010086647A (ja) * | 2008-10-02 | 2010-04-15 | Hynix Semiconductor Inc | フラグ信号生成回路及び半導体メモリ装置 |
| JP2010086646A (ja) * | 2008-10-02 | 2010-04-15 | Hynix Semiconductor Inc | コマンド生成回路及び半導体メモリ装置 |
| US8325537B2 (en) | 2009-02-05 | 2012-12-04 | Elpida Memory, Inc. | Mode register output circuit |
| JP2014211939A (ja) * | 2005-02-14 | 2014-11-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 揮発性メモリのレジスタの読み出し |
| JP2017510018A (ja) * | 2014-03-31 | 2017-04-06 | インテル・コーポレーション | メモリデバイスに関連するコマンドの無効化 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
| US6215725B1 (en) * | 1997-07-23 | 2001-04-10 | Sharp Kabushiki Kaisha | Clock-synchronized memory |
| JPH11134243A (ja) * | 1997-10-31 | 1999-05-21 | Brother Ind Ltd | 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法 |
| KR100257867B1 (ko) * | 1997-11-15 | 2000-06-01 | 윤종용 | 2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치 |
| JP3204384B2 (ja) * | 1997-12-10 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | 半導体記憶回路 |
| JP2000003589A (ja) * | 1998-06-12 | 2000-01-07 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| DE19829287A1 (de) * | 1998-06-30 | 2000-01-05 | Siemens Ag | Dynamische Halbleiter-Speichervorrichtung und Verfahren zur Initialisierung einer dynamischen Halbleiter-Speichervorrichtung |
| JP2000036192A (ja) * | 1998-07-17 | 2000-02-02 | Fujitsu Ltd | 半導体集積回路 |
| US6766447B1 (en) * | 2000-01-25 | 2004-07-20 | Dell Products L.P. | System and method of preventing speculative reading during memory initialization |
| DE10232859B4 (de) * | 2001-07-18 | 2014-11-13 | Samsung Electronics Co., Ltd. | Verfahren zur Erzeugung eines Initialisierungssignals |
| US6901018B2 (en) * | 2001-07-18 | 2005-05-31 | Samsung Electronics Co, Ltd. | Method of generating initializing signal in semiconductor memory device |
| US6687184B2 (en) | 2001-08-28 | 2004-02-03 | Micron Technology, Inc. | Memory device having selectable clock input and method for operating same |
| US6721227B2 (en) * | 2002-02-11 | 2004-04-13 | Micron Technology, Inc. | User selectable banks for DRAM |
| FR2851668A1 (fr) * | 2003-02-24 | 2004-08-27 | St Microelectronics Sa | Procede et dispositif de selection de mode de fonctionnement d'un circuit integre |
| KR100516694B1 (ko) * | 2003-04-02 | 2005-09-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100625293B1 (ko) * | 2004-06-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 높은 신뢰성을 갖는 반도체메모리소자 및 그를 위한구동방법 |
| US8122187B2 (en) | 2004-07-02 | 2012-02-21 | Qualcomm Incorporated | Refreshing dynamic volatile memory |
| US7620783B2 (en) | 2005-02-14 | 2009-11-17 | Qualcomm Incorporated | Method and apparatus for obtaining memory status information cross-reference to related applications |
| US7640392B2 (en) | 2005-06-23 | 2009-12-29 | Qualcomm Incorporated | Non-DRAM indicator and method of accessing data not stored in DRAM array |
| KR100646941B1 (ko) * | 2005-07-25 | 2006-11-23 | 주식회사 하이닉스반도체 | 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 |
| JPWO2007116487A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| US9262326B2 (en) | 2006-08-14 | 2016-02-16 | Qualcomm Incorporated | Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem |
| KR101047000B1 (ko) * | 2009-05-28 | 2011-07-06 | 주식회사 하이닉스반도체 | 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036495A (en) * | 1989-12-28 | 1991-07-30 | International Business Machines Corp. | Multiple mode-set for IC chip |
| JP3080520B2 (ja) * | 1993-09-21 | 2000-08-28 | 富士通株式会社 | シンクロナスｄｒａｍ |
| JPH07182864A (ja) * | 1993-12-21 | 1995-07-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2697633B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
-
1996
- 1996-03-19 JP JP06353696A patent/JP3351953B2/ja not_active Expired - Lifetime
- 1996-09-18 DE DE69621420T patent/DE69621420T2/de not_active Expired - Lifetime
- 1996-09-18 EP EP96306782A patent/EP0797207B1/en not_active Expired - Lifetime
- 1996-09-19 TW TW085111464A patent/TW402803B/zh not_active IP Right Cessation
- 1996-09-19 US US08/715,701 patent/US5699302A/en not_active Expired - Lifetime
- 1996-10-08 KR KR1019960044487A patent/KR100208550B1/ko not_active IP Right Cessation
-
1997
- 1997-08-22 US US08/916,201 patent/US5812491A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354873B1 (ko) * | 1999-12-28 | 2002-10-05 | 주식회사 하이닉스반도체 | 모드 레지스터 세팅 제어장치 |
| JP2014211939A (ja) * | 2005-02-14 | 2014-11-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 揮発性メモリのレジスタの読み出し |
| WO2007116483A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116486A1 (ja) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| US8159886B2 (en) | 2006-03-31 | 2012-04-17 | Fujitsu Limited | Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment |
| JP2010086647A (ja) * | 2008-10-02 | 2010-04-15 | Hynix Semiconductor Inc | フラグ信号生成回路及び半導体メモリ装置 |
| JP2010086646A (ja) * | 2008-10-02 | 2010-04-15 | Hynix Semiconductor Inc | コマンド生成回路及び半導体メモリ装置 |
| US8817556B2 (en) | 2008-10-02 | 2014-08-26 | Hynix Semiconductor Inc. | Command generation circuit and semiconductor memory device |
| US8325537B2 (en) | 2009-02-05 | 2012-12-04 | Elpida Memory, Inc. | Mode register output circuit |
| JP2017510018A (ja) * | 2014-03-31 | 2017-04-06 | インテル・コーポレーション | メモリデバイスに関連するコマンドの無効化 |
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