JP2003272385A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロック同期型の半導体メモリにおける不要
な入力信号の受信による消費電流を抑制することができ
る、消費電流の少ない半導体集積回路を提供する。 【解決手段】 メモリアレイ１にデータを記憶する同期
型ＳＲＡＭＳ１は、クロック信号ＣＫの立ち上がりに同
期して動作する。この同期型ＳＲＡＭＳ１には、ラッチ
機能を有し、入力信号の取り込みを制御する入力回路５
〜９、内部クロック回路１１、入力受信信号生成回路１
２等が設けられている。ここで、入力信号はクロックの
変化後に取り込まれ、入力信号が確定するまでの不要な
消費電流が抑制される。また入力信号を受信する期間
は、入力回路５〜９が入力信号の受信を開始してラッチ
するまでの僅かな期間とされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消費電流をより低
減することができる回路構成を備えたスタティックＲＡ
Ｍ等の半導体集積回路に関するものであり、とくに、ク
ロック同期型の半導体メモリにおける不要な入力信号の
受信による消費電流の増加を抑制することができる、よ
り消費電流の少ない半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】ＳＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）は、セル自体が電荷供給の能動素子を
備えているので、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）の場合のようなリフレッシュが不要
であり、非常に使いやすいといった特徴がある。そし
て、ＳＲＡＭの中でも、クロック信号に同期してアクセ
スすることができる同期型ＳＲＡＭ（シンクロナスＳＲ
ＡＭ）は、アクセス速度が大きいのでとくに有用であ
る。

【０００３】図１０に、一般に用いられている従来の同
期型ＳＲＡＭの一例を示す。図１０に示すように、クロ
ック信号に同期して動作する同期型ＳＲＡＭ１００に
は、メモリアレイ１０１と、デコーダ回路１０２と、ラ
イトバッファ１０３と、センスアンプ１０４と、各種入
力回路１０５〜１０８と、出力回路１１０と、内部クロ
ック生成回路１１１とが設けられている。また、同期型
ＳＲＡＭ１００には、２つのバッファ回路Ｂ１、Ｂ２
と、インバータ回路Ｉ１とが設けられている。

【０００４】ここで、同期型ＳＲＡＭ１００には、クロ
ック信号ＣＫと、チップ活性化信号ＣＥＢと、アドレス
信号Ａ０〜Ａｎと、データ信号ＤＩ０〜ＤＩｎと、出力
活性化信号ＯＥＢとが入力される。また、同期型ＳＲＡ
Ｍ１００からは、データ信号ＤＯ１〜ＤＯｎが出力され
る。

【０００５】この同期型ＳＲＡＭ１００は、クロック信
号ＣＫが変化した時点での入力信号の状態に応じて動作
を行う。このため、その時点までに入力信号を確定させ
ておき、クロック信号ＣＫの変化後に、その入力信号を
ラッチし、書き込みあるいは読み出し動作を行うように
している。

【０００６】図１１に、ラッチ機能を備えた入力回路の
一例を示す。この入力回路は、８個のトランジスタＴ１
〜Ｔ８と、２個のインバータＩ２、Ｉ３とを備えてい
る。この入力回路は、入力受信制御信号ＩＥＮによって
入力状態が制御され、入力受信制御信号ＩＥＮが「Ｈ
（ハイ）」のときには、入力信号をそのまま出力する。
他方、入力受信制御信号ＩＥＮが「Ｌ（ロー）」のとき
には、それまで入力されていたデータをラッチしてその
値を出力する。このようなラッチ機能は、例えばアドレ
ス信号のようなワードライン（ＷＬ）からのアクセス中
に切り替えることができない信号が入力される入力回路
で必要とされる。他方、図１０中の出力活性化信号ＯＥ
Ｂのような非同期にアクセスする信号に対しては、ラッ
チ機能は必要とされない。

【０００７】内部クロック生成回路１１１は、メモリ回
路内での活性時間の制御を行う回路であり、クロック信
号ＣＫの立ち上がりに同期して、必要最小限のクロック
幅を持つ内部クロック信号ＩＣＫを自己生成する。これ
により、無駄な動作を抑制して消費電流を低減すること
ができる。このように、内部クロック信号ＩＣＫは、ク
ロック信号ＣＫの立ち上がりエッジのみにより、自己生
成することができる。このため、近年、ライトサイクル
についても、リードサイクルと同様にクロック信号ＣＫ
の立ち上がりエッジのみで規定する仕様のものが主流と
なっている。このようなタイプのクロック同期型ＳＲＡ
Ｍでは、ライト時の入力データＤＩをクロック信号ＣＫ
の立ち上がりエッジで取り込むため、アドレス入力回路
１０６などと同様の回路を使用することができる。

【０００８】図１２に、図１０に示す従来の同期型ＳＲ
ＡＭにおける各種入力信号の動作タイミングを示す。図
１２中には、クロック信号ＣＫ、内部クロック信号ＩＣ
Ｋ、入力受信制御信号ＩＥＮ、アドレス信号Ａ０〜Ａ
ｎ、アドレス入力回路１０６を通過した後の内部アドレ
スノード信号ＩＡ、データ入力信号ＤＩ０〜ＤＩｎ、デ
ータ入力回路１０８を通過した後の内部データノード信
号ＩＤＩ及び書き込み活性化信号ＷＥＢの時間に対する
変化特性が示されている。

【０００９】この従来の同期型ＳＲＡＭ１００におい
て、クロック信号ＣＫの変化が生じる前の状態、すなわ
ちクロック信号ＣＫが「Ｌ」の状態においては、アドレ
ス信号Ａ０〜Ａｎやデータ入力信号ＤＩ０〜ＤＩｎなど
の入力信号は受信状態にある。したがって、クロック信
号ＣＫが立ち上がり、入力回路１０５〜１０８がラッチ
状態に変化している期間以外では、常時、入力信号の変
化を受け付けることになる。

【００１０】

【発明が解決しようとする課題】しかしながら、アドレ
ス信号Ａ０〜Ａｎやデータ入力信号ＤＩ０〜ＤＩｎなど
の入力信号は、１回で同時に確定するとは限らない。そ
して、これらが１回で確定しない場合、これらが変化す
るごとに入力信号が受信されることになる。この場合、
その分だけ、内部回路での消費電流が増加することにな
る。例えば、アドレス信号Ａ０〜Ａｎがスキューした場
合、デコーダ回路１０２で無駄に電流が消費されてしま
う。また、リードサイクルにおいては、データ入力信号
ＤＩ０〜ＤＩｎの変化による消費電流は無駄なものであ
る。

【００１１】このように、クロック信号に同期して動作
する従来の同期型ＳＲＡＭにおける入力信号の取り込み
タイミングでは、入力信号が確定するまでに、不要な電
流を消費するといった問題がある。本発明は、このよう
な問題を解決するためになされたものであって、より消
費電流の少ない半導体集積回路を提供することを解決す
べき課題ないしは目的とする。

【００１２】

【課題を解決するための手段】上記従来の問題を解決す
るためになされた本発明にかかる半導体集積回路は、
（ｉ）クロック信号の立ち上がり又は立ち下がりに同期
して動作するクロック同期型の半導体集積回路におい
て、（ii）ラッチ機能を有し、入力信号の取り込みを制
御する入力回路と、（iii）クロック信号に同期して、
必要な入力信号を選択する論理回路と、（iv）クロック
信号の変化と論理回路（の選択結果）とにより、入力回
路を受信状態にする入力受信信号生成回路とを有してい
て、（ｖ）入力信号の受信が、クロック信号の変化と前
記論理回路（の選択結果）とにより生成される入力受信
制御信号により制御され、かつ、入力信号を取り込む場
合の取り込み期間が、クロック信号の変化後の一定期間
に設定されていることを特徴とするものである。

【００１３】上記半導体集積回路において、入力信号と
しては、例えば、アドレス信号、データ信号、コントロ
ール信号などがあげられる。上記半導体集積回路におい
ては、入力受信信号生成回路が、クロック信号と論理回
路とにより選択された入力回路を受信状態にする第１の
受信信号生成回路と、クロック信号にのみ同期して入力
回路を受信状態にする第２の受信信号生成回路とで構成
されていてもよい。

【００１４】上記半導体集積回路においては、入力信号
を制御するための論理回路が、ライトサイクルにおける
書き込みデータの入力状態を制御するようになっていて
もよい。上記半導体集積回路においては、チップ活性化
信号がクロック信号の受信制御信号であり、チップ活性
化信号が活性化されていない状態においては、クロック
信号の受信を拒絶することにより、受信信号生成回路か
らの信号の生成を停止させ、いずれの入力回路において
も入力信号が受信されないようになっていてもよい。

【００１５】上記半導体集積回路においては、入力信号
の取り込み期間が、入力回路内のラッチ回路によってデ
ータがホールドできる期間であるのが好ましい。なお、
上記半導体集積回路においては、入力回路が、差動入力
バッファとラッチ回路とによって構成されていてもよ
い。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を具体
的に説明する。 （実施の形態１）図１は、本発明の実施の形態１にかか
る同期型ＳＲＡＭの構成を示すブロック図である。図１
に示すように、このクロック信号に同期して動作する同
期型ＳＲＡＭ Ｓ１には、データを記憶する多数のメモ
リセルが配列されてなるメモリアレイ１が設けられてい
る。そして、同期型ＳＲＡＭ Ｓ１には、デコーダ回路
２と、ライトバッファ３と、センスアンプ４と、ラッチ
機能を備えた各入力回路５〜９と、データ出力回路１０
と、内部クロック生成回路１１と、入力受信信号生成回
路１２とが設けられている。さらに、同期型ＳＲＡＭ
Ｓ１には、バッファ回路ＢＵ１が設けられている。

【００１７】上記入力回路としては、ＣＥＢ入力回路５
と、アドレス入力回路６と、ＷＥＢ入力回路７と、デー
タ入力回路８と、ＯＥＢ入力回路９とが設けられてい
る。ここで、ＣＥＢ入力回路５には、チップ活性化信号
ＣＥＢ（チップイネーブル信号）が入力される。アドレ
ス入力回路６には、アドレス信号Ａ０〜Ａｎが入力され
る。ＷＥＢ入力回路７には、書き込み活性化信号ＷＥＢ
（ライトイネーブル信号）が入力される。データ入力回
路８には、データ入力信号ＤＩ０〜ＤＩｎが入力され
る。ＯＥＢ入力回路９には、出力活性化信号ＯＥＢ（ア
ウトプットイネーブル信号）が入力される。また、入力
受信信号生成回路１２には、バッファ回路ＢＵ１を介し
てクロック信号ＣＫが入力される。なお、データ出力回
路１０は、データ出力信号ＤＯ１〜ＤＯｎを外部に出力
する。

【００１８】また、アドレス入力回路６から、内部デー
タノード信号ＩＡが出力される。データ入力回路８から
は、内部データノード信号ＩＤＩが出力される。入力受
信信号生成回路１２からは、入力受信制御信号ＩＥＮが
出力される。なお、センスアンプ４からデータ出力回路
１０に、内部データノード信号ＩＤＯが出力される。

【００１９】図２は、図１に示す同期型ＳＲＡＭ Ｓ１
を構成する入力受信信号生成回路１２の構成を示す回路
図である。図２に示すように、この入力受信信号生成回
路１２は、実質的に、遅延回路１３と、２つのインバー
タ回路ＩＮ１、ＩＮ２と、ＮＡＮＤ回路ＮＡ１と、これ
らの回路を接続する配線とで構成され、クロック信号Ｃ
Ｋから入力受信制御信号ＩＥＮを生成するようになって
いる。

【００２０】図３は、図１に示す同期型ＳＲＡＭ Ｓ１
の動作を示すタイミング図である。図３中には、クロッ
ク信号ＣＫ、内部クロック信号ＩＣＫ、入力受信制御信
号ＩＥＮ、アドレス信号Ａ０〜Ａｎ、内部アドレスノー
ド信号ＩＡ、データ入力信号ＤＩ０〜ＤＩｎ、内部デー
タノード信号ＩＤＩ及び書き込み活性化信号ＷＥＢの、
時間に対する変化特性が示されている。

【００２１】以下、実施の形態１にかかる同期型ＳＲＡ
Ｍ Ｓ１の機能ないし動作を説明する。実施の形態１に
かかる同期型ＳＲＡＭ Ｓ１は、通常の静止状態では、
入力受信制御信号ＩＥＮにより、各入力回路５〜９が活
性化されていない状態、すなわち非受信状態に設定され
る。このため、この状態における一切の入力信号の変化
は受け付けられない。これにより、各入力回路５〜９や
デコーダ回路２での不要な消費電流を抑制することがで
きる。とくに、アドレス信号Ａ０〜Ａｎにスキューが生
じる場合等においては、デコーダ回路２での消費電流を
大幅に低減することができる。

【００２２】そして、この静止状態からクロック信号Ｃ
Ｋが変化すると、同期型ＳＲＡＭＳ１は動作を開始す
る。ここで、クロック信号ＣＫの立ち上がりエッジを検
出すると、入力受信信号生成回路１２は、入力受信制御
信号ＩＥＮを出力し、各入力回路５〜９を活性化して、
入力信号を受信することができる状態にする。同期型Ｓ
ＲＡＭ Ｓ１は、ここで初めて、各入力回路５〜９での
信号受信が可能な状態になる。

【００２３】図２から明らかなとおり、入力受信信号生
成回路１２は、クロック信号ＣＫの立ち上がりエッジに
対して、一定期間のワンショットパルスを発生する回路
構成とされている。このパルス幅は、例えば図１２に示
す入力回路において、入力信号をラッチすることができ
る時間であれば良い。したがって、入力信号を受信する
期間は非常に短くなる。このため、クロック信号ＣＫの
立ち上がり後、すなわち入力信号が確定された状態にな
った後で信号が取り込まれる。したがって、誤動作のお
それがなくなり、かつ消費電流が最小限に抑制される。
また、入力信号の受信期間が短いので、入力信号を保持
する時間が長くなりすぎることもない。

【００２４】同期型ＳＲＡＭ Ｓ１における内部クロッ
ク信号ＩＣＫは、内部の各回路に入力信号が伝達された
後に活性化する必要がある。このため、入力受信信号生
成回路１２からの信号に同期させて、内部クロック信号
ＩＣＫを生成するようにしている。すなわち、図３から
も明らかなとおり、クロック信号ＣＫの立ち上がりを受
けて入力受信制御信号ＩＥＮを生成する。そして、各入
力回路５〜９が活性化された後で、デコーダ回路２など
の内部回路に各入力信号を伝播させる。つまり、内部ク
ロック信号ＩＣＫにより、必要な内部回路が活性化状態
になるという順を追うようにしている。

【００２５】かくして、実施の形態１にかかる同期型Ｓ
ＲＡＭ Ｓ１によれば、最低限必要な入力信号しか回路
内部に取り込まないので、消費電流を極力低減すること
ができる。すなわち、メモリセル１への入力信号をクロ
ック信号ＣＫの変化後に取り込み始めるので、入力信号
が確定するまでに生じる不要な消費電流を抑制すること
ができる。また入力信号を受信する期間は、各入力回路
５〜９が入力信号の受信を開始してラッチするまでの僅
かな期間だけでよい。したがって、ホールドタイムを長
く取る必要はない。

【００２６】（実施の形態２）以下、図４〜図６を参照
しつつ、本発明の実施の形態２にかかる同期型ＳＲＡＭ
を説明する。ただし、実施の形態２にかかる同期型ＳＲ
ＡＭの構成ないし機能の大半は、図１〜図３に示す実施
の形態１にかかる同期型ＳＲＡＭ Ｓ１と共通であるの
で、以下では説明の重複を避けるため、主として実施の
形態１と異なる部分を説明する。

【００２７】図４は、本発明の実施の形態２にかかる同
期型ＳＲＡＭ Ｓ２の構成を示すブロック図である。図
４に示すように、実施の形態２にかかる同期型ＳＲＡＭ
Ｓ２では、図１に示す実施の形態１にかかる同期型Ｓ
ＲＡＭ Ｓ１に設けられているＣＥＢ入力回路５、ＯＥ
Ｂ入力回路９及びバッファ回路ＢＵ１は設けられていな
い。他方、実施の形態１にかかる同期型ＳＲＡＭ Ｓ１
には設けられていないＣＫ入力回路１４と、２つのバッ
ファ回路ＢＵ２、ＢＵ３とが設けられている。その他の
点については、実施の形態１にかかる同期型ＳＲＡＭ
Ｓ１の場合と同様である。

【００２８】図５は、図４に示す同期型ＳＲＡＭ Ｓ２
を構成する、クロック信号ＣＫとチップ活性化信号ＣＥ
Ｂとに基づいて入力受信制御信号ＩＥＮを生成する回路
の構成を示す図である。すなわち、図５に示す回路は、
図４中におけるＣＫ入力回路１４と入力受信信号生成回
路１２とを含む回路である。図５に示すように、この回
路は、実質的に、遅延回路１５と、３つのインバータ回
路ＩＮ３〜ＩＮ５と、２つのＮＡＮＤ回路ＮＡ２、ＮＡ
３と、ＮＯＲ回路ＮＯ１と、これらを接続する配線とで
構成され、クロック信号ＣＫとチップ活性化信号ＣＥＢ
とから、入力受信制御信号ＩＥＮを生成するようになっ
ている。

【００２９】図６は、図４に示す同期型ＳＲＡＭ Ｓ２
の動作を示すタイミング図である。図６中には、クロッ
ク信号ＣＫ、チップ活性化信号ＣＥＢ、内部クロック信
号ＩＣＫ、入力受信制御信号ＩＥＮ、アドレス信号Ａ０
〜Ａｎ、内部アドレスノード信号ＩＡ、データ入力信号
ＤＩ０〜ＤＩｎ及び内部データノード信号ＩＤＩの、時
間に対する変化特性が示されている。

【００３０】実施の形態２にかかる同期型ＳＲＡＭ Ｓ
２では、全ての入力回路をラッチタイプのもの（ラッチ
機能を備えた入力回路）とするのではなく、必要に応じ
てバッフャタイプのもの（ラッチ機能を備えていない入
力回路）を使用している。すなわち、非同期アクセスさ
せたい信号出力活性化信号ＯＥＢや、クロック制御用と
して使用したいチップ活性化信号ＣＥＢについては、図
４から明らかなとおり、ラッチタイプの入力回路ではな
く、バッファタイプの入力回路を用いている（すなわ
ち、入力回路を使い分けている。）。なお、図５に示す
入力受信制御信号ＩＥＮを生成するための回路は、チッ
プ活性化信号ＣＥＢをクロック信号ＣＫの入力制御用と
した場合の一例である。

【００３１】実施の形態２にかかる同期ＳＲＡＭ Ｓ２
では、チップ活性化信号ＣＥＢが「Ｌ」のときにのみ、
クロック信号ＣＫの立ち上がりエッジに対してワンショ
ットパルスを生成する。その他の状態や信号の変化に対
しては、「Ｌ」を出力したままとなる。したがって、チ
ップ活性化信号ＣＥＢが「Ｌ」のときには、通常の動作
を行う。他方、チップ活性化信号ＣＥＢが「Ｈ」のと
き、すなわちスタンバイ状態においては、内部クロック
ＩＣＫを生成しないだけでなく、入力受信制御信号ＩＥ
Ｎも生成しない。これは、一切の入力信号の変化を受け
付けない状態であるといえる。

【００３２】図６から明らかなとおり、実施の形態２に
かかる同期ＳＲＡＭ Ｓ２では、クロック信号ＣＫの２
回目の立ち上がりに対しては、内部ノードを示す内部ク
ロック信号ＩＣＫ、入力受信制御信号ＩＥＮ、内部アド
レスノード信号ＩＡ及び内部データノード信号ＩＤＩ
は、いずれも変化していない。この場合、クロック信号
ＣＫの入力は初段で制御されており、これは、回路的に
全く電流を消費しない状態である。

【００３３】かくして、実施の形態２にかかる同期型Ｓ
ＲＡＭ Ｓ２によれば、実施の形態１にかかる同期型Ｓ
ＲＡＭ Ｓ１の場合と同様に、あるいはそれ以上に、消
費電流を極力低減することができる。

【００３４】（実施の形態３）以下、図７〜図９を参照
しつつ、本発明の実施の形態３にかかる同期型ＳＲＡＭ
を説明する。ただし、実施の形態３にかかる同期型ＳＲ
ＡＭの構成ないし機能の大半は、図４〜図６に示す実施
の形態２にかかる同期型ＳＲＡＭ Ｓ２と共通であるの
で、以下では説明の重複を避けるため、主として実施の
形態２と異なる部分を説明する。

【００３５】図７は、本発明の実施の形態３にかかる同
期型ＳＲＡＭ Ｓ３の構成を示すブロック図である。図
７に示すように、実施の形態３にかかる同期型ＳＲＡＭ
Ｓ３は、図４に示す実施の形態２にかかる同期型ＳＲ
ＡＭ Ｓ２に、データ入力受信信号生成回路１６を付加
したものである。そして、入力受信信号生成回路１２は
第１入力受信制御信号ＩＥＮ１を生成し、データ入力受
信信号生成回路１６は第２入力受信制御信号ＩＥＮ２を
生成する。その他の点については、実施の形態２にかか
る同期型ＳＲＡＭ Ｓ２の場合と同様である。

【００３６】図８は、図７に示す同期型ＳＲＡＭ Ｓ３
を構成する、クロック信号ＣＫと書き込み活性化信号Ｗ
ＥＢとに基づいて第１入力受信制御信号ＩＥＮ１と第２
入力受信制御信号ＩＥＮ２とを生成する回路の構成を示
す図である。この回路は、実質的に、遅延回路１７と、
２つのインバータ回路ＩＮ６、ＩＮ７と、ＮＡＮＤ回路
ＮＡ４と、ＮＯＲ回路ＮＯ２と、これらを接続する配線
とで構成され、クロック信号ＣＫと書き込み活性化信号
ＷＥＢとから、第１入力受信制御信号ＩＥＮ１と第２入
力受信制御信号ＩＥＮ２とを生成するようになってい
る。

【００３７】図９は、図７に示す同期型ＳＲＡＭ Ｓ３
の動作を示すタイミング図である。図９中には、クロッ
ク信号ＣＫ、内部クロック信号ＩＣＫ、第１入力受信制
御信号ＩＥＮ１、アドレス信号Ａ０〜Ａｎ、内部アドレ
スノード信号ＩＡ、第２入力受信制御信号ＩＥＮ２、デ
ータ入力信号ＤＩ０〜ＤＩｎ、内部データノード信号Ｉ
ＤＩ及び書き込み活性化信号ＷＥＢの、時間に対する変
化特性が示されている。

【００３８】そして、実施の形態３にかかる同期型ＳＲ
ＡＭ Ｓ３では、データ入力信号ＤＩ０〜ＤＩｎをライ
トサイクルでのみ受信できるようにしている。すなわ
ち、クロック信号ＣＫから得られる第１入力受信制御信
号ＩＥＮ１は、リード・ライトにかかわらず、クロック
信号ＣＫの周期ごとに１回の入力受信制御信号ＩＥＮ１
を発生しているが、データ入力信号ＤＩ０〜ＤＩｎはラ
イトサイクルでしか使用しない。このため、データ入力
信号ＤＩ０〜ＤＩｎが入力されるデータ入力回路８をラ
イトサイクルでのみ活性化できるように、第２入力受信
制御信号ＩＥＮ２を生成するデータ入力受信信号生成回
路１６を設けている。

【００３９】図８に示す回路は、クロック信号ＣＫの立
ち上がりごとに第１入力受信制御信号ＩＥＮ１を生成す
るとともに、クロック信号ＣＫと書き込み活性化信号Ｗ
ＥＢとに基づいて、ライトサイクル時にのみ第２入力受
信制御信号ＩＥＮ２を生成する。このとき、書き込み活
性化信号ＷＥＢが入力されているのはＮＯＲ回路ＮＯ２
（ＮＯＲゲート）であるので、静止状態において書き込
み活性化信号ＷＥＢの変化による電流の消費は生じな
い。また、書き込み活性化信号ＷＥＢからライトバッフ
ァ３やセンスアンプ４へ出力される制御信号は、他の入
力信号と同様に、第１入力受信制御信号ＩＥＮ１により
制御される入力回路を通ってくる。したがって、書き込
み活性化信号ＷＥＢの入力状態は、他の信号と変わらな
い。

【００４０】図９から明らかなとおり、実施の形態３に
かかる同期型ＳＲＡＭ Ｓ３では、アドレス信号Ａ０〜
Ａｎの内部ノード信号ＩＡは、各サイクルごとにアドレ
ス信号Ａ０〜Ａｎの変化を取り込んでいる。他方、デー
タ入力信号ＤＩ０〜ＤＩｎの内部ノード信号ＩＤＩは、
ライトサイクルでのみデータを取り込んでいる。これ
は、入力回路の受信状態を制御する制御信号(入力受信
制御信号ＩＥＮ１、ＩＥＮ２)の違いによるものであ
る。これにより、リードサイクル中におけるデータ入力
回路８からライトバッファ３までの間での消費電流を抑
制することができる。

【００４１】かくして、実施の形態３にかかる同期型Ｓ
ＲＡＭ Ｓ３によれば、実施の形態２にかかる同期型Ｓ
ＲＡＭ Ｓ２の場合と同様に、あるいはそれ以上に、消
費電流を極力低減することができる。また、入力データ
は、ライトサイクルでのみ取り込まれるので、リードサ
イクル中の入力データの変化に対する入力回路付近での
消費電流も生じない。したがって、動作性能を低下させ
ることなく、消費電力を低減することができる。

【００４２】

【発明の効果】本発明にかかる同期型の半導体集積回路
では、入力信号をクロックの変化後に取り込み始めるの
で、入力信号が確定するまでの不要な消費電流を抑制す
ることができる。また入力信号を受信する期間は、入力
回路が入力信号の受信を開始してラッチするまでの僅か
な期間だけでよい。したがって、ホールドタイムを長く
取る必要はない。

【００４３】また、入力データを、ライトサイクルでの
み取り込むようにすれば、リードサイクル中の入力デー
タの変化に対する入力回路付近での消費電流も生じな
い。その結果、動作性能を低下させることなく、消費電
力を低減することができる。なお、本発明は、あらゆる
種類のメモリ回路についても応用することができるのは
もちろんである。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる同期型ＳＲＡ
Ｍの構成を示すブロック図である。

【図２】 図１に示す同期型ＳＲＡＭの入力受信信号生
成回路を示す回路図である。

【図３】 図１に示す同期型ＳＲＡＭにおける各種信号
の変化特性を示すタイミング図である。

【図４】 本発明の実施の形態２にかかる同期型ＳＲＡ
Ｍの構成を示すブロック図である。

【図５】 図４に示す同期型ＳＲＡＭの入力受信制御信
号を生成する回路を示す回路図であり、ＣＥＢをクロッ
ク制御用端子としている。

【図６】 図４に示す同期型ＳＲＡＭにおける各種信号
の変化特性を示すタイミング図である。

【図７】 本発明の実施の形態３にかかる同期型ＳＲＡ
Ｍの構成を示すブロック図である。

【図８】 図７に示す同期型ＳＲＡＭの入力受信制御信
号を生成する回路を示す回路図である。

【図９】 図７に示す同期型ＳＲＡＭにおける各種信号
の変化特性を示すタイミング図である。

【図１０】 従来の同期型ＳＲＡＭの構成を示すブロッ
ク図である。

【図１１】 図１０に示す従来の同期型ＳＲＡＭの入力
回路を示す回路図である。

【図１２】 図１０に示す従来の同期型ＳＲＡＭにおけ
る各種信号の変化特性を示すタイミング図である。

【符号の説明】

Ｓ１…同期型ＳＲＡＭ、Ｓ２…同期型ＳＲＡＭ、Ｓ３…
同期型ＳＲＡＭ、１…メモリアレイ、２…デコーダ回
路、３…ライトバッファ、４…センスアンプ、５…ＣＥ
Ｂ入力回路、６…アドレス入力回路、７…ＷＥＢ入力回
路、８…データ入力回路、９…ＯＥＢ入力回路、１０…
データ出力回路、１１…内部クロック生成回路、１２…
入力受信信号生成回路、１３…遅延回路、１４…ＣＫ入
力回路、１５…遅延回路、１６…データ入力受信信号生
成回路、１７…遅延回路、ＢＵ１〜ＢＵ３…バッファ回
路、ＩＮ１〜ＩＮ７…インバータ回路、ＮＡ１〜ＮＡ４
…ＮＡＮＤ回路、ＮＯ１〜ＮＯ２…ＮＯＲ回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号の立ち上がり又は立ち下が
   りに同期して動作するクロック同期型の半導体集積回路
   において、 ラッチ機能を有し、入力信号の取り込みを制御する入力
   回路と、 前記クロック信号に同期して、必要な入力信号を選択す
   る論理回路と、 前記クロック信号の変化と前記論理回路とにより、前記
   入力回路を受信状態にする入力受信信号生成回路とを有
   していて、 入力信号の受信が、前記クロック信号の変化と前記論理
   回路とにより生成される入力受信制御信号により制御さ
   れ、かつ、入力信号を取り込む場合の取り込み期間が、
   前記クロック信号の変化後の一定期間に設定されている
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記入力信号が、アドレス信号、データ
   信号又はコントロール信号であることを特徴とする請求
   項１に記載の半導体集積回路。
3. 【請求項３】 前記入力受信信号生成回路が、前記クロ
   ック信号と前記論理回路とにより選択された入力回路を
   受信状態にする第１の受信信号生成回路と、前記クロッ
   ク信号にのみ同期して入力回路を受信状態にする第２の
   受信信号生成回路とで構成されていることを特徴とする
   請求項１又は２に記載の半導体集積回路。
4. 【請求項４】 前記入力信号を制御するための論理回路
   が、ライトサイクルにおける書き込みデータの入力状態
   を制御することを特徴とする請求項３に記載の半導体集
   積回路。
5. 【請求項５】 チップ活性化信号がクロック信号の受信
   制御信号であり、チップ活性化信号が活性化されていな
   い状態においては、前記クロック信号の受信を拒絶する
   ことにより、前記受信信号生成回路からの信号の生成を
   停止させ、いずれの入力回路においても入力信号が受信
   されないようになっていることを特徴とする請求項１に
   記載の半導体集積回路。
6. 【請求項６】 前記入力信号の取り込み期間が、前記入
   力回路内のラッチ回路によってデータがホールドできる
   期間であることを特徴とする請求項１に記載の半導体集
   積回路。