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JPH08297965A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH08297965A
JPH08297965A JP7103700A JP10370095A JPH08297965A JP H08297965 A JPH08297965 A JP H08297965A JP 7103700 A JP7103700 A JP 7103700A JP 10370095 A JP10370095 A JP 10370095A JP H08297965 A JPH08297965 A JP H08297965A
Authority
JP
Japan
Prior art keywords
signal
mode
gate
level
address strobe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7103700A
Other languages
English (en)
Inventor
Goro Hayakawa
吾郎 早川
Yasuhiko Tsukikawa
靖彦 月川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7103700A priority Critical patent/JPH08297965A/ja
Priority to US08/559,701 priority patent/US5563840A/en
Priority to DE19546791A priority patent/DE19546791C2/de
Priority to KR1019960011867A priority patent/KR100191022B1/ko
Publication of JPH08297965A publication Critical patent/JPH08297965A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 書込バッファ初期活性化信号のタイミングを
変えてＥＤＯモード時の書込動作の高速化を図る。 【構成】 モード切換信号ＭＨＹＰが“Ｌ”レベルのと
きＦＰモードとなり、内部カラムアドレスストローブ信
号ＺＣＡＳＦおよび内部書込イネーブル信号ＺＷＥＦが
ともに“Ｌ”レベルになってからＮＯＲゲート４４が開
かれて内部データの取込が行なわれ、モード切換信号Ｍ
ＨＹＰが“Ｈ”レベルになってＥＤＯモードになると、
内部ロウアドレスストローブ信号ＺＲＡＳＦが“Ｌ”レ
ベルになったときとＮＯＲゲート４４が開かれて、内部
データの取込が行なわれ、ＥＤＯモード時の書込動作の
高速化を図る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に、ダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称する）において、ＦＰ（ファーストペ
ージ）モードと、ＥＤＯ（Extended Data Output）モー
ドとをボンディングオプションで切換え可能な半導体集
積回路装置に関する。
【０００２】
【従来の技術】図３は従来のＤＲＡＭの全体の構成を示
すブロック図である。図３において、外部から入力され
るロウアドレスストローブ信号／ＲＡＳは／ＲＡＳバッ
ファ１に入力されて内部／ＲＡＳ信号がつくられてアド
レス制御回路４に与えられる。アドレス制御回路４は内
部／ＲＡＳ信号に基づいて、外部から入力されたロウア
ドレス信号をアドレスバッファ７に取込み、アドレスバ
ッファ７からＸアドレス信号がロウデコーダ１１に与え
られ、メモリセル８のＸアドレスが指定される。
【０００３】ロウアドレスストローブ信号／ＲＡＳが取
込まれてから、カラムアドレスストローブ信号／ＣＡＳ
が／ＣＡＳバッファ２に取込まれ、内部／ＣＡＳ信号に
変換されて、アドレス制御回路４と書込制御回路５と読
出制御回路６に入力される。アドレス制御回路４は内部
／ＣＡＳ信号に応じて、外部から入力されるカラムアド
レス信号をアドレスバッファ７に取込む。アドレスバッ
ファ７はカラムアドレス信号に基づいて、Ｙアドレス信
号をカラムデコーダ９に与え、カラムデコーダ９はメモ
リセル８のＹアドレスを指定する。リード／ライトを区
別するための書込イネーブル信号／ＷＥは、／ＷＥバッ
ファ３に取込まれ、内部／ＷＥ信号が生成される。この
／ＷＥ信号が“Ｌ”レベルになると、書込制御回路５が
能動化され、入力バッファ１４に入力されたデータが書
込ドライバ１５を介してメモリセル８に書込まれる。読
出時には、書込イネーブル信号／ＷＥが“Ｈ”レベルに
なり、読出制御回路６はプリアンプ１２と出力バッファ
１３を活性化し、メモリセル８からデータが読出され、
センスアンプ１０からプリアンプ１２および出力バッフ
ァ１３を介して出力される。
【０００４】ところで、図３に示したようなＤＲＡＭに
おいて、最近では動作の高速化が要求され、様々な動作
モードが考察されている。その１つにＥＤＯモードがあ
る。ＥＤＯモードはＦＰモードをさらに高速化したモー
ドであり、たとえばロウアドレスストローブ信号／ＲＡ
Ｓが立上がってからデータが出力されるまでの時間ｔＲ
ＡＣ＝６０ｎｓｅｃのスペックでは、ＥＤＯモードのサ
イクルタイムは２５ｎｓｅｃとなり、ＦＰモードにおけ
るサイクルタイム４０ｎｓｅｃに比べて飛躍的に高速化
されている。このような要求速度の異なるモードをボン
ディングとパッドとの接続の仕方で切換えるいわゆるボ
ンディングオプションで１チップにするために、ＥＤＯ
モードとＦＰモードで内部回路の動作を変える必要があ
る。特に、カラムアドレスストローブ信号／ＣＡＳが
“Ｌ”レベルの幅（ｔＣＡＳ）のスペックについては、
ＦＰモードでは最小１５ｎｓｅｃであるのに対して、Ｅ
ＤＯモードでは１０ｎｓｅｃとなっており、カラムアド
レスストローブ信号／ＣＡＳが“Ｌ”レベルになってい
る期間のみ実行される書込動作に対しては、非常に短い
スペックとなっている。これについてより詳細に説明す
る。
【０００５】図４は図３に示したＤＲＡＭの書込制御回
路と入力バッファと書込ドライバとメモリセルの一部の
データ書込系統を示す電気回路図である。図４におい
て、内部ロウアドレスストローブ信号ＺＲＡＳＦはイン
バータ２１で反転され、ＮＡＮＤゲート４１の一方入力
端に与えられる。内部カラムアドレスストローブ信号Ｚ
ＣＡＳＦはインバータ２２で反転され、ＮＡＮＤゲート
４２の一方入力端に与えられる。ＮＡＮＤゲート４１と
４２はＲＳフリップフロップを構成している。内部書込
イネーブル信号ＺＷＥＦはインバータ２３で反転され、
ＮＡＮＤゲート４３の１つの入力端に与えられる。イン
バータ２２の出力とＮＡＮＤゲート４２の出力もＮＡＮ
Ｄゲート４３の他の入力端に与えられる。ＮＡＮＤゲー
ト４３の出力はインバータ２４で反転され、ＣＡＳＮＷ
信号となり、インバータ２５でさらに反転され、ＮＯＲ
ゲート４４の一方入力端に与えられる。ＮＯＲゲート４
４の他方入力端には外部からデータＥＸＴＤＩＮが入力
される。ＮＯＲゲート４４の出力は、インバータ２６で
反転され、図３に示した入力バッファ１４を構成するト
ランスミッションゲート５０に入力され、内部ラッチ信
号ＺＤＩＬに応じて、インバータ２７とクロックドイン
バータ５１とによって構成されるラッチ回路にインバー
タ２６の出力がラッチされ、そのラッチ出力はインバー
タ２８〜３０を介して出力され、内部入力データ信号Ｗ
ＤＧとなり、書込バッファ６０に入力される。この書込
バッファ６０はメモリセル８内に含まれている。
【０００６】上述の内部入力データ信号ＷＤＧは書込バ
ッファ６０に含まれるＮＯＲゲート４６の一方入力端に
与えられるとともに、インバータ３３で反転されてＮＯ
Ｒゲート４５の一方入力端に与えられる。さらに、書込
バッファイネーブル信号ＷＢＥがインバータ３２で反転
され、ＮＯＲゲート４５と４６のそれぞれの他方入力端
に与えられる。ＮＯＲゲート４５，４６のそれぞれの出
力は、ｎチャネルＭＯＳトランジスタ５２〜５５からな
る書込バッファを介してＩ／Ｏ線ＩＯ，ＺＩＯに与えら
れる。Ｉ／Ｏ線ＩＯはトランスファゲート５６を介して
ビット線ＢＬに接続され、Ｉ／Ｏ線ＺＩＯはトランスフ
ァゲート５７を介してビット線ＺＢＬに接続される。ト
ランスファゲート５６，５７のゲートにはチップセレク
ト信号ＣＳＬが与えられる。
【０００７】図５は図４に示した書込回路の動作を説明
するためのタイムチャートであり、特にＦＰモードでＥ
ａｒｌｙ Ｗｒｉｔｅ（カラムアドレスストローブ信号
／ＣＡＳが“Ｌ”レベルのときに書込イネーブル信号Ｗ
Ｅが“Ｌ”レベルの状態）サイクルのｔＣＡＳ（カラム
アドレスストローブ信号が“Ｌ”レベルの幅）が十分大
きいときと非常に小さいときとを示したものである。
【０００８】書込動作は、まずカラムアドレスストロー
ブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがとも
に“Ｌ”レベルになったときから開始される。図５
（ａ）に示すように内部ローアドレスストローブ信号Ｚ
ＲＡＳＦが“Ｌ”レベルに立下がった後、内部カラムア
ドレスストローブ信号ＺＣＡＳＦおよび内部書込イネー
ブル信号ＺＷＥＦがそれぞれ図５（ｂ），（ｃ）に示す
ように“Ｌ”レベルになると、ＮＡＮＤゲート４３の出
力が“Ｌ”レベルになり、さらにインバータ２４で反転
され、図５（ｅ）に示すように、ＣＡＳＮＷ信号が
“Ｈ”レベルとなり、外部データ入力ＥＸＴＤＩＮが入
力されるＮＯＲゲート４４が活性化される。このとき、
内部データロード信号ＺＤＩＬは図５（ｆ）に示すよう
に、“Ｈ”レベルであるので、ＷＤＧ信号は図５（ｇ）
に示すように“Ｈ”レベルのデータとなっている。そし
て、ＣＡＳＮＷ信号が“Ｈ”レベルにより、図５（ｄ）
に示す外部データ入力ＥＸＴＤＩＮがＷＤＧ信号として
伝達される。
【０００９】データが取込まれてしばらくした後、ＣＡ
ＳＮＷ信号と同様に“Ｌ”レベルの内部カラムアドレス
ストローブ信号ＺＣＡＳＦおよび“Ｌ”レベルの内部書
込ストローブ信号ＺＷＥＦにより内部データロード信号
ＺＤＩＬが図５（ｆ）に示すように“Ｌ”レベルになっ
てデータが入力バッファ５０にラッチされる。一方、書
込バッファ６０を活性化する信号ＷＢＥも、“Ｌ”レベ
ルの内部カラムアドレスストローブ信号ＺＣＡＳＦおよ
び“Ｌ”レベルの内部書込イネーブル信号ＺＷＥＦから
発生されており、ＷＤＧ信号が伝わった後、図５（ｈ）
に示すように“Ｈ”レベルとなり、書込バッファ６０を
活性化させて、チップセレクト信号ＣＳＬにより選択さ
れたビット線ＢＬに、図５（ｇ）に示すようにＷＤＧ信
号の“Ｈ”レベルまたは“Ｌ”レベルに対応したデータ
が書込まれる。
【００１０】ＷＢＥ信号はパルス信号であり、基本的に
はセルフタイマにより“Ｈ”レベルとなったときより一
定幅のパルスとなる。このパルス幅はＩ／Ｏ線を介して
センスアンプ（図示せず）のラッチにより決められてい
るビット線ＢＬ，ＺＢＬの“Ｈ”，“Ｌ”レベルを逆転
させるのに十分な幅が必要となる。ただし、ＷＢＥパル
スは内部カラムアドレスストローブ信号ＺＣＡＳＦによ
り強制的にディスエーブルされるので、図５に示したｔ
ＣＡＳの小さいタイミングでは、ＷＢＥ信号が“Ｈ”レ
ベルになってすぐに内部カラムアドレスストローブ信号
ＺＣＡＳＦが“Ｈ”レベルとなってしまうので、ビット
線ＢＬ，ＺＢＬを反転させる前に書込バッファ６０が非
活性となり、書込することができない。
【００１１】
【発明が解決しようとする課題】上述のごとく、従来の
ＤＲＡＭにおけるＦＰモードでは、ｔＣＡＳのスペック
が十分に長かったため、上述の問題点はなかったが、新
たなＥＤＯモードでは、ｔＣＡＳのスペックが非常に短
くなるため、内部カラムアドレスストローブ信号ＺＣＡ
ＳＦが“Ｈ”レベルになることより書込バッファの活性
期間を十分にとれなくなってしまうという問題点があっ
た。
【００１２】それゆえに、この発明の主たる目的は、書
込バッファ初期活性化信号のタイミングを変えてＥＤＯ
モード時の書込動作の高速化を図れるような半導体集積
回路装置を提供することである。
【００１３】
【課題を解決するための手段】請求項１に係る発明は、
ロウアドレスストローブ信号を活性化した状態を保持
し、カラムアドレスストローブ信号とカラムアドレス信
号とを変化させて複数のメモリセルに外部からのデータ
を書込む第１のモードと、ロウアドレスストローブ信号
を活性化した後、直ちに外部からのデータを取込む第２
のモードとを切換えるようにした半導体集積回路装置で
あって、第１のモードが選択されたことに応じて第１の
レベルとなり、第２のモードが選択されたことに応じて
第２のレベルとなるモード選択信号を発生するモード選
択信号発生手段と、モード選択信号発生手段から第１の
レベル信号が発生されたことに応じてゲートを閉じ、第
２のレベル信号が発生されたことに応じてゲートを開
き、ロウアドレスストローブ信号を出力する第１のゲー
ト手段と、第１のゲート手段からの出力信号に応じてゲ
ートを開き、外部からのデータを取込む第２のゲート手
段を備えて構成される。
【００１４】請求項２に係る発明では、モード選択信号
発生手段から第２のレベル信号が発生されたことに応じ
て、ロウアドレスストローブ信号とカラムアドレススト
ローブ信号とに基づいて、第１のモードを駆動するため
の信号を出力する論理回路手段と、第１のゲート手段の
出力または論理回路手段の出力を第２のゲート手段に与
える第３のゲート手段を含む。
【００１５】
【作用】請求項１に係る発明は、第１のレベル信号が発
生されたときゲートを閉じ、第２のレベル信号が発生さ
れたことに応じてゲートを開いてロウアドレスストロー
ブ信号を第１のゲート手段に与えてそのゲートを開き、
外部からのデータを取込むことにより、ロウアドレスス
トローブ信号を活性化した後、直ちに外部からのデータ
を取込むことができる。
【００１６】
【実施例】図１はこの発明の一実施例の書込回路を示す
回路図である。この図１に示した実施例は、図４に示し
たインバータ２３に代えてＮＯＲゲート４７が設けら
れ、インバータ２４に代えてＯＲゲート４９が設けら
れ、さらにＮＡＮＤゲート４８が新たに設けられ、それ
以外は図１の実施例と同様にして構成される。ＮＯＲゲ
ート４７の一方入力端には内部書込イネーブル信号ＺＷ
ＥＦが与えられ、他方入力端にはモード切換信号ＭＨＹ
Ｐが与えられる。このモード切換信号ＭＨＹＰはＦＰモ
ードで“Ｌ”レベルとなり、ＥＤＯモードで“Ｈ”レベ
ルとなる。この切換はパッドにボンディングする際、電
源ラインに接続するかあるいは接地ラインに接続するか
によって切換えられる。ＮＡＮＤゲート４８の一方入力
端にはインバータ２１で反転された内部ロウアドレスス
トローブ信号ＺＲＡＳＦが与えられ、ＮＡＮＤゲート４
８の他の１つの入力端にはＮＡＮＤゲート４２の出力が
与えられ、さらに他の１つの入力にはモード切換信号Ｍ
ＨＹＰが与えられる。ＮＡＮＤゲート４８の出力はＯＲ
ゲート４９の一方入力端に与えられ、ＯＲゲート４９の
他方入力端にはＮＡＮＤゲート４３の出力が与えられ
る。
【００１７】図２は図１に示した実施例の動作を説明す
るためのタイムチャートである。まず、モード切換信号
ＭＨＹＰが“Ｌ”レベルのとき、すなわちＦＰモードの
ときは、ＮＯＲゲート４７はインバータとして動作し、
ＮＡＮＤゲート４８はそのゲートが閉じられるため、図
４で示した従来例と全く同じタイミングで動作する。す
なわち、書込動作は図２（ｂ）に示すように、内部カラ
ムアドレスストローブ信号ＺＣＡＳＦが“Ｌ”レベルで
あって、図２（ｃ）に示すように内部書込イネーブル信
号ＺＷＥＦが“Ｌ”レベルのときから始まり、ＣＡＳＮ
Ｗ信号が“Ｈ”までの遅延と、外部データ入力ＥＸＴＤ
ＩＮがＷＤＧ信号として伝わるまでの遅延と、ＷＢＥパ
ルスとＷＤＧ信号変化のレイシングのため逆データ書込
を起こさないだけのマージンをもってＷＢＥパルスをス
タートさせるタイミングとなる。ＦＰモード時には、ｔ
ＣＡＳスペックが十分にあるので、前述の図５に示した
ｔＣＡＳ小のタイミングはＦＰモードではあり得ない。
また、ＣＡＳＮＷ信号で外部データ入力ＥＸＴＤＩＮ
ＺＣＡＳＦ＝“Ｌ”レベル，ＺＷＥＦ＝“Ｌ”レベル時
以外禁止しているのは、通常読出時には内部データ入力
ＥＸＴＤＩＮはＤｏｕｔにも接続されており、ハイイン
ピーダンスとなることがあるため、ＮＯＲゲート４４に
貫通電流が流れるのを防ぐためである。
【００１８】一方、モード切換信号ＭＨＹＰが“Ｈ”レ
ベルのとき、すなわちＥＤＯモードではｔＣＡＳスペッ
クが非常に小さくなるため、ＦＰモードと同様の回路で
は、前述の図４で説明したように、書込ができなくた
め、以下のように動作する。まず、モード切換信号ＭＨ
ＹＰが“Ｈ”レベルになったことによって、ＮＡＮＤゲ
ート４８が開かれ、インバータ２１で“Ｈ”レベルに反
転された内部ロウアドレスストローブ信号ＺＲＡＳＦが
常時受け付けられ、ＮＡＮＤゲート４８の出力がＯＲゲ
ート４９を介して“Ｈ”のＣＡＳＮＷ信号として出力さ
れる。これによって、その結果、内部カラムアドレスス
トローブ信号ＺＣＡＳＦが図２（ｂ）に示すように
“Ｌ”レベルであり、内部書込イネーブル信号ＺＷＥＦ
が図２（ｃ）に示すように“Ｌ”レベルになって書込動
作がスタートしたときには、既にＮＯＲゲート４４が開
かれ、外部データ入力ＥＸＴＤＩＮがＮＯＲゲート４４
を通過するので、ＷＤＧのデータ取込が早くなる。これ
により、図２（ｈ）に示すデータラッチ信号ＺＤＩＬ，
図２（ｌ）に示す書込バッファイネーブル信号ＷＢＥの
活性化タイミングもデータ取込が早くなった分だけ早く
できる。したがって、内部カラムアドレスストローブ信
号ＺＣＡＳＦが“Ｌ”レベルに立上がるタイミングに対
して、ＷＢＥ信号が“Ｈ”レベルに立上がるタイミング
がＦＰモード時よりも早くなるため、図２のｔＣＡＳが
小さいタイミングのように、ｔＣＡＳ最小スペック時に
も、ＷＢＥパルス幅を十分にとることができ、書込動作
の高速化と書込動作の安定化を図ることができる。
【００１９】上述のごとく、ＦＰモードとＥＤＯモード
をボンディングオプションで１チップに内蔵したＤＲＡ
Ｍにおいて、それぞれのモードによって書込時のデータ
取込タイミングを変化することにより、ＥＤＯモード時
にｔＣＡＳが最小のサイクルであっても安定した書込動
作および高速化を実現できる。
【００２０】
【発明の効果】以上のように、この発明によれば、第１
のレベル信号が発生されたときゲートを閉じ、第２のレ
ベル信号が発生されたときゲートを開いてロウアドレス
ストローブ信号を出力し、その信号に応じてゲートを開
き外部からのデータを取込むようにしたので、ロウアド
レスストローブ信号を活性化した後、直ちに外部からの
データを取込むことができ、たとえばＥＤＯモードでの
書込動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の一実施例の電気回路図である。
【図２】 図１に示した実施例の動作を説明するための
タイムチャートである。
【図３】 従来のＤＲＡＭの全体の構成を示すブロック
図である。
【図４】 図３に示した書込回路の具体的な電気回路図
である。
【図５】 図４に示した書込回路の動作を説明するため
のタイミングチャートである。
【符号の説明】
２１〜３３ インバータ，４１〜４３，４８ ＮＡＮＤ
ゲート，４４〜４７ＮＯＲゲート，４９ ＯＲゲート，
５０ トランスミッションゲート，５１ クロックドイ
ンバータ，５２〜５５ ｎチャネルＭＯＳトランジス
タ，５６，５７トランスファゲート。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ロウアドレスストローブ信号を活性化し
    た状態を保持し、カラムアドレスストローブ信号とカラ
    ムアドレス信号とを変化させて複数のメモリセルに外部
    からのデータを書込む第１のモードと、ロウアドレスス
    トローブ信号を活性化した後、直ちに外部からのデータ
    を取込む第２のモードとを切換えるようにした半導体集
    積回路装置であって、 前記第１のモードが選択されたことに応じて第１のレベ
    ルとなり、前記第２のモードが選択されたことに応じて
    第２のレベルとなるモード選択信号を発生するモード選
    択信号発生手段、 前記モード選択信号発生手段から第１のレベル信号が発
    生されたことに応じてゲートを閉じ、第２のレベル信号
    が発生されたことに応じてゲートを開き、前記ロウアド
    レスストローブ信号を出力する第１のゲート手段、およ
    び前記第１のゲート手段からの出力信号に応じてゲート
    を開き、前記外部からのデータを取込む第２のゲート手
    段を備えた、半導体集積回路装置。
  2. 【請求項２】 前記モード選択信号発生手段から第２の
    レベル信号が発生されたことに応じて、前記ロウアドレ
    スストローブ信号と前記カラムアドレスストローブ信号
    とに基づいて、前記第１のモードを駆動するための信号
    を出力する論理回路手段、および前記第１のゲート手段
    の出力または前記論理回路手段の出力を前記第２のゲー
    ト手段に与える第３のゲート手段を含む、請求項１の半
    導体集積回路装置。
JP7103700A 1995-04-27 1995-04-27 半導体集積回路装置 Withdrawn JPH08297965A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7103700A JPH08297965A (ja) 1995-04-27 1995-04-27 半導体集積回路装置
US08/559,701 US5563840A (en) 1995-04-27 1995-11-15 Integrated semiconductor device
DE19546791A DE19546791C2 (de) 1995-04-27 1995-12-14 Integrierte Halbleitereinrichtung
KR1019960011867A KR100191022B1 (ko) 1995-04-27 1996-04-19 반도체 집적회로 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7103700A JPH08297965A (ja) 1995-04-27 1995-04-27 半導体集積回路装置

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Family

ID=14361043

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Application Number Title Priority Date Filing Date
JP7103700A Withdrawn JPH08297965A (ja) 1995-04-27 1995-04-27 半導体集積回路装置

Country Status (4)

Country Link
US (1) US5563840A (ja)
JP (1) JPH08297965A (ja)
KR (1) KR100191022B1 (ja)
DE (1) DE19546791C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286172A (ja) * 2005-04-04 2006-10-19 Samsung Electronics Co Ltd 動作周波数に応じてモードが転換されるデータ出力バッファおよびこれを含む半導体メモリ装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880596A (en) * 1996-11-05 1999-03-09 Altera Corporation Apparatus and method for configuring integrated circuit option bits with different bonding patterns
US6034919A (en) * 1996-12-31 2000-03-07 Compaq Computer Corporation Method and apparatus for using extended-data output memory devices in a system designed for fast page mode memory devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
US5023843A (en) * 1988-10-27 1991-06-11 Texas Instruments Incorporated Bonding pad programmable integrated circuit
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286172A (ja) * 2005-04-04 2006-10-19 Samsung Electronics Co Ltd 動作周波数に応じてモードが転換されるデータ出力バッファおよびこれを含む半導体メモリ装置

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Publication number Publication date
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