KR0157288B1 - 고주파동작용 반도체 메모리장치의 라이트패스 제어방법 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]

본 발명은 고주파동작용 반도체 메모리장치에서 라이트패스를 적절히 제어하여 고속의 액세스동작을 실현한 반도체 메모리장치에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

EDO모드에서 고속으로 동작하는 반도체 메모리장치를 구현하는데 있다.

[발명의 해결방법의 요지]

다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀들들로 구성되는 다수개의 메모리블럭과, 컬럼디코더에 의해 제어되는 소정의 스위칭수단을 통하여 상기 각 메모리블럭내의 비트라인쌍과 선택적으로 접속되는 다수개의 입출력라인쌍과, 데이타입력패드를 통하여 전송되는 입력데이타를 버퍼링하는 데이타 입력버퍼와, 상기 데이타 입력버퍼의 출력단과 접속된 다수개의 데이타라인쌍과, 상기 데이타라인쌍에 실린 데이타를 드라이빙하여 입출력라인쌍으로 전달하는 입력드라이버를 구비하는 반도체 메모리장치의 라이트패스 제어방법에 있어서, 상기 입력드라이버가 상기 데이타라인쌍에 실린 데이타를 저장하는 소정의 래치수단을 더 구비하며 컬럼디코더의 출력신호가 인에이블되기 전에 상기 래치수단의 데이타가 상기 입출력라인쌍에 라이트됨을 특징으로 하는 반도체 메모리장치의 라이트패스 제어방법을 구현하므로써 상기 과제를 달성하게 된다.

[발명의 중요한 용도]

고속동작용 반도체 메모리장치

Description

고주파동작용 반도체 메모리장치의 라이트패스 제어방법

제1도는 일반적인 메모리장치으 라이트패스를 보여주는 도면.

제2도는 제1도를 구성하는 종래의 입력 드라이버의 상세회로도 및 동작 타이밍도.

제3도는 본 발명의 실시예에 따른 입력 드라이버의 상세회로도.

제4도는 제3도를 구성하는 제어신호 발생회로도.

제5도는 제3도 및 제4도에 따른 동작 타이밍도.

제6도는 본 발명의 다른 실시예에 따른 메모리장치의 구성도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 고주파동작용 반도체 메모리장치에서 라이트패스를 적절히 제어하여 액세스동작을 고속으로 수행하는 반도체 메모리장치에 관한 것이다.

주지하는 바와 같이 반도체 메모리장치의 리드동작과 라이트동작은 각기 다른 패스(path)를 통하여 실행된다. 디램을 동작시키기 위한 여러 가지 모드들중에서 널리 사용되는 것은 패스트 페이지모드(fast page mode)이다. 상기 패스트 페이지모드가 반도체 메모리장치에서 많이 사용되는 이유는 다른 모드에 비해 사이클시간이 가장 적어서 동일한 시간내에 많은 데이타의 입출력이 가능하므로 고속동작에 유리하기 때문이다. 그러나, 상기 패스트 페이지모드에서는 칼럼어드레스 스트로브신호(column address strobe)의 비활성화구간에서 데이타가 하이 임피던스(high impedence: 이하 Hi-Z라고 함.) 상태로 프리차아지(precharge)되어 있으므로, 상기 칼럼어드레스 스트로브신호가 프리차아지되기 이전에 시스템에서 데이타를 페치(fetch)하여야 유효한 데이타를 얻을 수 있다. 따라서 동일 시간내에 페치할 수 있는 데이타의 수에는 제한이 있었다. 이와 같은 칼럼어드레스 스트로브신호의 프리차아지이전에 데이타를 페치하는데 따른 번거러움을 개선하기 위해서 도입한 것이 익스텐디드 데이타 아웃 모드(Extended Data out Mode:이하 EDO모드라고 함.)이다.

제1도는 일반적인 메모리장치의 라이트패스를 보여주는 도면이다.

제1도를 참조하면, 메모리셀 어레이는 다수의 메모리블럭으로 분할된다. 상기 메모리블럭들은 다수의 비트라인쌍과 다수의 워드라인 사이에 접속된 단위메모리셀들의 집합체로 구성된다. 입출력라인쌍 IO은 각 메모리 블럭에 인접하여 배치되고, 컬럼선택신호 CSL에 의해 제어되는 컬럼선택 게이트들에 비해 비트라인쌍과 상기 입출력라인쌍은 선택적으로 접속상태를 유지하게 된다. 상기 입출력라인쌍은 입력드라이버에 의해 데이타라인쌍들과 선택적으로 접속된다. 상기 데이타라인쌍들은 데이타 입력버퍼의 출력단과 접속된다. 상기 데이타 입력버퍼의 입력단은 데이타 입력패드와 접속된다. 전술한 바와 같이 리드동작시는 제1도와는 다른 패스를 사용하게 된다.

제2도는 제1도를 구성하는 종래의 입력드라이버 및 그에 따른 동작타이밍도이다.

상기 (2a)도에서 데이타라인쌍 DIO, DIOB는 노아게이트들(2, 3)의 제1입력단들과 접속된다. 낸드게이트(1)의 양 입력단자에는 블럭라인 선택신호 øIOBLSi와 라이트 신호 øWR에 동기되는 제어신호 DTCP가 접속된다. 상기 낸드게이트(1)의 출력단은 상기 노아게이트들(2, 3)의 제2입력단들과 접속된다. 상기 노아게이트(2)의 출력단은 인버터(4)의 입력단과 엔모오스 트랜지스터(9)의 게이트단자에 공통으로 접속된다. 상기 노아게이트(3)의 출력단은 인버터(5)의 입력단과 엔모오스 트랜지스터(7)의 게이트 단자에 공통으로 접속된다. 상기 인버터들(4, 5)의 출력단들은 피모오스 트랜지스터들(6, 8)의 게이트단자들과 각각 접속된다. 상기 피모오스 트랜지스터(6)과 엔모오스 트랜지스터(7)는 전원전압단자와 접지전압단자사이에 채널들이 직렬로 접속되고, 상기 피모오스 트랜지스터(8)과 엔모오스 트랜지스터(9)는 전원전압단자와 접지전압단자사이에 채널들이 직렬로 접속된다. 상기 피모오스 트랜지스터(6)와 엔모오스 트랜지스터(7)의 드레인접속점에는 상보입출력라인 IOB가 접속되고, 상기 피모오스 트랜지스터(8)와 엔모오스 트랜지스터(9)의 드레인접속점에는 입출력라인 IO가 접속된다.

상기 제2도로 도시한 종래의 입력드라이버를 구비하는 반도체 메모리 장치에서 EDO모드로 동작하는 경우, 상술한 패스트 페이지모드와 달리 컬럼어드레스 스트로브신호가 프리차아지된 후에도 기존의 데이타는 Hi-Z상태로 되지 않고 기존의 데이타상태를 유지하고 있으며, 다음 컬럼어드레스 스트로브신호가 인에이블됨에 따라 다음의 데이타 상태로 풀트랜지션(full transition)하게 되므로 패스트 페이지모드에서와 같은 컬럼어드레스 스트로브신호의 프리차아지시간전에 데이타를 페치해야 하는 제한이 없어져 상기 컬럼어드레스 스트로브신호의 프리차아지시간에 영향을 받지 않게 되므로 결과적으로 동작사이클시간을 줄일 수 있게 된다. 따라서, 데이타 입출력속도를 향상시켜 고속의 액세스동작을 실행하게 된다.

그러나, 제2도의 입력드라이버에서 상기 EDO모드의 라이트동작시 입력사이클에서 컬럼어드레스 스트로브신호가 프라차아지상태가 되면 라이트신호 #WR의 정보를 받는 제어신호 DTCP가 노드 N1과 노드 N2를 '로우'상태로 프리차아지하여 데이타라인쌍 DIO의 데이타를 입출력라인쌍 IO에 전달하지 못하기 때문에 라이트시간을 보장하기 위해서는 컬럼어드레스 스트로브신호의 프리차아지시점을 뒤로 미루어야 한다. 즉, 첫 번째 사이클에서 라이트동작시, 로우러드레스 스트로브신호(row address strobe)에 동기되는 컬럼선택신호 CSL가 인에이블되어야 유효한 데이타를 라이트할 수 있으므로 컬럼어드레스 스트로브신호의 프리차아지시점을 그만큼 뒤로 미루어야 한다. 두 번째 사이클부터는 컬럼어드레스 스트로브신호가 프리차아지되면 제어신호 DTCP가 노드 N1과 노드 N2를 '로우'로 프리차아지하게 되고 어드레스천이에 의해서 입출력라인쌍을 '하이'상태로 프리차아지하게 된다. 그리고, 상기 컬럼어드레스 스트로브신호가 다시 인에이블되어 입력데이타 Din을 받아들이지만 이때는 이미 천이된 유효한 어드레스에 의해서 컬럼선택신호 CSLRK 인에이블되어도 데이타패스(data path)가 제한받아 데이타 입력버퍼를 통과한 데이타가 데이타라인 DIO를 거치고 입력드라이버를 통하여 입출력라인 IO에 실리게 되는 것은 제한을 받게 된다.

따라서 본 발명의 목적은 고속의 동작특성을 가지는 반도체 메모리장치의 라이트패스 제어방법을 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위하여 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀들들로 구성되는 다수개의 메모리블럭과, 컬럼디코더에 의해 제어되는 소정의 스위칭수단을 통하여 상기 각 메모리블럭내의 비트라인쌍과 선택적으로 접속되는 다수개의 입출력라인쌍과, 데이타입력패드를 통하여 전송되는 입력데이타를 버퍼링하는 데이타 입력버퍼와, 상기 데이타 입력버퍼의 출력단과 접속된 다수개의 데이타라인쌍과, 상기 데이타라인쌍에 실린 데이타를 드라이빙하여 입출력라인쌍으로 전달하는 입력드라이버를 구비하는 본 발명에 따른 반도체 메모리장치의 라이트패스 제어방법은, 상기 입력드라이버가 상기 데이타라인쌍에 실린 데이타를 저장하는 소정의 래치수단을 더 구비하며 컬럼디코더의 출력신호가 인에이블되기 전에 상기 래치수단의 데이타가 상기 입출력라인쌍에 라이트됨을 특징으로 한다.

이하 첨부된 도면을 사용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다.

제3도는 본 발명의 실시예에 따른 입력 드라이버의 상세회로도이고, 제4도는 제3도를 구성하는 제어신호 발생회로의 회로도이며, 제5도는 상기 제3도 및 제4도에 따른 동작타이밍도이다.

제3도에서 EDO모드의 라이트동작시 로우어드레스 스트로브신호와 로우어드레스에 의해서 워드라인이 선택되고, 컬럼어드레스 스트로브신호와 컬럼어드레스에 의해서 컬럼선택신호 CSL이 인에이블되면, 라이트 인에이블신호에 의한 입력데이타 Din가 데이타 입력버퍼에서 버퍼링된 후 데이타라인 DIO을 거치고 입력 드라이버를 통하여 입출력라인 IO에 전송된다. 상기 입출력라인 IO에 전송된 데이타는 컬럼선택신호 CSL에 의해서 비트라인쌍에 전달되어 해당 메모리셀에 라이트동작을 실행하게 된다. 이러한 동작들은 동일 워드라인을 인에이블시킨 상태에서 컬럼어드레스만 바꾸면서 연속적으로 실행할 수 있게 된다.

본 발명의 목적달성을 위한 첫 번째 사이클을 설명하면, 로우어드레스 스트로브신호가 인에이블되고, 로우어드레스신호에 의해서 워드라인이 선택되고, 컬럼어드레스 스트로브신호와 라이트 인에이블 신호클럭에 의해서 라이트신호 øWR이 인에이블되면 제어신호 DTCP가 인에이블되면서 데이타 입력버퍼를 통하여 데이타라인 DIO에 실린 데이타를 입력 드라이버로 보내게 된다. 이때 로우어드레스신호에 동기되는 블럭선택신호 øBLSi에 의해서 선택되지 않은 메모리블럭은 입출력라인 IO를 프리차아지전압레벨로 프리차아지하게 되고, 선택된 메모리블럭은 제어신호 øIOPP에 의해서 VCC-Vt레벨로 프리차아지하게 된다. 그리고, 선택된 메모리블럭중에서 블럭선택신호 øBLSi와 컬럼어드레스신호에 의해 동기되는 블럭라인 선택신호 øIOBLSi에 의해서 선택되지 않는 입출력라인 IO들은 제3노드의 노드 N1과 노드 N2를 '로우' 상태로 프리차아지하여 입력데이타 Din을 받아들이지 않는다. 선택된 메모리블럭의 입력 드라이버는 계속해서 입출력라인 IO에 입력데이타 Din을 드라이브하게 되는데, 이때는 로우 어드레스 스트로브신호의 하강에지(falling edge)에서 동기되어 컬럼선택신호 CSL이 인에이블되지 않으면 라이트동작을 실행할 수 없게 된다. 그래서, 상기 컬럼선택신호 CSL이 인에이블되기 전에 또다른 로우어드레스 스트로브신호의 하강에지에 동기되는 제어신호 øRCD가 '로우'에서 '하이'로 천이되는 신호에 의해서 전송게이트들을 턴오프시켜 이미 입출력라인에 드라이브되고 있는 데이타를 래치하여 컬럼선택신호 CSL의 인에이블에 따라 라이트동작을 수행하게 된다. 그러므로 상기 제어신호 øRCD에 의한 전송게이트의 턴오프시점이후 컬럼어드레스 스트로브신호가 '하이'로 프리차아지되어도 되기 때문에 제어신호 #RCD에서 컬럼선택신호 CSL의 인이에블시점만큼 사이클시간을 줄일 수 있게 된다.

두 번째 사이클부터는 이미 인에이블되어 있는 메모리블럭중에서 컬럼어드레스 스트로브신호와 컬럼어드레스 신호에 의해서 다른 입출력라인 IO를 선택하게 된다. 이때도 첫 번째 사이클과 같이 컬럼어드레스 스트로브신호에 의해 제어신호 DTCP가 인에이블되고 블럭라인 선택신호 øIOBLSi에 의해 선택되지 않는 입출력라인 IOn은 노드 N1과 노드 N2를 '로우'로 프리차아지시킨다. 단 전송게이트들은 이미 '하이'상태가 된 제어신호 øRCD대신 라이트신호 øWR에 의해 제어된다. 이때 입출력라인 IO의 선택정보를 받는 블럭선택신호 øBLSi에 의해서 선택되지 않는 입력드라이버는 전송게이트를 턴오프시켜서 입력데이타 Din를 받아들이지 않고 전송게이트가 턴온되어 있는 입력드라이버가 접속된 메모리블럭은 컬럼어드레스 스트로브신호의 '하이'상태의 프리차아지가 되면 제어신호 DTCP가 노드 N1과 노드 N2를 프리차아지하기 전에 라이트신호 øWR에 의해서 전송게이트를 턴오프시켜 입력데이타 Din를 래치시킨다. 제3도에서 래치된 데이타는 다음 사이클에서 컬럼어드레스 스트로브신호가 인에이블되고 라이트신호 øWR가 전송게이트를 턴온시켜 제어신호 DTCP가 프리차아지할때까지 래치하여 라이트할 수 있다.

이와 같은 회로에 따른 라이트사이클을 기존의 사이클시간과 비교할 때 컬럼어드레스 스트로브신호가 인에이블되어 라이트신호 øWR이 인에이블되면 입력데이타 Din이 입출력라인 IO에 전달되고 컬럼어드레스 스트로브신호가 '하이'로 프리차아지되면, 상기 라이트신호 ø#WR에 의해서 제어신호 DTCP가 '로우'로 디스에이블되기 전에 입력 드라이버에 상기 데이타를 래치하므로써 상기 데이타의 라이트동작이 디스에이블되지 않고, 다음 사이클의 라이트동작을 계속할 수 있으므로 컬럼선택신호 CSL의 인에이블시점에 제한받지 않고 컬럼선택신호 CSL의 인에이블이전에 여러 사이클의 라이트동작이 가능해진다. 이를 위한 수단으로 제1도에 보듯이 입력드라이버가 입출력라인 IO와 데이타라인 DIO사이에 위치하여 라이트동작을 제어하고, 제3도에서처럼 상기 입력드라이버에는 각각 라이트데이타를 래치할 수 있는 래치수단을 구비해야 한다.

종래기술에서는 제2도에 보듯이 입력 드라이버에 래치수단이 없으므로 한번의 컬럼선택신호 CSL의 인에이블이전에 컬럼어드레스 스트로브신호의 토글에 의한 라이트동작이 이루어질 경우 컬럼어드레스의 입력후 컬럼어드레스 스트로브신호가 프리차아지상태가 되면 라이트신호 øWR에서 제어신호 DTCP가 디스에이블되면서 입출력라인 IO는 플로팅상태가 되므로 컬럼선택신호 CSL의 인에이블될 때 입출력라인에 연결된 비트라인에 라이트동작을 수행할 수 없게 된다.

본 발명의 기술적 사상을 유지하는 다른 실시예인 제5도에서는 라이트사이클에서 입력데이타 Din(i)을 데이타라인 DIO를 통해 입출력라인 IO(i)에 전송하고 이때 라이트된 데이타는 다음 컬럼어드레스 스트로브신호의 프리차아지후에도 입력드라이버의 래치수단을 통하여 계속 라이트된 상태를 유지하면서 다음 사이클(i+1)의 바뀐 어드레스에 해당하는 라이트동작을 진행하여 입력데이타 Din(i+1)를 입출력라인 IO(i+1)에 라이트하고, 다시 다음 사이클 (i+2)에서는 다음 어드레스에 해당하는 라이트동작을 실행하여 입력데이타 Din(i+2)를 입출력라인 IO(i+2)에 라이트한 다음 컬럼선택신호 CSL이 인에이블되면 입출력라인들 IO(i), IO(i+1), IO(i+2)에 있던 데이타 Din(i), Din(i+1), Din(i+2)는 동시에 컬럼선택신호 CSL에 연결된 각각의 비트라인에 라이트된다. 이 결과 로우어드레스 스트로브신호의 액티브후 컬럼선택신호 CSL이 인에이블되기 전에도 여러 사이클의 라이트동작이 가능해진다. 즉, 로우어드레스 스트로브 신호의 액티브시점부터 여러 사이클의 라이트르 종래방식보다 짧은 시간내에 이루어지도록 한 것이다.

이러한 방법은 반도체 메모리장치의 메모리용량이 커지면서 공통 멀럼선택신호 CSL에 여러 입출력라인 IO이 공통으로 연결되는 경향으로 진행되므로 짧은 시간내에 라이트동작이 실행될 수 있도록 하여 성능을 향상시키게 된다. 이러한 방법의 다른 실시예로 제6도에서처럼 라이트패스인 4개의 데이타라인이 서로 다른 4개의 메모리뱅크에 각각 연결되고 동일한 컬럼어드레스신호에 의해 상기 4개의 메모리뱅크의 컬럼선택신호 CSL이 동시에 인에이블되는 칩구조에서는 상기 4개의 데이타라인 DIO에 순차적으로 라이트동작을 수행할 경우 종래의 경우처럼 입력드라이버 각각에 래치를 연결하는 방법도 있으나, 이때는 래치수단이 매 입출력라인 IO마다 필요하여 레이아웃이 커지는 문제점이 발생하게 된다. 또다른 방법은 데이타라인 DIO 또는 데이타 입력버퍼의 드라이버에 래치수단을 삽입하여 컬럼선택신호 CSLDL 인에이블되기 전에 한 개이상의 라이트사이클 동안 라이트데이타를 데이타라인 DIO에 래치시킨 다음 컬럼선택신호 CSL의 인에이블될 시점에 4블럭의 해당 입력 드라이버를 동시에 인에이블시키므로써 로우어드레스 스트로브신호의 액티브후에도 라이트동작을 컬럼선택신호 CSL인에이블전에 1사이클이상 수행할 수 있게 되고 이 결과 여러 사이클의 라이트동작에 걸리는 시간을 줄일 수 있게 된다.

Claims (5)

1. 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀들들로 구성되는 다수개의 메모리블럭과, 컬럼디코더에 의해 제어되는 소정의 스위칭수단을 통하여 상기 각 메모리블럭내의 비트라인쌍과 선택적으로 접속되는 다수개의 입출력라인쌍과, 데이타입력패드를 통하여 전송되는 입력데이타를 버퍼링하는 데이타 입력버퍼와, 상기 데이타 입력버퍼의 출력단과 접속된 다수개의 데이타라인쌍과, 상기 데이타라인쌍에 실린 데이타를 드라이빙하여 입출력라인쌍으로 전달하는 입력드라이버를 구비하는 반도체 메모리장치의 라이트패스 제어방법에 있어서, 상기 입력드라이버가 상기 데이타라인쌍에 실린 데이타를 저장하는 소정의 래치수단을 더 구비하며 컬럼디코더의 출력신호가 인에이블되기 전에 상기 래치수단의 데이타가 상기 입출력라인쌍에 라이트됨을 특징으로 하는 반도체 메모리 장치의 라이트패스 제어방법.
2. 제1항에 있어서, 상기 래치수단이 컬럼어드레스정보에 동기되는 소정의 제어신호에 응답하여 인에이블되는 소정갯수의 전송게이트와, 상기 전송게이트의 선택유무에 따라 입력데이타를 소정시간 저장하는 래치회로로 구성됨을 특징으로 하는 반도체 메모리장치의 라이트패스 제어방법.
3. 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀들들로 구성되는 다수개의 메모리블럭과, 컬럼디코더에 의해 제어되는 소정의 스위칭수단을 통하여 상기 각 메모리블럭내의 비트라인쌍과 선택적으로 접속되는 다수개의 입출력라인쌍과, 상기 다수의 입출력라인쌍에 접속된 다수의 입력드라이버와, 상기 데이타 입력버퍼의 출력단과 접속된 다수개의 데이타라인쌍을 구비하는 반도체 메모리장치의 라이트패스 제어 방법에 있어서, 소정의 입력회로내부에 라이트데이타를 저장하는 래치수단을 구비하며, 상기 스위칭수단을 제어하는 제어신호의 인에이를상태이전에 상기 데이타라인쌍에 다수의 라이트동작이 이루어짐을 특징으로 하는 반도체 메모리장치의 라이트패스 제어방법.
4. 제3항에 있어서, 상기 입력회로가 데이타 입력버퍼 또는 데이타라인쌍임을 특징으로 하는 반도체 메모리장치의 라이트패스 제어방법.
5. 제3항에 있어서, 상기 제어신호가 컬럼선택신호임을 특징으로 하는 반도체 메모리장치의 라이트패스 제어방법.