JP2000003589A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- 239000000872 buffer Substances 0.000 claims abstract description 48
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- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 外部制御信号によってデータが出力されるの
を一時停止するときの消費電力を低減する。 【解決手段】 内部タイミングクロック発生回路１から
の内部クロック信号ｉｎｔ．ＣＬＫをドライバ回路ｄｒ
ｖ０〜ｄｒｖ１３でツリー状に分岐して出力バッファ３
０〜４５に与え、内部クロック信号ｉｎｔ．ＣＬＫに同
期してデータを出力する同期型半導体記憶装置におい
て、初段のドライバ回路ｄｒｖ０，ｄｒｖ１をＮＡＮＤ
ゲートｎａ０，ｎａ１とインバータｉｎｖ０，ｉｎｖ１
で構成し、出力を一時停止するとき動作可能信号ＣＥ＜
０＞，ＣＥ＜１＞を「Ｌ」レベルにしてＮＡＮＤゲート
ｎａ０，ｎａ１に与え各ドライバ回路が動作するのを停
止させて消費電力を軽減する。
を一時停止するときの消費電力を低減する。 【解決手段】 内部タイミングクロック発生回路１から
の内部クロック信号ｉｎｔ．ＣＬＫをドライバ回路ｄｒ
ｖ０〜ｄｒｖ１３でツリー状に分岐して出力バッファ３
０〜４５に与え、内部クロック信号ｉｎｔ．ＣＬＫに同
期してデータを出力する同期型半導体記憶装置におい
て、初段のドライバ回路ｄｒｖ０，ｄｒｖ１をＮＡＮＤ
ゲートｎａ０，ｎａ１とインバータｉｎｖ０，ｉｎｖ１
で構成し、出力を一時停止するとき動作可能信号ＣＥ＜
０＞，ＣＥ＜１＞を「Ｌ」レベルにしてＮＡＮＤゲート
ｎａ０，ｎａ１に与え各ドライバ回路が動作するのを停
止させて消費電力を軽減する。
Description
【０００１】
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部制御信号に応じて、複数の出力
端子からデータが出力されるのを一時的に停止させるバ
ッファ回路を備えたような同期型半導体記憶装置に関す
る。
装置に関し、特に、外部制御信号に応じて、複数の出力
端子からデータが出力されるのを一時的に停止させるバ
ッファ回路を備えたような同期型半導体記憶装置に関す
る。
【０００２】
【従来の技術】同期型半導体記憶装置では、データをそ
の同期型半導体記憶装置に入力されるクロック信号に同
期して入出力している。したがって、このような同期型
半導体記憶装置では、入力または出力タイミング用の外
部クロック発生回路から発生した各クロック信号が複数
個のデータ入出力バッファへ分配されている。
の同期型半導体記憶装置に入力されるクロック信号に同
期して入出力している。したがって、このような同期型
半導体記憶装置では、入力または出力タイミング用の外
部クロック発生回路から発生した各クロック信号が複数
個のデータ入出力バッファへ分配されている。
【０００３】図８は出力バッファへの従来のクロック分
配回路を示す図である。図８において、内部タイミング
クロック発生回路１は外部クロック信号ｅｘｔ．ＣＬＫ
から内部クロック信号ｉｎｔ．ＣＬＫを発生し、すべて
の出力バッファ１０〜２５に分配する。各出力バッファ
１０〜２５にはデータｉｎｔ．Ｄ＜０＞〜ｉｎｔ．Ｄ＜
１５＞が与えられている。
配回路を示す図である。図８において、内部タイミング
クロック発生回路１は外部クロック信号ｅｘｔ．ＣＬＫ
から内部クロック信号ｉｎｔ．ＣＬＫを発生し、すべて
の出力バッファ１０〜２５に分配する。各出力バッファ
１０〜２５にはデータｉｎｔ．Ｄ＜０＞〜ｉｎｔ．Ｄ＜
１５＞が与えられている。
【０００４】図８においてデータＤＱ＜０＞を出力させ
るトリガの内部クロック信号をｃｌｋ＜０＞，同様にＤ
Ｑ＜７＞を出力させるトリガの内部クロック信号をｃｌ
ｋ＜７＞とする。各出力バッファ１０〜１７は内部クロ
ック信号ｃｌｋ＜０＞〜ｃｌｋ＜７＞に同期してデータ
ＤＱ＜０＞〜ＤＱ＜７＞を出力する。同様にして、出力
バッファ１８〜２５も内部クロック信号ｉｎｔ．ＣＬＫ
に同期してデータＤＱ＜８＞〜ＤＱ＜１５＞を出力す
る。
るトリガの内部クロック信号をｃｌｋ＜０＞，同様にＤ
Ｑ＜７＞を出力させるトリガの内部クロック信号をｃｌ
ｋ＜７＞とする。各出力バッファ１０〜１７は内部クロ
ック信号ｃｌｋ＜０＞〜ｃｌｋ＜７＞に同期してデータ
ＤＱ＜０＞〜ＤＱ＜７＞を出力する。同様にして、出力
バッファ１８〜２５も内部クロック信号ｉｎｔ．ＣＬＫ
に同期してデータＤＱ＜８＞〜ＤＱ＜１５＞を出力す
る。
【０００５】図９は図８に示した出力データＤＱ＜０
＞，ＤＱ＜７＞と内部クロック信号ｃｌｋ＜０＞，ＣＬ
Ｋ＜７＞のタイミングチャートである。図９に示すよう
に、内部クロック信号ｉｎｔ．ＣＬＫが各出力バッファ
に伝搬する時間は内部タイミングクロック発生回路１と
各出力バッファ１０〜２５との間の距離により差がで
き、同一チップ内で異なるＤＱの出力タイミングにピン
間スキューを生じてしまう。周波数が高くなれば上述の
ピン間スキューの１周期内に占める割合が大きくなり、
メモリ出力データを受取るコントローラでの入力タイミ
ングマージンが小さくなってしまう。したがって、ピン
間スキューはシステム不良を引き起こす原因となる。
＞，ＤＱ＜７＞と内部クロック信号ｃｌｋ＜０＞，ＣＬ
Ｋ＜７＞のタイミングチャートである。図９に示すよう
に、内部クロック信号ｉｎｔ．ＣＬＫが各出力バッファ
に伝搬する時間は内部タイミングクロック発生回路１と
各出力バッファ１０〜２５との間の距離により差がで
き、同一チップ内で異なるＤＱの出力タイミングにピン
間スキューを生じてしまう。周波数が高くなれば上述の
ピン間スキューの１周期内に占める割合が大きくなり、
メモリ出力データを受取るコントローラでの入力タイミ
ングマージンが小さくなってしまう。したがって、ピン
間スキューはシステム不良を引き起こす原因となる。
【０００６】このようなピン間スキューをなくす手段と
して、図１０に示すような内部クロック信号ｉｎｔ．Ｃ
ＬＫを枝状に分岐する累乗ツリー構造が考えられてい
る。すなわち、図１０において、内部タイミングクロッ
ク発生回路１の出力はドライバ回路ｄｒｖ０によって２
分岐され、さらにドライバ回路ｄｒｖ２，３で２分岐さ
れ、さらにドライバ回路ｄｒｖ６〜ｄｒｖ９で２分岐さ
れて出力バッファ１０〜１７に与えられる。同様にし
て、内部クロック信号ｉｎｔ．ＣＬＫはドライバ回路ｄ
ｒｖ１で２分岐され、さらにドライバ回路ｄｒｖ４，５
で２分岐され、さらにドライバ回路ｄｒｖ１０〜ｄｒｖ
１３で２分岐されて出力バッファ１８〜２５に与えられ
る。
して、図１０に示すような内部クロック信号ｉｎｔ．Ｃ
ＬＫを枝状に分岐する累乗ツリー構造が考えられてい
る。すなわち、図１０において、内部タイミングクロッ
ク発生回路１の出力はドライバ回路ｄｒｖ０によって２
分岐され、さらにドライバ回路ｄｒｖ２，３で２分岐さ
れ、さらにドライバ回路ｄｒｖ６〜ｄｒｖ９で２分岐さ
れて出力バッファ１０〜１７に与えられる。同様にし
て、内部クロック信号ｉｎｔ．ＣＬＫはドライバ回路ｄ
ｒｖ１で２分岐され、さらにドライバ回路ｄｒｖ４，５
で２分岐され、さらにドライバ回路ｄｒｖ１０〜ｄｒｖ
１３で２分岐されて出力バッファ１８〜２５に与えられ
る。
【０００７】図１１は図１０に示した累乗クロック分配
回路におけるデータ出力タイミングチャートである。図
１１のタイミングチャートに示すように、内部クロック
信号ｃｌｋ＜０＞〜ｃｌｋ＜７＞の伝搬遅延が同じにな
るため、出力データＤＱ＜０＞〜ＤＱ＜７＞に示すよう
にピン間スキューを生じない。
回路におけるデータ出力タイミングチャートである。図
１１のタイミングチャートに示すように、内部クロック
信号ｃｌｋ＜０＞〜ｃｌｋ＜７＞の伝搬遅延が同じにな
るため、出力データＤＱ＜０＞〜ＤＱ＜７＞に示すよう
にピン間スキューを生じない。
【０００８】しかしながら、累乗ツリー構造ではツリー
分岐点にドライバ回路ｄｒｖ０〜ｄｒｖ１３が必要とな
るのでツリー全体の消費電力が大きくなってしまう。さ
らに、１６ビット以上のデータ入出力ピンを持つ同期型
半導体記憶装置では、リード時またはライト時に下位ま
たは上位の８ビットのデータをマスクするバイトコント
ロールという機能を持っている。
分岐点にドライバ回路ｄｒｖ０〜ｄｒｖ１３が必要とな
るのでツリー全体の消費電力が大きくなってしまう。さ
らに、１６ビット以上のデータ入出力ピンを持つ同期型
半導体記憶装置では、リード時またはライト時に下位ま
たは上位の８ビットのデータをマスクするバイトコント
ロールという機能を持っている。
【０００９】図１２は累乗ツリー構造のデータ出力部構
成においてバイトコントロール機能を追加した場合のブ
ロック図である。図１２において、出力バッファ３０〜
３７，３８〜４５には共通的にバイトコントロールのた
めの入力が設けられていて、ＤＱＭＬまたはＤＱＭＵ信
号を活性化することにより、出力をハイインピーダンス
状態にして止めることができる。
成においてバイトコントロール機能を追加した場合のブ
ロック図である。図１２において、出力バッファ３０〜
３７，３８〜４５には共通的にバイトコントロールのた
めの入力が設けられていて、ＤＱＭＬまたはＤＱＭＵ信
号を活性化することにより、出力をハイインピーダンス
状態にして止めることができる。
【００１０】図１３は図１２に示した出力バッファのバ
イトコントロール時のデータ出力タイミングチャートで
ある。図１３に示すように、ＤＱＭＬ信号が「Ｈ」レベ
ルに活性化されると、ＤＱ＜０＞〜ＤＱ＜７＞の出力が
ハイインピーダンスになり、ＤＱＭＵ信号が「Ｈ」レベ
ルになるとデータ出力ＤＱ＜８＞〜ＤＱ＜１５＞がハイ
インピーダンスとなる。
イトコントロール時のデータ出力タイミングチャートで
ある。図１３に示すように、ＤＱＭＬ信号が「Ｈ」レベ
ルに活性化されると、ＤＱ＜０＞〜ＤＱ＜７＞の出力が
ハイインピーダンスになり、ＤＱＭＵ信号が「Ｈ」レベ
ルになるとデータ出力ＤＱ＜８＞〜ＤＱ＜１５＞がハイ
インピーダンスとなる。
【００１１】図１４は図１２に示した出力バッファの具
体的な回路図である。図１４において、出力バッファ３
０のｎチャネルＭＯＳトランジスタ３０１のドレインに
入力データｉｎｔ．Ｄ＜ｎ＞が与えられ、そのゲートに
内部クロック信号ｉｎｔ．ＣＬＫ＜ｎ＞が与えられる。
この内部クロック信号に応じてトランジスタ３０１がオ
ンすると、そのエミッタに接続されているインバータ３
０２と３０３とからなるラッチ回路にデータがラッチさ
れる。ラッチ回路の出力はＡＮＤゲート３０６の一方入
力端に与えられるとともに、インバータ３０４で反転さ
れてＮＡＮＤゲート３０５の一方入力端に与えられる。
体的な回路図である。図１４において、出力バッファ３
０のｎチャネルＭＯＳトランジスタ３０１のドレインに
入力データｉｎｔ．Ｄ＜ｎ＞が与えられ、そのゲートに
内部クロック信号ｉｎｔ．ＣＬＫ＜ｎ＞が与えられる。
この内部クロック信号に応じてトランジスタ３０１がオ
ンすると、そのエミッタに接続されているインバータ３
０２と３０３とからなるラッチ回路にデータがラッチさ
れる。ラッチ回路の出力はＡＮＤゲート３０６の一方入
力端に与えられるとともに、インバータ３０４で反転さ
れてＮＡＮＤゲート３０５の一方入力端に与えられる。
【００１２】ＮＡＮＤゲート３０５の他方入力端とＡＮ
Ｄゲート３０６の他方入力端にはＤＱＭＬ信号またはＤ
ＱＭＵ信号が与えられる。ＮＡＮＤゲート３０５の出力
はｐチャネルＭＯＳトランジスタ３０７のゲートに与え
られ、ＡＮＤゲート３０６の出力はｎチャネルＭＯＳト
ランジスタ３０８のゲートに与えられ、トランジスタ３
０７のドレインとトランジスタ３０８のドレインとから
出力信号ＤＱ＜ｎ＞が取出される。また、トランジスタ
３０７のソースには電源が接続され、トランジスタ３０
８のソースは接地される。
Ｄゲート３０６の他方入力端にはＤＱＭＬ信号またはＤ
ＱＭＵ信号が与えられる。ＮＡＮＤゲート３０５の出力
はｐチャネルＭＯＳトランジスタ３０７のゲートに与え
られ、ＡＮＤゲート３０６の出力はｎチャネルＭＯＳト
ランジスタ３０８のゲートに与えられ、トランジスタ３
０７のドレインとトランジスタ３０８のドレインとから
出力信号ＤＱ＜ｎ＞が取出される。また、トランジスタ
３０７のソースには電源が接続され、トランジスタ３０
８のソースは接地される。
【００１３】
【発明が解決しようとする課題】図１２に示すような累
乗クロックツリー構成の出力回路において、下位８ビッ
トの出力を停止するためにＤＱＭＬ信号を「Ｈ」レベル
にしてバイトコントロールを行なった場合、下位８ビッ
トの出力バッファ３０〜３７が停止しても、これらの出
力バッファ３０〜３７に内部クロック信号を供給する７
個のドライバ回路ｄｒｖ０，ｄｒｖ２，ｄｒｖ３，ｄｒ
ｖ６，ｄｒｖ７，ｄｒｖ８，ｄｒｖ９は動作しているた
め、無駄な電力が消費されることになる。
乗クロックツリー構成の出力回路において、下位８ビッ
トの出力を停止するためにＤＱＭＬ信号を「Ｈ」レベル
にしてバイトコントロールを行なった場合、下位８ビッ
トの出力バッファ３０〜３７が停止しても、これらの出
力バッファ３０〜３７に内部クロック信号を供給する７
個のドライバ回路ｄｒｖ０，ｄｒｖ２，ｄｒｖ３，ｄｒ
ｖ６，ｄｒｖ７，ｄｒｖ８，ｄｒｖ９は動作しているた
め、無駄な電力が消費されることになる。
【００１４】さらに、累乗ツリー構造を用いてもチップ
内でのプロセスばらつきや完全に対称なレイアウトが不
可能であることにより、ピン間スキューを抑えることが
完全にできない場合がある。
内でのプロセスばらつきや完全に対称なレイアウトが不
可能であることにより、ピン間スキューを抑えることが
完全にできない場合がある。
【００１５】それゆえに、この発明の主たる目的は、累
乗クロックツリーブロック部のクロックドライバ回路を
停止して無駄な消費電力を削減できるような同期型半導
体記憶装置を提供することである。
乗クロックツリーブロック部のクロックドライバ回路を
停止して無駄な消費電力を削減できるような同期型半導
体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】請求項１に係る発明は、
連続データの入力時または出力時に外部制御信号によっ
て複数の出力端子からデータが出力されるのを一時的に
停止させる同期型半導体記憶装置であって、複数の出力
端子のそれぞれにクロック信号に基づいてデータを出力
する複数のバッファ回路と、クロック信号を枝状に分岐
して、各バッファ回路に同一タイミングで与えるための
クロック信号供給回路と、外部制御信号に応じてクロッ
ク信号供給回路からのクロック信号の供給を停止させる
ための供給停止回路を備えて構成される。
連続データの入力時または出力時に外部制御信号によっ
て複数の出力端子からデータが出力されるのを一時的に
停止させる同期型半導体記憶装置であって、複数の出力
端子のそれぞれにクロック信号に基づいてデータを出力
する複数のバッファ回路と、クロック信号を枝状に分岐
して、各バッファ回路に同一タイミングで与えるための
クロック信号供給回路と、外部制御信号に応じてクロッ
ク信号供給回路からのクロック信号の供給を停止させる
ための供給停止回路を備えて構成される。
【００１７】請求項２に係る発明では、請求項１のクロ
ック信号供給回路は各枝ごとに設けられる複数のドライ
バ回路を含み、供給停止回路は複数のドライバ回路の初
段に設けられ、外部制御信号に応じてクロック信号の出
力を停止するゲート回路を含む。
ック信号供給回路は各枝ごとに設けられる複数のドライ
バ回路を含み、供給停止回路は複数のドライバ回路の初
段に設けられ、外部制御信号に応じてクロック信号の出
力を停止するゲート回路を含む。
【００１８】請求項３に係る発明では、請求項１のクロ
ック信号供給回路は各枝ごとに設けられる複数のドライ
バ回路を含み、供給停止回路はそれぞれが各ドライバ回
路の入力側に設けられ、外部制御信号に応じてクロック
信号が各ドライバ回路に出力されるのを阻止するゲート
回路を含む。
ック信号供給回路は各枝ごとに設けられる複数のドライ
バ回路を含み、供給停止回路はそれぞれが各ドライバ回
路の入力側に設けられ、外部制御信号に応じてクロック
信号が各ドライバ回路に出力されるのを阻止するゲート
回路を含む。
【００１９】請求項４に係る発明では、請求項１ないし
３の供給停止回路は制御信号に応じてバイト単位でクロ
ック信号の供給を停止させる。
３の供給停止回路は制御信号に応じてバイト単位でクロ
ック信号の供給を停止させる。
【００２０】請求項５に係る発明では、請求項１ないし
３の供給停止回路は制御信号に応じてビット単位でクロ
ック信号の供給を停止させる。
３の供給停止回路は制御信号に応じてビット単位でクロ
ック信号の供給を停止させる。
【００２１】
【発明の実施の形態】図１はこの発明が適用される同期
型半導体記憶装置の全体の構成を示すブロック図であ
る。図１において、外部クロック信号ｅｘｔ．ＣＬＫは
内部タイミングクロック発生回路１に与えられてＷ内部
クロック信号ｉｎｔ．ＣＬＫが発生され、コマンドデコ
ーダ５１と制御回路５２とアドレス入力バッファ５３と
書込／読出回路５７と入出力バッファ６０とに与えられ
る。コマンドデコーダ５１には外部からロウアドレスス
トローブ信号／ＲＡＳとカラムアドレスストローブ信号
／ＣＡＳと書込イネーブル信号／ＷＥとが与えられ、コ
マンド信号が制御回路５２に与えられる。
型半導体記憶装置の全体の構成を示すブロック図であ
る。図１において、外部クロック信号ｅｘｔ．ＣＬＫは
内部タイミングクロック発生回路１に与えられてＷ内部
クロック信号ｉｎｔ．ＣＬＫが発生され、コマンドデコ
ーダ５１と制御回路５２とアドレス入力バッファ５３と
書込／読出回路５７と入出力バッファ６０とに与えられ
る。コマンドデコーダ５１には外部からロウアドレスス
トローブ信号／ＲＡＳとカラムアドレスストローブ信号
／ＣＡＳと書込イネーブル信号／ＷＥとが与えられ、コ
マンド信号が制御回路５２に与えられる。
【００２２】アドレス入力バッファ５３にはアドレス信
号Ａｄが与えられ、メモリセル５６のＸアドレスおよび
Ｙアドレスを指定するためのＸアドレス信号およびＹア
ドレス信号が出力される。列系回路５４は制御回路５２
からの制御信号に応じてＹアドレス信号によりメモリセ
ル５６のＹアドレスを指定し、行系回路５５は制御回路
５２からの制御信号に応じてＸアドレス信号によりメモ
リセル５６のＸアドレスを指定する。書込／読出回路５
７はメモリセル５６から読出されたデータを入出力バッ
ファ６０に出力し、入出力バッファ６０から与えられる
書込データをメモリセル５６に与える。入出力バッファ
６０はこの発明の一実施形態が適用され、データを外部
に出力したり、外部からのデータを書込／読出回路５７
に与える。
号Ａｄが与えられ、メモリセル５６のＸアドレスおよび
Ｙアドレスを指定するためのＸアドレス信号およびＹア
ドレス信号が出力される。列系回路５４は制御回路５２
からの制御信号に応じてＹアドレス信号によりメモリセ
ル５６のＹアドレスを指定し、行系回路５５は制御回路
５２からの制御信号に応じてＸアドレス信号によりメモ
リセル５６のＸアドレスを指定する。書込／読出回路５
７はメモリセル５６から読出されたデータを入出力バッ
ファ６０に出力し、入出力バッファ６０から与えられる
書込データをメモリセル５６に与える。入出力バッファ
６０はこの発明の一実施形態が適用され、データを外部
に出力したり、外部からのデータを書込／読出回路５７
に与える。
【００２３】図２はこの発明の一実施形態のブロック図
である。図２において、累乗ツリーの初段のドライバ回
路ｄｒｖ０，ｄｒｖ１はそれぞれＮＡＮＤゲートｎａ
０，ｎａ１とインバータｉｎｖ０，ｉｎｖ１とで構成さ
れており、ＮＡＮＤゲートｎａ０，ｎａ１の一方入力端
には内部クロック信号ｉｎｔ．ＣＬＫが入力され、他方
入力端にはそれぞれクロックドライバ回路動作可能信号
ＣＥ＜０＞，ＣＥ＜１＞が入力される。すべての出力バ
ッファ３０〜４５がデータを出力する通常動作時にはク
ロックドライバ回路動作可能信号ＣＥ＜０＞およびＣＥ
＜１＞は「Ｈ」レベルに固定されている。
である。図２において、累乗ツリーの初段のドライバ回
路ｄｒｖ０，ｄｒｖ１はそれぞれＮＡＮＤゲートｎａ
０，ｎａ１とインバータｉｎｖ０，ｉｎｖ１とで構成さ
れており、ＮＡＮＤゲートｎａ０，ｎａ１の一方入力端
には内部クロック信号ｉｎｔ．ＣＬＫが入力され、他方
入力端にはそれぞれクロックドライバ回路動作可能信号
ＣＥ＜０＞，ＣＥ＜１＞が入力される。すべての出力バ
ッファ３０〜４５がデータを出力する通常動作時にはク
ロックドライバ回路動作可能信号ＣＥ＜０＞およびＣＥ
＜１＞は「Ｈ」レベルに固定されている。
【００２４】図３は図２に示したデータ出力回路におけ
るリード時のタイミングチャートである。この図３で
は、リード動作時にデータ出力ＤＱ＜０＞〜ＤＱ＜７＞
の下位の８ビット（１バイト）のデータ出力を一時的に
停止して出力をハイインピーダンスにするバイトコント
ロールの場合を示している。ＤＱＭＬ信号によりデータ
出力ＤＱ＜０＞〜ＤＱ＜７＞がハイインピーダンスとな
り、クロックドライバ回路動作可能信号ＣＥ＜０＞を
「Ｌ」レベルにすることにより、内部クロック信号ｃｌ
ｋ＜０＞〜ｃｌｋ＜７＞が停止する。ドライバ回路ｄｒ
ｖ０のクロック信号が「Ｌ」に固定されると、初段のド
ライバ回路ｄｒｖ０以降のドライバ回路ｄｒｖ２，ｄｒ
ｖ３，ｄｒｖ６，ｄｒｖ７，ｄｒｖ８，ｄｒｖ９が停止
し、クロックツリーの消費電流を削減することができ
る。同様にして、データ入力用クロック信号の分配にお
いても、上述の実施形態を採用すれば低消費電力化を図
ることができる。
るリード時のタイミングチャートである。この図３で
は、リード動作時にデータ出力ＤＱ＜０＞〜ＤＱ＜７＞
の下位の８ビット（１バイト）のデータ出力を一時的に
停止して出力をハイインピーダンスにするバイトコント
ロールの場合を示している。ＤＱＭＬ信号によりデータ
出力ＤＱ＜０＞〜ＤＱ＜７＞がハイインピーダンスとな
り、クロックドライバ回路動作可能信号ＣＥ＜０＞を
「Ｌ」レベルにすることにより、内部クロック信号ｃｌ
ｋ＜０＞〜ｃｌｋ＜７＞が停止する。ドライバ回路ｄｒ
ｖ０のクロック信号が「Ｌ」に固定されると、初段のド
ライバ回路ｄｒｖ０以降のドライバ回路ｄｒｖ２，ｄｒ
ｖ３，ｄｒｖ６，ｄｒｖ７，ｄｒｖ８，ｄｒｖ９が停止
し、クロックツリーの消費電流を削減することができ
る。同様にして、データ入力用クロック信号の分配にお
いても、上述の実施形態を採用すれば低消費電力化を図
ることができる。
【００２５】図４はデータ入力用の入力バッファのブロ
ック図である。この図４に示した例は、図２に示した出
力バッファ３０〜４５を入力バッファ７０〜８５に置換
えたものであり、その他の構成は図２と同じである。
ック図である。この図４に示した例は、図２に示した出
力バッファ３０〜４５を入力バッファ７０〜８５に置換
えたものであり、その他の構成は図２と同じである。
【００２６】図５は図４に示した入力バッファの動作を
説明するためのタイミングチャートである。図５に示す
ように、ＤＱＭＬ信号が「Ｈ」レベルのときには、デー
タ出力ＤＱ＜０＞〜ＤＱ＜７＞の入力データはマスクさ
れて図１に示したメモリセル５６には書込まれない。し
たがって、マスクされる入力バッファへのクロック信号
は無駄な動作をしていることになる。そこで、図４に示
すように、分岐点のクロックドライバ回路ｄｒｖ０，ｄ
ｒｖ１をＮＡＮＤゲートｎａ０，ｎａ１とインバータｉ
ｎｖ０，ｉｎｖ１とによって構成し、ＤＱＭＬ信号また
はＤＱＭＵ信号によって入力データをマスクすると、内
部クロック信号ｃｌｋ ｉ＜０＞〜ｃｌｋ ｉ＜７＞ま
たはｃｌｋ ｉ＜８＞〜ｃｌｋ ｉ＜１５＞へのクロッ
クツリーの動作を停止させる。それによって、データマ
スク時のツリー全体の消費電力を削減することができ
る。
説明するためのタイミングチャートである。図５に示す
ように、ＤＱＭＬ信号が「Ｈ」レベルのときには、デー
タ出力ＤＱ＜０＞〜ＤＱ＜７＞の入力データはマスクさ
れて図１に示したメモリセル５６には書込まれない。し
たがって、マスクされる入力バッファへのクロック信号
は無駄な動作をしていることになる。そこで、図４に示
すように、分岐点のクロックドライバ回路ｄｒｖ０，ｄ
ｒｖ１をＮＡＮＤゲートｎａ０，ｎａ１とインバータｉ
ｎｖ０，ｉｎｖ１とによって構成し、ＤＱＭＬ信号また
はＤＱＭＵ信号によって入力データをマスクすると、内
部クロック信号ｃｌｋ ｉ＜０＞〜ｃｌｋ ｉ＜７＞ま
たはｃｌｋ ｉ＜８＞〜ｃｌｋ ｉ＜１５＞へのクロッ
クツリーの動作を停止させる。それによって、データマ
スク時のツリー全体の消費電力を削減することができ
る。
【００２７】図６はこの発明の他の実施形態を示すブロ
ック図である。この図６に示した実施形態は、累乗ツリ
ーの分岐点でのすべてのドライバ回路をＮＡＮＤゲート
とインバータで構成したものである。すなわち、ドライ
バ回路ｄｒｖ０，ｄｒｖ２，ｄｒｖ３，ｄｒｖ６，ｄｒ
ｖ７，ｄｒｖ８，ｄｒｖ９はそれぞれＮＡＮＤゲートｎ
ａ０，ｎａ２，ｎａ３，ｎａ６，ｎａ７，ｎａ８，ｎａ
９と、インバータｉｎｖ０，ｉｎｖ２，ｉｎｖ３，ｉｎ
ｖ６，ｉｎｖ７，ｉｎｖ８，ｉｎｖ９とによって構成さ
れる。各ＮＡＮＤゲートｎａ０，ｎａ２，ｎａ３，ｎａ
６，ｎａ７，ｎａ８，ｎａ９の一方入力端にはそれぞれ
前段から内部クロック信号ｉｎｔ．ＣＬＫが与えられる
が、他方入力端にはクロック信号の動作を停止させるた
めの制御信号ＣＥ＜０＞，ＣＥ＜２＞，ＣＥ＜３＞，Ｃ
Ｅ＜６＞，ＣＥ＜７＞，ＣＥ＜８＞，ＣＥ＜９＞が入力
される。
ック図である。この図６に示した実施形態は、累乗ツリ
ーの分岐点でのすべてのドライバ回路をＮＡＮＤゲート
とインバータで構成したものである。すなわち、ドライ
バ回路ｄｒｖ０，ｄｒｖ２，ｄｒｖ３，ｄｒｖ６，ｄｒ
ｖ７，ｄｒｖ８，ｄｒｖ９はそれぞれＮＡＮＤゲートｎ
ａ０，ｎａ２，ｎａ３，ｎａ６，ｎａ７，ｎａ８，ｎａ
９と、インバータｉｎｖ０，ｉｎｖ２，ｉｎｖ３，ｉｎ
ｖ６，ｉｎｖ７，ｉｎｖ８，ｉｎｖ９とによって構成さ
れる。各ＮＡＮＤゲートｎａ０，ｎａ２，ｎａ３，ｎａ
６，ｎａ７，ｎａ８，ｎａ９の一方入力端にはそれぞれ
前段から内部クロック信号ｉｎｔ．ＣＬＫが与えられる
が、他方入力端にはクロック信号の動作を停止させるた
めの制御信号ＣＥ＜０＞，ＣＥ＜２＞，ＣＥ＜３＞，Ｃ
Ｅ＜６＞，ＣＥ＜７＞，ＣＥ＜８＞，ＣＥ＜９＞が入力
される。
【００２８】同様にして、ドライバ回路ｄｒｖ１，ｄｒ
ｖ４，ｄｒｖ５，ｄｒｖ１０，ｄｒｖ１１，ｄｒｖ１
２，ｄｒｖ１３もＮＡＮＤゲートｎａ１，ｎａ４，ｎａ
５，ｎａ１０，ｎａ１１，ｎａ１２，ｎａ１３とインバ
ータｉｎｖ１，ｉｎｖ４，ｉｎｖ５，ｉｎｖ１０，ｉｎ
ｖ１１，ｉｎｖ１２，ｉｎｖ１３とによって構成され
る。各ＮＡＮＤゲートｎａ１，ｎａ４，ｎａ５，ｎａ１
０，ｎａ１１，ｎａ１２，ｎａ１３の一方入力端には前
段から内部クロック信号ｉｎｔ．ＣＬＫが与えられ、他
方入力端にはクロック信号の動作停止制御信号ＣＥ＜１
＞，ＣＥ＜４＞，ＣＥ＜５＞，ＣＥ＜１０＞，ＣＥ＜１
１＞，ＣＥ＜１２＞，ＣＥ＜１３＞が与えられる。
ｖ４，ｄｒｖ５，ｄｒｖ１０，ｄｒｖ１１，ｄｒｖ１
２，ｄｒｖ１３もＮＡＮＤゲートｎａ１，ｎａ４，ｎａ
５，ｎａ１０，ｎａ１１，ｎａ１２，ｎａ１３とインバ
ータｉｎｖ１，ｉｎｖ４，ｉｎｖ５，ｉｎｖ１０，ｉｎ
ｖ１１，ｉｎｖ１２，ｉｎｖ１３とによって構成され
る。各ＮＡＮＤゲートｎａ１，ｎａ４，ｎａ５，ｎａ１
０，ｎａ１１，ｎａ１２，ｎａ１３の一方入力端には前
段から内部クロック信号ｉｎｔ．ＣＬＫが与えられ、他
方入力端にはクロック信号の動作停止制御信号ＣＥ＜１
＞，ＣＥ＜４＞，ＣＥ＜５＞，ＣＥ＜１０＞，ＣＥ＜１
１＞，ＣＥ＜１２＞，ＣＥ＜１３＞が与えられる。
【００２９】図７は図６に示した出力バッファの動作を
説明するためのタイミングチャートである。たとえば、
データ出力ＤＱ＜８＞〜ＤＱ＜１１＞の４ビットのリー
ドデータを一時的に停止する場合、動作停止信号ＣＥ＜
４＞が「Ｌ」レベルにされることによって、クロック信
号が止められる。それによって、ドライバ回路ｄｒｖ１
０，ｄｒｖ１１の動作電流を削減することができる。
説明するためのタイミングチャートである。たとえば、
データ出力ＤＱ＜８＞〜ＤＱ＜１１＞の４ビットのリー
ドデータを一時的に停止する場合、動作停止信号ＣＥ＜
４＞が「Ｌ」レベルにされることによって、クロック信
号が止められる。それによって、ドライバ回路ｄｒｖ１
０，ｄｒｖ１１の動作電流を削減することができる。
【００３０】また、ＤＱＭ信号でハイインピーダンス出
力を出すことなく、動作停止信号ＣＥでクロック信号を
停止した場合では、停止したツリー部に対応する出力の
データが保持される。したがって、任意のビット出力を
維持する場合でも、クロックツリーの消費電力を低減す
ることができ有用である。
力を出すことなく、動作停止信号ＣＥでクロック信号を
停止した場合では、停止したツリー部に対応する出力の
データが保持される。したがって、任意のビット出力を
維持する場合でも、クロックツリーの消費電力を低減す
ることができ有用である。
【００３１】同様にして、図６に示した実施形態をデー
タ入力用クロックツリーに適用してもよい。その場合に
は、連続した偶数個のビット入力のマスク時に上述のビ
ットに対応する入力バッファへの一部のツリーが停止
し、余分な電力の消費を削減できる。したがって、この
発明の実施形態により停止されるべきツリーブロックを
任意に選択することができ、ビットごとで入出力を制御
することができる。
タ入力用クロックツリーに適用してもよい。その場合に
は、連続した偶数個のビット入力のマスク時に上述のビ
ットに対応する入力バッファへの一部のツリーが停止
し、余分な電力の消費を削減できる。したがって、この
発明の実施形態により停止されるべきツリーブロックを
任意に選択することができ、ビットごとで入出力を制御
することができる。
【００３２】なお、上述の実施形態では、いずれもデー
タが１６ビットの同期型半導体記憶装置に適用した場合
について説明したが、これに限ることなく、１６ビット
以上の同期型半導体記憶装置にも有効であり、図６に示
した実施形態では、４ビット以上の同期型半導体記憶装
置でも有効である。
タが１６ビットの同期型半導体記憶装置に適用した場合
について説明したが、これに限ることなく、１６ビット
以上の同期型半導体記憶装置にも有効であり、図６に示
した実施形態では、４ビット以上の同期型半導体記憶装
置でも有効である。
【００３３】
【発明の効果】以上のように、この発明によれば、クロ
ック信号を枝状に分岐して複数のバッファ回路に出力す
る累乗クロックツリーにおいて、外部制御信号に応じて
クロック信号の供給を停止させることにより、消費電力
を削減できる。しかも、ビットごとで入出力制御をする
場合に、複数ビット以上の入力または出力を停止すると
きに、停止すべきクロックツリーブロックを任意に選択
することができ、クロックツリーの消費電力を削減でき
る。
ック信号を枝状に分岐して複数のバッファ回路に出力す
る累乗クロックツリーにおいて、外部制御信号に応じて
クロック信号の供給を停止させることにより、消費電力
を削減できる。しかも、ビットごとで入出力制御をする
場合に、複数ビット以上の入力または出力を停止すると
きに、停止すべきクロックツリーブロックを任意に選択
することができ、クロックツリーの消費電力を削減でき
る。
【図１】 この発明が適用される同期型半導体記憶装置
の全体の構成を示すブロック図である。
の全体の構成を示すブロック図である。
【図２】 この発明の一実施形態の累乗クロックバッフ
ァとバイトコントロール可能な出力バッファとのブロッ
ク図である。
ァとバイトコントロール可能な出力バッファとのブロッ
ク図である。
【図３】 図２に示した実施形態におけるバイトコント
ロール時の内部クロック信号とデータ出力のタイミング
チャートである。
ロール時の内部クロック信号とデータ出力のタイミング
チャートである。
【図４】 この発明の一実施形態の累乗クロックバッフ
ァとバイトコントロール可能な入力バッファとのブロッ
ク図である。
ァとバイトコントロール可能な入力バッファとのブロッ
ク図である。
【図５】 図４に示した実施形態のバイトコントロール
時の内部クロック信号とデータ入力タイミングを示すタ
イミングチャートである。
時の内部クロック信号とデータ入力タイミングを示すタ
イミングチャートである。
【図６】 この発明の他の実施形態における累乗クロッ
クバッファとバイトコントロール可能な出力バッファと
のブロック図である。
クバッファとバイトコントロール可能な出力バッファと
のブロック図である。
【図７】 図５に示した実施形態におけるバイトコント
ロール時の内部クロック信号とデータ出力タイミングを
示すタイミングチャートである。
ロール時の内部クロック信号とデータ出力タイミングを
示すタイミングチャートである。
【図８】 出力バッファへの従来のクロック分配回路を
示すブロック図である。
示すブロック図である。
【図９】 図８に示した回路のデータ出力タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図１０】 出力バッファの従来の累乗クロック分配回
路を示す図である。
路を示す図である。
【図１１】 図１０に示した実施形態のデータ出力タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図１２】 バイトコントロール可能な出力バッファへ
の累乗クロック分配回路を示すブロック図である。
の累乗クロック分配回路を示すブロック図である。
【図１３】 図１２に示したバイトコントロール時のデ
ータ出力タイミングを示すタイミングチャートである。
ータ出力タイミングを示すタイミングチャートである。
【図１４】 従来の出力バッファの一例を示す回路図で
ある。
ある。
１ 内部タイミングクロック発生回路、３０〜４５ 出
力バッファ、７０〜８５ 入力バッファ、ｄｒｖ０〜ｄ
ｒｖ１３ ドライバ回路、ｎａ０〜ｎａ１３ＮＡＮＤゲ
ート、ｉｎｖ０〜ｉｎｖ１３ インバータ。
力バッファ、７０〜８５ 入力バッファ、ｄｒｖ０〜ｄ
ｒｖ１３ ドライバ回路、ｎａ０〜ｎａ１３ＮＡＮＤゲ
ート、ｉｎｖ０〜ｉｎｖ１３ インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 勉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中瀬 泰伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 AA01 BA62 BA64 5B024 AA01 BA21 BA29 CA07
Claims (5)
- 【請求項１】 連続データの入力時または出力時に外部
制御信号によって複数の出力端子からデータが出力され
るのを一時的に停止させる同期型半導体記憶装置であっ
て、 前記複数の出力端子のそれぞれにクロック信号に基づい
てデータを出力する複数のバッファ回路、 前記クロック信号を枝状に分岐して、各バッファ回路に
同一タイミングで与えるためのクロック信号供給回路、
および前記外部制御信号に応じて、前記クロック信号供
給回路からのクロック信号の供給を停止させるための供
給停止回路を備えた、同期型半導体記憶装置。 - 【請求項２】 前記クロック信号供給回路は、各枝ごと
に設けられる複数のドライバ回路を含み、 前記供給停止回路は前記複数のドライバ回路の初段に設
けられ、前記外部制御信号に応じて前記クロック信号の
出力を停止するゲート回路を含む、請求項１に記載の同
期型半導体記憶装置。 - 【請求項３】 前記クロック信号供給回路は、各枝ごと
に設けられる複数のドライバ回路を含み、 前記供給停止回路は、それぞれが前記各ドライバ回路の
入力側に設けられ、前記外部制御信号に応じて前記クロ
ック信号が各ドライバ回路から出力されるのを阻止する
ゲート回路を含む、請求項１に記載の同期型半導体記憶
装置。 - 【請求項４】 前記供給停止回路は、前記制御信号に応
じて、バイト単位でクロック信号の供給を停止させる、
請求項１ないし３のいずれかに記載の同期型半導体記憶
装置。 - 【請求項５】 前記供給停止回路は、前記制御信号に応
じてビット単位でクロック信号の供給を停止させる、請
求項１ないし３のいずれかに記載の同期型半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165256A JP2000003589A (ja) | 1998-06-12 | 1998-06-12 | 同期型半導体記憶装置 |
| US09/196,245 US6101151A (en) | 1998-06-12 | 1998-11-20 | Synchronous semiconductor memory device employing temporary data output stop scheme |
| KR1019990005736A KR20000005597A (ko) | 1998-06-12 | 1999-02-20 | 동기형반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165256A JP2000003589A (ja) | 1998-06-12 | 1998-06-12 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003589A true JP2000003589A (ja) | 2000-01-07 |
Family
ID=15808872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10165256A Withdrawn JP2000003589A (ja) | 1998-06-12 | 1998-06-12 | 同期型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6101151A (ja) |
| JP (1) | JP2000003589A (ja) |
| KR (1) | KR20000005597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799689B1 (ko) | 2006-02-28 | 2008-02-01 | 삼성전자주식회사 | 멀티 포트 반도체 장치 및 그 제어방법 |
| JP2012104197A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3674833B2 (ja) * | 2000-02-16 | 2005-07-27 | シャープ株式会社 | 同期型半導体記憶装置 |
| US7200024B2 (en) | 2002-08-02 | 2007-04-03 | Micron Technology, Inc. | System and method for optically interconnecting memory devices |
| US7254331B2 (en) | 2002-08-09 | 2007-08-07 | Micron Technology, Inc. | System and method for multiple bit optical data transmission in memory systems |
| US7836252B2 (en) | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
| US7102907B2 (en) | 2002-09-09 | 2006-09-05 | Micron Technology, Inc. | Wavelength division multiplexed memory module, memory system and method |
| US7245145B2 (en) | 2003-06-11 | 2007-07-17 | Micron Technology, Inc. | Memory module and method having improved signal routing topology |
| US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7234070B2 (en) | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| US7181584B2 (en) | 2004-02-05 | 2007-02-20 | Micron Technology, Inc. | Dynamic command and/or address mirroring system and method for memory modules |
| US7366864B2 (en) | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
| US7120723B2 (en) | 2004-03-25 | 2006-10-10 | Micron Technology, Inc. | System and method for memory hub-based expansion bus |
| US7590797B2 (en) | 2004-04-08 | 2009-09-15 | Micron Technology, Inc. | System and method for optimizing interconnections of components in a multichip memory module |
| US7222213B2 (en) * | 2004-05-17 | 2007-05-22 | Micron Technology, Inc. | System and method for communicating the synchronization status of memory modules during initialization of the memory modules |
| US7392331B2 (en) | 2004-08-31 | 2008-06-24 | Micron Technology, Inc. | System and method for transmitting data packets in a computer system having a memory hub architecture |
| KR100925365B1 (ko) | 2007-11-09 | 2009-11-09 | 주식회사 하이닉스반도체 | 테스트 회로 및 그의 제어 방법 |
| KR100927404B1 (ko) * | 2008-02-29 | 2009-11-19 | 주식회사 하이닉스반도체 | 리드 마스크 테스트 회로 및 제어방법 |
| KR100927405B1 (ko) * | 2008-02-29 | 2009-11-19 | 주식회사 하이닉스반도체 | 리드 마스크 테스트 회로 및 제어방법 |
| WO2010080172A1 (en) | 2009-01-12 | 2010-07-15 | Rambus Inc. | Clock-forwarding low-power signaling system |
| KR20120068620A (ko) * | 2010-12-17 | 2012-06-27 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 테스트 방법 |
| US9411750B2 (en) | 2012-07-30 | 2016-08-09 | International Business Machines Corporation | Efficient calibration of a low power parallel data communications channel |
| US9474034B1 (en) | 2015-11-30 | 2016-10-18 | International Business Machines Corporation | Power reduction in a parallel data communications interface using clock resynchronization |
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|---|---|---|---|---|
| JPS5851325A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 相補型半導体集積回路装置 |
| JPH09153282A (ja) * | 1995-11-30 | 1997-06-10 | Fujitsu Ltd | 半導体装置 |
| JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP3351953B2 (ja) * | 1996-03-19 | 2002-12-03 | 富士通株式会社 | モードレジスタ制御回路およびこれを有する半導体装置 |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
-
1998
- 1998-06-12 JP JP10165256A patent/JP2000003589A/ja not_active Withdrawn
- 1998-11-20 US US09/196,245 patent/US6101151A/en not_active Expired - Fee Related
-
1999
- 1999-02-20 KR KR1019990005736A patent/KR20000005597A/ko not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000005597A (ko) | 2000-01-25 |
| US6101151A (en) | 2000-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |