JP2010086646A - コマンド生成回路及び半導体メモリ装置 - Google Patents

Abstract

【課題】ＳＲＲを自動で終了でき、かつ、バンクアクティブのためのバンクアクティブコマンドが入力された後にＳＲＲのためのリードコマンドが入力されても、終了せずに正常にＳＲＲが行われるようにしたコマンド生成回路及び半導体メモリ装置を提供する。
【解決手段】内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、終了信号に応答して出力ノードを駆動する第２駆動部と、パワーアップ信号に応答して出力ノードの信号をラッチしてＳＲＲコマンドを生成するラッチ部と、を含む構成とした。
【選択図】図２

Description

本発明は、半導体メモリ装置に係り、より詳細には、正常にＳＲＲが行われるようにしたコマンド生成回路及び半導体メモリ装置に関する。

半導体メモリ装置の状態情報には、メーカー区分情報として固定情報のＤＩ情報（Ｄｅｖｉｃｅ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リビジョン実行バージョンを定義する情報として可変情報のＲＩ情報（Ｒｅｖｉｓｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リフレッシュ実行タイミング関連情報として可変情報のＲＲ情報（Ｒｅｆｒｅｓｈ Ｒａｔｅ）と、アドレス入力によって出力されるデータビット数を定義する情報として可変情報のＤＷ情報（Ｄｅｖｉｃｅ Ｗｉｄｔｈ）と、半導体メモリ装置の容量関連情報として固定情報のＤＴ情報（Ｄｅｖｉｃｅ Ｔｙｐｅ）と、半導体メモリ装置の集積度情報として固定情報のＤＳ情報（Ｄｅｎｓｉｔｙ）と、が含まれる。

このような半導体メモリ装置の状態情報はレジスタ（ｒｅｇｉｓｔｅｒ）に保存されており、使用者はＳＲＲ（Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ Ｒｅａｄ）によりレジスタに保存された半導体メモリ装置の状態情報を確認することができる。

ＪＥＤＥＣ ＳＰＥＣは、ＳＲＲについて次のように規定している。i）ＳＲＲは、パワーアップ区間が終了した後開始される。ii）ＳＲＲのためのリードコマンドは、ＭＲＳ印加後にＩＤＬＥ状態で入力される。iii）ＳＲＲ動作中にＢＬは２と固定され、iv）ｔＳＲＲ＝２ＣＬＫ、ｔＳＲＣ＝ＣＬ＋１と設定される。v）ＳＲＲは、バンクアクティブコマンドが入力される場合に終了する。図１を参照すると、ＪＥＤＥＣ ＳＰＥＣで規定されたＳＲＲの動作タイミング図を確認することができる。

このように規定されたＪＥＤＥＣ ＳＰＥＣのうち、ii），v）の条件をより具体的に説明すると、ＳＲＲのためのリードコマンド入力前には半導体メモリ装置がアイドル（ｉｄｌｅ）状態でなければならないので、ＳＲＲリードコマンド入力前にバンクアクティブコマンドが入力されると、正常なＳＲＲが行われずにＳＲＲが終了する。

本出願と関連のある技術が、特許文献１に開示されている。

米国特許第７２５４０７６号明細書

ところで、半導体メモリ装置の一般的なリード動作は、バンクアクティブ後にリード動作が行われるため、一般的なリード動作と同様にバンクアクティブのためのバンクアクティブコマンドが入力された後にＳＲＲのためのリードコマンドが入力されても、終了せずに正常に行われるようなＳＲＲに対する要請が増加しつつある。

しかしながら、ＪＥＤＥＣ ＳＰＥＣに従う半導体メモリ装置では、このような要請を満たすことができないという問題があった。

そこで、本発明は、上記問題に鑑みて為されたものであり、その目的の一例は、ＳＲＲを自動で終了でき、かつ、バンクアクティブのためのバンクアクティブコマンドが入力された後にＳＲＲのためのリードコマンドが入力されても、終了せずに正常にＳＲＲが行われるようにしたＳＲＲコマンド生成回路及び半導体メモリ装置を提供することにある。

上記の課題を解決するために、本発明のコマンド生成回路は、内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、終了信号に応答して前記出力ノードを駆動する第２駆動部と、パワーアップ信号に応答して前記出力ノードの信号をラッチしてＳＲＲコマンドを生成するラッチ部と、を含む。

また、本発明の半導体メモリ装置は、複数の制御信号を受信してＳＲＲコマンドを生成し、前記ＳＲＲコマンドは、前記複数の制御信号に応じてＭＲＳコマンドがイネーブルされた後、半導体メモリ装置がアイドル状態になる時にイネーブルされ、前記ＳＲＲコマンドは、リード動作が終了した後にディセーブルされるコマンド生成回路と、前記ＳＲＲコマンド受信してアクティブパルスを生成し、前記アクティブパルスは、前記ＳＲＲコマンドがイネーブルされる場合にディセーブルされるアクティブパルスを生成するパルス生成部と、を含む。

また、本発明の半導体メモリ装置は、複数の制御信号をデコーディングしてＭＲＳコマンド及びリードコマンドを生成するコマンドデコーダと、前記ＭＲＳコマンドをバッファリングして前記内部ＭＲＳコマンドを生成するバッファと、前記リードコマンド、カスレイテンシ信号及びバーストレングス信号を受信して前記終了信号を生成する終了信号生成部と、内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、終了信号に応答して前記出力ノードを駆動する第２駆動部と、パワーアップ信号に応答して前記出力ノードの信号をラッチし、ＳＲＲコマンドを生成するラッチ部と、前記ＳＲＲコマンド受信してアクティブパルスを生成し、前記アクティブパルスは、前記ＳＲＲコマンドがイネーブルされる場合にディセーブルされるパルス生成部と、前記ＳＲＲコマンドに応答してレジスタに保存されたＳＲＲ情報をマルチプレクシングし、ＤＱパッドに出力するマルチプレクサと、を含む。

本発明によれば、一般のリード動作と同様に、バンクアクティブのためのバンクアクティブコマンドが入力された後ＳＲＲのためのリードコマンドが入力されても、ＳＲＲが終了せずに正常に行われる。即ち、バンクアクティブコマンドが入力されても、ＳＲＲコマンドを用いてアクティブパルスがイネーブルされるのを防ぎ、その結果、ＳＲＲが終了するのを防止することができる。また、バンクアクティブコマンドに関らずに内部的に生成される終了信号によってＳＲＲが自動で終了する機能も提供することができる。

ＪＥＤＥＣ ＳＰＥＣで規定されたＳＲＲの動作タイミング図である。 本発明の一実施形態に係る半導体メモリ装置の構成の一例を示すブロック図である。 図２に示す半導体メモリ装置に含まれたＳＲＲ生成部の回路図である。 図２に示す半導体メモリ装置に含まれたパルス生成部の回路図である。 図２に示す半導体メモリ装置の動作の一例を説明するためのタイミング図である。

以下、本発明の好ましい実施の形態に対し、図面に基づいて詳しく説明する。なお、下記の実施形態は、本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態によって制限されることはない。

先ず、本発明の実施形態に係る半導体メモリ装置の構成及び機能について、図２を参照して説明する。なお、図２は、本発明の実施形態に係る半導体メモリ装置の構成の一例を示すブロック図である。

図２に示すように、本実施形態に係る半導体メモリ装置は、コマンド生成回路１、レジスタ２、マルチプレクサ３、ＤＱパッド４及びパルス生成部５から構成される。

コマンド生成回路１は、コマンドデコーダ１０、バッファ１２、終了信号生成部１４及びＳＲＲ生成部１６から構成される。

コマンドデコーダ１０は、複数の制御信号を受信してＭＲＳコマンドＭＲＳ及びリードコマンドｒｅａｄを生成する。複数の制御信号には、ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢ、及び第１及び第２バンクアクセス信号ＢＡ＜０：１＞が含まれる。ＭＲＳコマンドＭＲＳ及びリードコマンドｒｅａｄが生成される条件は、ＪＥＤＥＣ ＳＰＥＣに規定されている。即ち、ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢ及び第１及び第２バンクアクセス信号ＢＡ＜０：１＞がそれぞれ、‘ローレベル、ローレベル、ローレベル、ローレベル、ハイレベル’の時に、ハイレベルにイネーブルされたＭＲＳコマンドＭＲＳが生成され、ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢがそれぞれ、‘ハイレベル、ローレベル、ハイレベル'の時に、ハイレベルにイネーブルされたリードコマンドｒｅａｄが生成される。なお、このようなコマンドデコーダ１０は、一般的なコマンドデコーダ回路で具現すれば良い。

バッファ１２は、ＭＲＳコマンドＭＲＳをバッファリングして内部ＭＲＳコマンドＭＲＳｉを生成する。なお、バッファ１２は、一般的なバッファ回路で具現すれば良い。

終了信号生成部１４は、リードコマンドｒｅａｄ、カスレイテンシ信号ＣＬ＜２，３，４＞及びバーストレングス信号ＢＬ＜４，８，１６＞を受信し、リード動作区間でローレベルであり、リード動作が終了する場合にハイレベルに遷移する終了信号ＯＦＦを生成する。ここで、リードコマンドｒｅａｄは、リード動作の開始区間に関する情報を含み、カスレイテンシ信号ＣＬ＜２，３，４＞及びバーストレングス信号ＢＬ＜４，８，１６＞は、リード動作区間を決定するカスレイテンシ（ＣＡＳ Ｌａｔｅｎｃｙ）及びバーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）に関する情報を含む。終了信号生成部１４は、リードコマンドｒｅａｄがリード動作の開始区間に関する情報を含み、カスレイテンシ信号ＣＬ＜２，３，４＞及びバーストレングス信号ＢＬ＜４，８，１６＞がリード動作の終了区間に関する情報を含むという点を用いて容易に具現することができる。

次に、ＳＲＲ生成部１６の構成及び機能について、図３を参照して説明する。なお、図３は、図２に示す半導体メモリ装置に含まれたＳＲＲ生成部の回路図である。

図３に示すように、ＳＲＲ生成部１６は、第１駆動部１６０、第２駆動部１６２及びラッチ部１６７で構成される。

第１駆動部１６０は、パワーアップ信号ＰＷＲＵＰの反転信号及びラスアイドル信号ＲＡＳＩＤＬＥとを受信し、否定論理積演算を行うＮＡＮＤゲートＮＤ１０と、ＮＡＮＤゲートＮＤ１０の出力信号及び内部ＭＲＳコマンドＭＲＳｉの反転信号に応答してノードｎｄ１０をプルアップ駆動するＰＭＯＳトランジスタＰ１０，Ｐ１１で構成されたプルアップ部１６１と、ＮＡＮＤゲートＮＤ１０の出力信号に応答してノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１０で構成されたプルダウン素子であるＮＭＯＳトランジスタＮ１０と、で構成される。ここで、パワーアップ信号ＰＷＲＵＰは、パワーアップ区間でハイレベルであり、パワーアップ区間が終了した後にローレベルに遷移する信号で、ラスアイドル信号ＲＡＳＩＤＬＥは、本実施形態に係る半導体メモリ装置がアイドルＩＤＬＥ状態の時にハイレベルに遷移する信号である。このような構成の第１駆動部１６０は、内部ＭＲＳコマンドＭＲＳｉがハイレベルにイネーブルされた後、本実施形態に係る半導体メモリ装置がアイドルＩＤＬＥ状態の時にノードｎｄ１０をプルアップ駆動する。

第２駆動部１６２は、終了信号ＯＦＦの反転信号とＳＲＲコマンドＳＲＲとを受信して否定論理積演算を行うＮＡＮＤゲートＮＤ１１と、ＮＡＮＤゲートＮＤ１１の出力信号を受信してプルダウン信号ＰＤを生成するプルダウン信号生成部１６３と、プルダウン信号ＰＤを受信してノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１１と、で構成される。このような構成の第２駆動部１６２は、リード動作が終了する場合、ハイレベルに遷移する終了信号ＯＦＦによってハイレベルのプルダウン信号ＰＤを生成し、ＮＭＯＳトランジスタＮ１１をターンオンさせることによって、ノードｎｄ１０をプルダウン駆動させる。

ラッチ部１６７は、パワーアップ信号ＰＷＲＵＰの反転信号に応答してノードｎｄ１０の信号を反転させるインバータとして動作するＮＡＮＤゲートＮＤ１３と、ノードｎｄ１１の信号を反転させてノードｎｄ１０に出力するインバータＩＶ１１０と、ノードｎｄ１１の信号を反転させてＳＲＲコマンドＳＲＲを生成するインバータＩＶ１１１と、で構成される。ラッチ部１６７は、パワーアップ区間が終了した後ローレベルに遷移するパワーアップ信号ＰＷＲＵＰを受信し、ラッチ動作を行う。

レジスタ２には、メーカー区分情報として固定情報であるＤＩ情報（Ｄｅｖｉｃｅ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リビジョン実行バージョンを定義する情報として可変情報であるＲＩ情報（Ｒｅｖｉｓｉｏｎ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と、リフレッシュ実行タイミング関連情報として可変情報であるＲＲ情報（Ｒｅｆｒｅｓｈ Ｒａｔｅ）と、アドレス入力によって出力されるデータビット数を定義する情報として可変情報であるＤＷ情報（Ｄｅｖｉｃｅ Ｗｉｄｔｈ）と、本実施形態に係る半導体メモリ装置の容量関連情報として固定情報であるＤＴ情報（Ｄｅｖｉｃｅ Ｔｙｐｅ）と、当該半導体メモリ装置の集積度情報として固定情報であるＤＳ情報（Ｄｅｎｓｉｔｙ）などから構成されたＳＲＲ情報が保存される。

マルチプレクサ３は、ハイレベルにイネーブルされたＳＲＲコマンドＳＲＲが入力される場合、レジスタ２に保存されたＳＲＲ情報をＤＱパッド４に出力する。

次に、パルス生成部５の構成及び機能について、図４を参照して説明する。なお、図４は、図２に示す半導体メモリ装置に含まれたパルス生成部５の回路図である。

図４に示すように、パルス生成部５は、デコーダ５０及び論理部５２で構成され、ハイレベルのＳＲＲコマンドＳＲＲが入力される場合、ローレベルにディセーブルされたアクティブパルスＡＣＴＰを生成する。より具体的には、デコーダ５０は、ローアドレスストローブ信号ＲＡＳ、チップセレクト信号ＣＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥを受信してデコーディングし、第１デコーディング信号Ｓ１及び第２デコーディング信号Ｓ２を生成する。論理部５２は、ＳＲＲコマンドＳＲＲの反転信号、第１デコーディング信号Ｓ１及び内部クロック信号ＣＬＫＩを受信して論理積演算を行い、アクティブパルスＡＣＴＰを生成する論理部５３と、第２デコーディング信号Ｓ２及び内部クロック信号ＣＬＫＩを受信して論理積演算を行い、プリチャージパルスＰＣＧＰを生成する論理部５４と、で構成される。

次に、このように構成された実施形態に係る半導体メモリ装置のＳＲＲ動作の一例を、図５を参照して説明する。なお、図５は、図２に示す半導体メモリ装置の動作の一例を説明するためのタイミング図である。

図５に示すように、ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢ、及び、第１及び第２バンクアクセス信号ＢＡ＜０：１＞がそれぞれ、‘ローレベル、ローレベル、ローレベル、ローレベル、ハイレベル’の時に、コマンドデコーダ１０は、ハイレベルにイネーブルされたパルス信号であるＭＲＳコマンドＭＲＳを生成する。バッファ１２は、ＭＲＳコマンドＭＲＳをバッファリングし、内部ＭＲＳコマンドＭＲＳｉを生成する。

ＳＲＲ生成部１６は、内部ＭＲＳコマンドＭＲＳｉを受信し、ハイレベルにイネーブルされたＳＲＲコマンドＳＲＲを生成する。より具体的には、ハイレベルにイネーブルされたパルス信号である内部ＭＲＳコマンドＭＲＳｉが入力される区間において半導体メモリ装置がアイドルＩＤＬＥ状態である場合、ラスアイドル信号ＲＡＳＩＤＬＥはハイレベルになり、パワーアップ信号ＰＷＲＵＰはパワーアップ区間が終了した後ローレベルに遷移するので、プルアップ部１６１のＰＭＯＳトランジスタＰ１０，Ｐ１１は何れもターンオンされ、ノードｎｄ１０をハイレベルにプルアップ駆動する。従って、ラッチ部１６７を通して出力されるＳＲＲコマンドＳＲＲは、ハイレベルにイネーブルされる。

論理部５３は、ハイレベルのＳＲＲコマンドＳＲＲを受信し、アクティブパルスＡＣＴＰをローレベルにディセーブルさせる。即ち、ＳＲＲコマンドＳＲＲがハイレベルにイネーブルされた状態では、アクティブパルスＡＣＴＰがローレベルにディセーブルされた状態を維持する。

以降、バンクアクティブコマンド（ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢ及びチップセレクト信号ＣＳがそれぞれ‘ローレベル、ハイレベル、ハイレベル、ハイレベル’の時）が入力されても、アクティブパルスＡＣＴＰは、ローレベルにディセーブルされた状態を維持する。これは、本実施形態に係る半導体メモリ装置では、ＳＲＲコマンドＳＲＲがハイレベルにイネーブルされた状態ではパルス生成部５によりアクティブパルスＡＣＴＰがローレベル状態を維持するためである。

続いて、リードコマンド（ローアドレスストローブ信号の反転信号ＲＡＳＢ、カラムアドレスストローブ信号の反転信号ＣＡＳＢ、ライトイネーブル信号の反転信号ＷＥＢがそれぞれ‘ハイレベル、ローレベル、ハイレベル’の時）が入力されると、コマンドデコーダ１０は、イネーブルされたリードコマンドｒｅａｄを生成する。

終了信号生成部１４は、リードコマンドｒｅａｄ、カスレイテンシ信号ＣＬ＜２，３，４＞及びバーストレングス信号ＢＬ＜４，８，１６＞を受信し、リード動作区間でローレベルであり、リード動作が終了する場合にハイレベルに遷移する終了信号ＯＦＦを生成する。

リード動作区間でレジスタ２に保存されたＳＲＲ情報は、ハイレベルのＳＲＲコマンドＳＲＲに応じてマルチプレクシング動作を行うマルチプレクサ３を経てＤＱパッド４に出力される。

リード動作が終了すると、終了信号ＯＦＦはハイレベルに遷移するので、図３に示す第２駆動部１６２は、ノードｎｄ１０をプルダウン駆動させ、ＳＲＲコマンドＳＲＲをローレベルにディセーブルさせる。

以上説明したように、本実施形態に係る半導体メモリ装置によれば、一般のリード動作と同様に、バンクアクティブのためのバンクアクティブコマンドが入力されたのちＳＲＲのためのリードコマンドが入力されても、ＳＲＲが終了せずに正常に行われる。即ち、バンクアクティブコマンドが入力されても、ＳＲＲコマンドＳＲＲを用いてアクティブパルスＡＣＴＰがイネーブルされるのを防ぎ、その結果、ＳＲＲが終了するのを防止することができる。また、バンクアクティブコマンドに関らずに内部的に生成される終了信号ＯＦＦによってＳＲＲが自動で終了する機能も提供することができる。

１ コマンド生成回路
２ レジスタ
３ マルチプレクサ
４ ＤＱパッド
５ パルス生成部
１０ コマンドデコーダ
１２ バッファ
１４ 終了信号生成部
１６ ＳＲＲ生成部
１６０ 第１駆動部
１６１ プルアップ部
１６２ 第２駆動部
１６３ プルダウン信号生成部
１６７ ラッチ部
５０ デコーダ
５２ 論理部
５３ 論理部
５４ 論理部

Claims (25)

1. 内部ＭＲＳ（Mode Register Set）コマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、
   終了信号に応答して前記出力ノードを駆動する第２駆動部と、
   パワーアップ信号に応答して前記出力ノードの信号をラッチしてＳＲＲ（Status Register Read）コマンドを生成するラッチ部と、
   を含むコマンド生成回路。
2. 前記第１駆動部は、前記内部ＭＲＳコマンドがイネーブルされた後半導体メモリ装置がアイドル状態の時に、前記出力ノードをプルアップ駆動することを特徴とする請求項１に記載のコマンド生成回路。
3. 前記第１駆動部は、
   前記パワーアップ信号及び前記ラスアイドル信号を受信して論理演算を行う論理素子と、
   前記論理素子の出力信号及び前記内部ＭＲＳコマンドに応答して前記出力ノードをプルアップ駆動するプルアップ部と、
   前記論理素子の出力信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
   を含む、請求項１に記載のコマンド生成回路。
4. 前記第２駆動部は、リード動作が終了した後に前記出力ノードをプルダウン駆動する、請求項１に記載のコマンド生成回路。
5. 前記第２駆動部は、
   前記終了信号及び前記ＳＲＲコマンドを受信して論理演算を行う論理素子と、
   前記論理素子の出力信号を所定区間遅延させる遅延部と、
   前記論理素子及び前記遅延部の出力信号を受信して論理演算を行う論理部と、
   前記論理部の出力信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
   を含む、請求項１に記載のコマンド生成回路。
6. 前記ラッチ部は、パワーアップ区間終了後に前記出力ノードの信号をラッチする、請求項１に記載のコマンド生成回路。
7. 複数の制御信号をデコーディングしてＭＲＳコマンド及びリードコマンドを生成するコマンドデコーダと、
   前記ＭＲＳコマンドをバッファリングして前記内部ＭＲＳコマンドを生成するバッファと、
   前記リードコマンド、カスレイテンシ信号及びバーストレングス信号を受信して前記終了信号を生成する終了信号生成部と、
   を更に含む、請求項１に記載のコマンド生成回路。
8. 前記終了信号生成部は、リード動作区間が終了した後にイネーブルされる前記終了信号を生成する、請求項７に記載のコマンド生成回路。
9. 複数の制御信号を受信してＳＲＲコマンドを生成し、前記ＳＲＲコマンドは、前記複数の制御信号に応じてＭＲＳコマンドがイネーブルされた後、半導体メモリ装置がアイドル状態になる時にイネーブルされ、前記ＳＲＲコマンドは、リード動作が終了した後にディセーブルされるコマンド生成回路と、
   前記ＳＲＲコマンドを受信してアクティブパルスを生成し、前記アクティブパルスは、前記ＳＲＲコマンドがイネーブルされる場合にディセーブルされるアクティブパルスを生成するパルス生成部と、
   を含む半導体メモリ装置。
10. 前記コマンド生成回路は、
    内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、
    終了信号に応答して前記出力ノードを駆動する第２駆動部と、
    パワーアップ信号に応答して前記出力ノードの信号をラッチし、ＳＲＲコマンドを生成するラッチ部と、
    を含む、請求項９に記載の半導体メモリ装置。
11. 前記第１駆動部は、前記内部ＭＲＳコマンドがイネーブルされた後、半導体メモリ装置がアイドル状態の時に前記出力ノードをプルアップ駆動する、請求項１０に記載の半導体メモリ装置。
12. 前記第１駆動部は、
    前記パワーアップ信号及び前記ラスアイドル信号を受信して論理演算を行う論理素子と、
    前記論理素子の出力信号及び前記内部ＭＲＳコマンドに応答して前記出力ノードをプルアップ駆動するプルアップ部と、
    前記論理素子の出力信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
    を含む、請求項１０に記載の半導体メモリ装置。
13. 前記第２駆動部は、リード動作が終了した後に前記出力ノードをプルダウン駆動する、請求項１０に記載の半導体メモリ装置。
14. 前記第２駆動部は、
    前記終了信号及び前記ＳＲＲコマンドを受信して論理演算を行う論理素子と、
    前記論理素子の出力信号を所定区間遅延させる遅延部と、
    前記論理素子及び前記遅延部の出力信号を受信して論理演算を行う論理部と、
    前記論理部の出力信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
    を含む、請求項１０に記載の半導体メモリ装置。
15. 前記ラッチ部は、パワーアップ区間終了後に前記出力ノードの信号をラッチする、請求項１０に記載の半導体メモリ装置。
16. 前記コマンド生成回路は、
    複数の制御信号をデコーディングして前記ＭＲＳコマンド及びリードコマンドを生成するコマンドデコーダと、
    前記ＭＲＳコマンドをバッファリングして前記内部ＭＲＳコマンドを生成するバッファと、
    前記リードコマンド、カスレイテンシ信号及びバーストレングス信号を受信して前記終了信号を生成する終了信号生成部と、
    を更に含む、請求項１０に記載の半導体メモリ装置。
17. 前記終了信号生成部は、リード動作区間が終了した後にイネーブルされる前記終了信号を生成する、請求項１６に記載の半導体メモリ装置。
18. 前記パルス生成部は、
    前記複数の制御信号をデコーディングしてデコーディング信号を生成するデコーダと、
    前記デコーダの出力信号、ＳＲＲコマンド及び内部クロックを受信して前記アクティブパルスを生成する論理部と、
    を含む、請求項９に記載の半導体メモリ装置。
19. 前記論理部は、前記デコーダの出力信号がイネーブルされ、前記ＳＲＲコマンドがディセーブルされる場合に、前記内部クロックを前記アクティブパルスに伝達する、請求項１８に記載の半導体メモリ装置。
20. 前記ＳＲＲコマンドに応答してレジスタに保存されたＳＲＲ情報をマルチプレクシングし、ＤＱパッドに出力するマルチプレクサをさらに含む、請求項９に記載の半導体メモリ装置。
21. 複数の制御信号をデコーディングしてＭＲＳコマンド及びリードコマンドを生成するコマンドデコーダと、
    前記ＭＲＳコマンドをバッファリングして内部ＭＲＳコマンドを生成するバッファと、
    前記リードコマンド、カスレイテンシ信号及びバーストレングス信号を受信して前記終了信号を生成する終了信号生成部と、
    前記内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、
    終了信号に応答して前記出力ノードを駆動する第２駆動部と、
    パワーアップ信号に応答して前記出力ノードの信号をラッチし、ＳＲＲコマンドを生成するラッチ部と、
    前記ＳＲＲコマンドを受信してアクティブパルスを生成し、前記アクティブパルスは、前記ＳＲＲコマンドがイネーブルされる場合にディセーブルされるパルス生成部と、
    前記ＳＲＲコマンドに応答してレジスタに保存されたＳＲＲ情報をマルチプレクシングし、ＤＱパッドに出力するマルチプレクサと、
    を含む半導体メモリ装置。
22. 前記終了信号生成部は、リード動作区間が終了した後にイネーブルされる前記終了信号を生成する、請求項２１に記載の半導体メモリ装置。
23. 前記第１駆動部は、前記内部ＭＲＳコマンドがイネーブルされた後、前記体メモリ装置がアイドル状態の時に前記出力ノードをプルアップ駆動する、請求項２１に記載の半導体メモリ装置。
24. 前記第２駆動部は、リード動作が終了した後に前記出力ノードをプルダウン駆動する、請求項２１に記載の半導体メモリ装置。
25. 前記パルス生成部は、
    前記複数の制御信号をデコーディングしてデコーディング信号を生成するデコーダと、
    前記デコーダの出力信号、前記ＳＲＲコマンド及び内部クロックを受信して前記アクティブパルスを生成する論理部と、
    を含む、請求項２１に記載の半導体メモリ装置。

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