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KR100257867B1 - 2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치 - Google Patents

2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치 Download PDF

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KR100257867B1
KR100257867B1 KR1019970060274A KR19970060274A KR100257867B1 KR 100257867 B1 KR100257867 B1 KR 100257867B1 KR 1019970060274 A KR1019970060274 A KR 1019970060274A KR 19970060274 A KR19970060274 A KR 19970060274A KR 100257867 B1 KR100257867 B1 KR 100257867B1
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Abstract

본 발명에 따른 2 차 캐시 메모리를 갖는 시스템 장치 및 동기형 메모리 장치는 제어 신호 발생 회로를 제공하며, 상기 제어 신호 발생 회로는 비선택 모드에서 선택 모드로 전환될 때 선택된 뱅크의 섹션 워드 라인을 어드레싱하기 이전에 섹션 워드 라인 디코더를 동작 대기 상태로 설정하기 위한 펄스화된 제어 신호를 발생한다. 이로써, 높은 동작 주파수 하에서 비선택 모드에서 선택 모드로 전환될 때 섹션 워드 라인의 활성화 시점이 지연되는 것을 방지할 수 있다.

Description

2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치(SYSTEM APPARATUS WITH SECONDARY CACHE AND SYNCHRONOUS MEMORY DEVICE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 시스템 장치에서 2차 캐시 (secondary cache)로 제공되는 동기형 메모리 장치에 관한 것이다.
반도체 메모리 장치 중에서 동기형 스태틱 램 (SRAM) 장치는 2차 캐시 (secondary cache)로 사용되는 경우 DE (depth expantion) (또는, 뱅크 동작) 모드는 중요한 동작이다. DE 모드는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 것으로서 간략하게 설명하면, 온-보드 (on-board)의 데이터 버스 (data bus)를 공유한 적어도 2 개의 메모리 장치들 (이하, 각 메모리 장치를 뱅크라 칭함)을 칩 선택 신호들을 이용하여서 하나의 뱅크 (예컨대, BANK1)로부터 독출된 데이터를 데이터 버스로 제공한 후, 다른 하나의 뱅크 (BANK2)로부터 독출된 데이터를 동일한 데이터 버스로 출력시킴으로써 캐시의 출력 구조 (output organization, 예컨대 ×32)을 적어도 2 배 (예컨대, ×64)로 확장하는 것을 의미한다.
그러한 DE 모드에서, 선택되는 제 1 뱅크 (BANK1)로부터 데이터가 출력되는 동안에 제 2 뱅크 (BANK2)는 비선택되어 있다. 반면에, 제 2 뱅크 (BANK2)가 선택되고 그리고 그것으로부터 데이터가 출력되는 동안에 제 1 뱅크 (BANK1)는 비선택된다. 즉, 뱅크 동작에 의하면, 각 뱅크 (BANK1) 및 (BANK2)은 비선택 모드 (deselected mode : DSM)에서 선택 모드 (selected mode : SM)로 또는 선택 모드 (SM)에서 비선택된 모드 (DSM)로 반복적으로 그리고 계속해서 전환된다. 일반적으로, 비선택 모드 (DSM)로 전환된 뱅크는 그것의 출력을 고 임피던스 (high impendance : Hi-Z)로 유지시키고 그리고 선택된 뱅크의 메모리 셀에 대응하는 비선택된 뱅크의 메모리 셀이 액세스되지 않도록 즉, 기입/독출 동작이 수행되지 않도록 섹션 워드 라인 (또는, 행 디코딩 경로를)을 비활성화시키게 된다. 아울러, 비선택 모드 (DSM)에서 소모되는 전류를 기입/독출 동작시 소모되는 전류에 비해서
Figure 1019970060274_B1_M0001
-
Figure 1019970060274_B1_M0002
로 제한하게 된다.
도 1은 종래 기술에 따른 섹션 워드 라인 디코더 및 제어 로직을 보여주는 블럭도이다. 그리고, 도 2a 및 도 2b는 낮은 동작 주파수와 높은 동작 주파수에서 각 행 디코딩 경로에 따른 비선택 신호의 속도를 비교하기 위한 도면이다.
다시 도 1을 참조하면, 마이크로프로세서 (microprocessor)의 2차 캐시 (secondary cache)로 사용되는 동기형 메모리 장치 즉, 동기형 스태틱 램 장치는 제어 로직 (control logic) (100)과 섹션 워드 라인 디코더 (section word line decoder) (120)을 포함한다. 상기 제어 로직 (100)은, 앞서 설명된 바와 같이, DE 모드(뱅크 동작) 동안에 선택 모드 (SM)에서 비선택 모드 (DSM)로 전환될 때 외부로부터 인가되는 신호들 (
Figure 1019970060274_B1_M0003
,
Figure 1019970060274_B1_M0004
, CS2 ,
Figure 1019970060274_B1_M0005
,
Figure 1019970060274_B1_M0006
및
Figure 1019970060274_B1_M0007
)을 논리적으로 조합하여서 내부적으로 기입/독출 동작이 수행되지 않도록 행 디코딩 경로를 제어하기 위한 비선택 신호 (
Figure 1019970060274_B1_M0008
)를 발생한다. 그리고, 섹션 워드 라인 (section word line : SWL)을 선택하기 위한 상기 섹션 워드 라인 디코더 (120)은 상기 제어 로직 (100)으로부터의 비선택 신호 (
Figure 1019970060274_B1_M0008
)에 응답하여서 비선택 모드 (DSM)시 비활성화되고 그리고 선택 모드 (SM)시 활성화된다.
상기 비선택 신호 (
Figure 1019970060274_B1_M0008
)는 외부로부터 제공되는 신호들 (
Figure 1019970060274_B1_M0003
,
Figure 1019970060274_B1_M0004
, CS2 ,
Figure 1019970060274_B1_M0005
,
Figure 1019970060274_B1_M0006
및
Figure 1019970060274_B1_M0007
)을 조합하여서 발생되기 때문에 그것의 속도 (tDES)를 빠르게 하는 것은 한계가 한다. 예컨대, 낮은 동작 주파수에서 동작하는 동기형 스태틱 램 장치에서 외부로부터 어드레스를 기준하여서 비선택 신호 (
Figure 1019970060274_B1_M0008
)의 속도는, 도 2a에 도시된 바와 같이, 디코딩 경로의 중간 정도에 위치한다. 이에 반해서, 높은 동작 주파수에서 동작하는 동기형 스태틱 램 장치에서 비선택 신호 (
Figure 1019970060274_B1_M0008
)의 속도 (tDES)는, 도 2b에 도시된 바와 같이, 메인 워드 라인이 디코딩되는 시간 (tMWL)의 끝부분에 위치한다. 따라서, 비선택 신호 (
Figure 1019970060274_B1_M0008
)의 속도 (tDES)는 임의의 뱅크가 비선택 모드 (DSM)에서 선택 모드 (SM)로 전환될 때 행 디코딩 경로에 제한 요소로서 작용한다.
점차적으로 고속화될수록, DE 모드에 있어서 임의의 뱅크가 비선택 모드 (DSM)에서 선택 모드 (SM)로 전환될 때 비선택 신호 (
Figure 1019970060274_B1_M0008
)의 속도 (tDES)에 의해서 섹션 워드 라인 디코더 (120)가 활성화되는 시간 (tSWL)은 더욱 더 느려지게 된다. 즉, 도 2b에서 알 수 있듯이, 동작 주파수가 높으면 높을수록 메인 워드 라인 및 섹션 워드 라인이 디코딩되는 속도 (tMWL) 및 (tSWL)은 더욱 빠르게 디코딩되는 반면에, 비선택 신호 (
Figure 1019970060274_B1_M0008
)가 코딩되는 속도 (tDES)는 동작 주파수에 관계없이 일정하게 유지된다.
결과적으로, 섹션 워드 라인 (SWL)이 선택되는 속도 (tSWL)는 비선택 신호 (
Figure 1019970060274_B1_M0008
)의 속도 (tDES)에 의해서 지연되는 시간 만큼 늦게 활성화(선택)된다. 즉, 워드 라인이 활성화되는 시간은 지연된 시간 만큼 증가된다. 그러한 지연 시간에 의해서 낮은 전원 전압 (low VCC) 하에서 기입 마진 (write margin)이 감소하거나 최악의 경우 기입 페일 (write fail)이 유발될 수 있고, 독출 동작시 감지 증폭 회로 (도 3 참조)의 활성화 시점과 워드 라인 활성화 시점이 어긋나서 데이터 출력의 크리치(glitch) 현상 및 클럭 액세스 시간 (clock access time : tCD)이 밀리게 된다.
따라서 본 발명의 목적은 DE 모드에서 임의의 뱅크가 비선택 모드에서 선택 모드로 전환될 때 비선택된 뱅크가 기입/독출되지 않도록 제어하기 위한 비선택 신호의 속도에 관계없이 고속 동작에서 섹션 워드 라인을 빠르게 선택할 수 있는 동기형 메모리 장치 및 그를 구비한 시스템 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 섹션 워드 라인 디코더 및 제어 로직을 보여주는 블럭도;
도 2a 및 도 2b는 낮은 동작 주파수와 높은 동작 주파수에서 각 행 디코딩 경로에 따른 비선택 신호의 속도를 비교하기 위한 도면;
도 3은 본 발명에 따른 동기형 메모리 장치를 구비한 시스템의 개략적인 구성을 보여주는 블록도;
도 4는 본 발명에 따른 동기형 메모리 장치의 구성을 보여주는 블록도;
도 5는 본 발명과 종래 기술을 비교하기 위한 동작 타이밍도;
도 6은 도 4에 도시된 제어 신호 발생 회로의 다른 예를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 제어 로직 120 : 섹션 워드 라인 디코더
140 : 중앙 연산 처리 장치 160 : 2차 캐시 메모리
180 : 외부 클럭 발생기 200 : 메모리 셀 어레이
220 : 내부 클럭 발생기 240 : 클럭 구동기
260 : 어드레스 버퍼 280 : 행 프리-디코더
300 : 제 1 행 디코더 320 : 제 2 행 디코더
340 : 제어 신호 발생 회로
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 클럭 신호에 동기되어서 동작하는 동기형 메모리 장치에 있어서: 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와; 복수 개의 제 1 워드 라인들과; 복수 개의 제 2 워드 라인들과; 상기 제 2 워드 라인과 제 1 워드 라인의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 클럭 발생기와; 상기 내부 클럭 신호에 동기되고 그리고 상기 메모리 장치가 비선택됨을 알리는 비선택 신호를 발생하기 위한 제어 로직과; 상기 제 1 워드 라인들 중 하나를 어드레싱하기 위한 행 어드레스 신호들을 받아들여서, 상기 제 2 워드 라인들 중 하나를 선택하기 위한 제 1 선택 신호 및 상기 선택된 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하는 제 1 디코더와; 상기 비선택 신호를 받아들여서 상기 내부 클럭 신호에 동기된 제어 신호를 발생하는 제어 신호 발생 수단과; 상기 메모리 장치가 선택될 때, 상기 제 1 및 제 2 선택 신호들을 받아들이고 상기 제어 신호에 응답하여서 상기 행 어드레스 신호들에 의해서 어드레싱된 제 1 워드 라인을 선택하기 위한 제 2 디코더를 포함하고; 상기 메모리 장치가 비선택된 상태에서 선택된 상태로 전환될 때, 상기 제어 신호 발생 수단의 제어 신호는, 상기 비선택 신호가 활성화되어 있는 사이클 동안, 활성화되고 난 후 상기 제 1 및 제 2 선택 신호들이 상기 제 2 디코더로 제공되기 이전에 비활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 로직은 외부로부터 칩 선택 신호들 및 버스트 동작에 관련된 어드레스 정보의 입력을 알리는 신호들을 제공받는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 셀들은 스태틱 셀들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 신호 발생 수단은, 상기 비선택 신호를 반전시키기 위한 제 1 인버터와; 상기 내부 클럭 신호이 인가되는 제 1 입력 단자, 상기 반전된 비선택 신호가 인가되는 제 2 입력 단자 및 상기 두 신호들이 조합된 신호를 출력하기 위한 출력 단자를 갖는 낸드 게이트 및; 상기 제어 신호로서 상기 조합된 신호를 반전시켜서 상기 제어 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 신호 발생 수단은, 상기 비선택 신호를 반전시키기 위한 인버터와; 상기 내부 클럭 신호이 인가되는 제 1 입력 단자, 상기 반전된 비선택 신호가 인가되는 제 2 입력 단자 및 상기 두 신호들이 조합된 신호를 출력하기 위한 출력 단자를 갖는 제 1 낸드 게이트 및; 상기 제 1 낸드 게이트로부터 상기 조합된 신호를 받아들이기 위한 제 1 입력 단자, 상기 선택된 제 1 워드 라인에 관련된 메모리 셀들이 리페어되었음을 알리는 신호를 받아들이기 위한 제 2 입력 단자 및 상기 두 신호들 조합한 신호를 상기 제어 신호로서 출력하기 위한 출력 단자를 갖는 제 2 낸드 게이트를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 중앙 연산 처리 장치, 데이터 버스 및 상기 데이터 버스를 공유하는, 2차 캐시로 제공되는, 적어도 2 개의 동기형 메모리 장치들을 포함한 시스템 장치에 있어서: 상기 각 동기형 메모리 장치는, 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와; 복수 개의 서브 워드 라인들과; 복수 개의 메인 워드 라인들과; 상기 제 2 워드 라인과 제 1 워드 라인의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 클럭 발생기와; 상기 내부 클럭 신호에 동기되고 그리고 상기 메모리 장치가 비선택됨을 알리는 비선택 신호를 발생하기 위한 제어 로직과; 상기 제 1 워드 라인들 중 하나를 어드레싱하기 위한 행 어드레스 신호들을 받아들여서, 상기 제 2 워드 라인들 중 하나를 선택하기 위한 제 1 선택 신호 및 상기 선택된 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하는 제 1 디코더와; 상기 비선택 신호를 받아들여서 상기 내부 클럭 신호에 동기된 제어 신호를 발생하는 제어 신호 발생 수단과; 상기 제 1 및 제 2 선택 신호들을 받아들이고 상기 제어 신호에 응답하여서 상기 행 어드레스 신호들에 의해서 어드레싱된 제 1 워드 라인을 선택하기 위한 제 2 디코더를 포함하고; 상기 각 동기형 메모리 장치가 비선택된 상태에서 선택된 상태로 전환될 때, 상기 제어 신호 발생 수단은 상기 제 1 및 제 2 선택 신호들이 상기 제 2 디코더로 제공되기 이전에 상기 제 2 디코더가 동작 대기 상태에 있도록 상기 제어 신호를 비활성화시키는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 비선택 모드에서 선택 모드로 전환될 때 섹션 워드 라인 디코더를 미리 동작 대기 상태로 설정할 수 있다.
(실시예)
이하 본 발명의 실시 예에 따른 참조도면 도 3 내지 도 6에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 동기형 메모리 장치는 제어 신호 발생 회로 (340)를 제공하며, 상기 제어 신호 발생 회로 (340)은 비선택 모드에서 선택 모드로 전환될 때 선택된 뱅크의 섹션 워드 라인이 어드레싱되기 이전에 섹션 워드 라인 디코더 (120)를 동작 대기 상태 (즉,
Figure 1019970060274_B1_M0022
가 로우 상태)로 설정하기 위한 펄스화된 제어 신호 (
Figure 1019970060274_B1_M0022
)를 발생한다. 이로써, 높은 동작 주파수 하에서 비선택 모드 (DSM)에서 선택 모드 (SM)로 전환될 때 섹션 워드 라인의 활성화 시점이 지연되는 것을 방지할 수 있다.
도 3은 본 발명에 따른 동기형 메모리 장치를 구비한 시스템의 개략적인 구성을 보여주는 블록도이다.
도 3을 참조하면, 시스템 장치는 중앙 연산 처리 장치 (CPU) (130) 및 캐시 메모리 (cache memory) (160)를 포함하며, 상기 캐시 메모리 (160)는 적어도 2 개의 뱅크들 (162) 및 (164)로 이루어져 있다. 여기서, 상기 각 뱅크 (162) 및 (164)는 외부 클럭 신호 (XCLK)에 동기되어서 동작하는 동기형 메모리 장치 특히, 동기형 스태틱 램 장치 (또한, 버스트 스태틱 램 장치) (burst Static RAM device)로 이루어짐은 이 분야의 지식을 습득한 자들에게 잘 알려진 사실이다. 앞서 설명된 바와 같이, 캐시 메모리 (160)가 뱅크 동작 즉, DE(depth expantion) 모드로 동작될 때 2 개의 뱅크들 (162) 및 (164) 중 하나는 선택 모드이고 그리고 다른 하나는 비선택 모드로 설정되기 때문에, 선택된 뱅크는, 각각 어드레스 및 제어 버스를 통해서 전달되는, 어드레스 신호들 및 제어 신호들 (예컨대, 칩 선택 신호들 및 버스트 동작을 제어하기 위한 신호들) (
Figure 1019970060274_B1_M0003
,
Figure 1019970060274_B1_M0004
, CS2 ,
Figure 1019970060274_B1_M0005
,
Figure 1019970060274_B1_M0006
및
Figure 1019970060274_B1_M0007
)에 응답하여서 기입/독출 동작을 수행하는 반면에, 비선택된 뱅크에서 상기 신호들에 의해서 기입/독출 동작이 수행되지 않는다. 여기서, 신호들 (
Figure 1019970060274_B1_M0003
,
Figure 1019970060274_B1_M0004
및 CS2 )은 대응하는 뱅크를 선택하기 위한 신호들이고, 신호들 (
Figure 1019970060274_B1_M0005
,
Figure 1019970060274_B1_M0006
및
Figure 1019970060274_B1_M0007
)은 버스트 동작에 관련된 신호들이다.
임의의 뱅크가 비선택 모드 (DSM)에서 선택 모드 (SM)로 전환될 때, 앞서 설명된 바와 같이, 해당하는 뱅크의 섹션 워드 라인 (SWL)이 활성화되는 시점 (tSWL)이 비선택 신호 (
Figure 1019970060274_B1_M0008
)에 의해서 지연된다는 점이 종래의 문제점이었다. 이를 해결하기 위한 본 발명의 바람직한 실시예에 따른 뱅크 즉, 동기형 메모리 장치의 구성을 보여주는 블록도가 도 4에 도시되어 있다. 그리고, 도 5는 본 발명 및 종래 기술에 따른 비선택 신호의 속도를 비교하기 위한 동작 타이밍도이다. 이하, 도 4 및 도 5에 의거하여서 본 발명이 설명된다.
다시 도 4를 참조하면, 본 발명에 따른 동기형 메모리 장치 즉, 스태틱 램 장치는 제어 로직 (control logic) (100), 메모리 셀 어레이 (200), 내부 클럭 발생기 (220), 클럭 구동기 (240), 어드레스 버퍼 (260), 행 프리-디코더 (280), 제 1 행 디코더 (300), 제 2 행 디코더 (320), 섹션 워드 라인 디코더 (120) 및 제어 신호 발생 회로 (340)를 포함한다.
상기 제어 로직 (100)은 도 1의 그것과 동일하기 때문에 여기서 그것에 대한 설명은 생략된다. 메모리 셀 어레이 (200)은 행들과 열들의 매트릭스 형태로 배열되는 복수 개의 메모리 셀들 (즉, 스태틱 램 셀들), 복수개의 섹션 워드 라인들 (SWLm) (여기서, m은 정수)과 복수개의 메인 워드 라인들 (MWLn) (여기서, n은 정수)을 포함한다. 여기서, 상기 메인 워드 라인들 (MWLn)과 섹션 워드 라인들 (SWLm)의 비는 1 : X (여기서, X는 정수)이다. 하지만, 편의상 하나의 메인 워드 라인 (MWL1) 및 그에 대응하는 하나의 섹션 워드 라인 (SWL1)만이 도시되었다. 그러나, 도시되지 않은 다른 워드 라인들 역시 동일한 구성을 가짐은 자명하다.
내부 클럭 발생기 (internal clock generator) (220)는 도 3의 외부 클럭 발생기 (180)로부터 제공된 외부 클럭 신호 (XCLK)에 동기된 제 1 내부 클럭 신호 (K1)을 발생한다. 어드레스 버퍼 (address buffer) (260)은 도 3의 중앙 연산 처리 장치 (100)로부터 제공되는, 상기 섹션 워드 라인들을 어드레싱하기 위한 TTL 레벨의 행 어드레스 신호들 (RAi) (여기서, i는 정수)을 CMOS 레벨의 행 어드레스 신호들 (RAi)로 변환한다.
제 1 행 디코더 (300)는 행 프리-디코더 (280)에 의해서 프리-디코딩된 , 클럭 구동기 (240)에 의해서 구동되는 클럭 신호 (PWL)에 동기된, 어드레스 신호들 (PDRA_A)을 받아들여서 메인 워드 라인들 (MWLn) 중 하나를 선택한다. 따라서, 도 5에 도시된 바와 같이, 선택된 워드 라인은 클럭 신호 (
Figure 1019970060274_B1_M0035
)에 의해서 펄스화된다. 그리고, 제 2 행 디코더 (320)는 행 프리-디코더 (280)에 의해서 프리-디코딩된 어드레스 신호들 (PDRA_B)을 받아들여서 상기 선택된 메인 워드 라인 (예컨대, MWL1)에 관련된 섹션 워드 라인들 중 하나 (예컨대, SWL1)를 선택하기 위한 디코딩 신호들 (SC_S)을 발생한다.
제어 신호 발생 회로 (control signal generating circuit) (340)은 제어 로직 (100)으로부터 제공된 비선택 신호 (
Figure 1019970060274_B1_M0008
)와 클럭 구동기 (240)로부터 제공된 클럭 신호 (PWL)을 받아들여서, 선택 모드 (SM)시 섹션 워드 라인 디코더 (120)를 활성화시키고 그리고 비선택 모드 (DSM)시 섹션 워드 라인을 비활성화시키기 위한, 펄스화된, 제어 신호 (
Figure 1019970060274_B1_M0022
)를 발생한다. 상기 회로 (340)는 2 개의 인버터들 (IV1) 및 (IV2)과 하나의 낸드 게이트 (G1)로 이루어져 있다.
도 5에 도시된 바와 같이, 선택 모드 (SM)에서 비선택 모드 (DSM)로 전환될 때, 제어 회로 (100)은 하이 레벨에서 로우 레벨로 천이되는 비선택 신호 (
Figure 1019970060274_B1_M0008
)를 발생한다. 여기서, 상기 비선택 신호는 외부 신호들을 조합하여서 발생되기 때문에 클럭 구동기 (240)로부터 발생된 클럭 신호 (PWL)에 비해서 상대적으로 늦게 로우 레벨로 천이된다. 따라서, 선택된 뱅크에서 기입/독출 동작이 수행될 때 그에 관련된 어드레스 신호들 (RAi)에 의해서 비선택된 뱅크의 메인 워드 라인 (MWL1)은 선택되지만, 비선택된 뱅크에 대응하는 섹션 워드 라인 디코더 (120)는 하이 레벨의 상기 제어 신호 (
Figure 1019970060274_B1_M0022
)에 의해서 비활성화된다. 즉, 디코더 (120)의 NMOS 트랜지스터들 (MN1) 및 (MN2)이 도전되더라도 제어 신호 발생 회로 (340)로부터 출력되는 하이 레벨의 제어 신호 (
Figure 1019970060274_B1_M0022
)에 의해서 섹션 워드 라인 (SWL1)은 로우 레벨로 비활성화된다. 이때, 제어 신호 (
Figure 1019970060274_B1_M0022
)는 비선택 모드 동안에 클럭 신호 (PWL)에 의해서 펄스화된다.
계속해서, 비선택된 뱅크가 선택될 때, 즉 비선택 모드 (DSM)에서 선택 모드 (SM)으로 전환될 때, 섹션 워드 라인들 (SWLm) 중 하나를 선택하기 위한 행 어드레스 신호들 (RAi)가 내부 클럭들 (K1), (K2) 및 (PWL)에 동기되어서 행 프리-디코더 (280), 제 1 및 행 디코더 (300) 및 제 2 행 디코더 (320)를 통해서 디코딩된다. 이때, 도 5에 도시된 바와 같이, 비선택 신호 (
Figure 1019970060274_B1_M0008
)가 로우 레벨로 활성화되어 있더라도, 제어 신호 (
Figure 1019970060274_B1_M0022
)가 클럭 구동기 (240)로부터 제공되는 클럭 신호 (PWL)와 함께 코딩되기 때문에 선택 모드 (SM)에서 메인 워드 라인 (예컨대, MWL1)과 섹션 워드 라인 (예컨대, SWL1)이 어드레싱되기 이전에 선택된 뱅크에 대응하는 섹션 워드 라인 디코더 (120)는 동작 대기 상태로 유지된다. 따라서, 선택된 뱅크에 해당하는 섹션 워드 라인의 활성화 시점이, 도 5에서 알 수 있듯이, 비선택 신호 (
Figure 1019970060274_B1_M0008
) 즉, 제어 신호 (
Figure 1019970060274_B1_M0022
)에 의해서 제한되지 않는다. 결과적으로, 동작 주파수가 높아지더라도, 비선택 신호 (
Figure 1019970060274_B1_M0008
)에 동기된 그리고 클럭 신호에 의해서 펄스화된 제어 신호 (
Figure 1019970060274_B1_M0022
)에 의해서 섹션 워드 라인의 활성화 시점이 지연되지 않음은 자명하다.
비선택 모드에서 선택 모드로 전환될 때 섹션 워드 라인이 활성화되는 시점들이 도 5에 잘 도시되어 있다. 즉, 종래의 경우 반전된 비선택 신호 (DESELECT)에 의해서 섹션 워드 라인이 활성화되는 시점이 본래의 활성화 시점 (EP1)에 비해서 늦은 시점 (EP2)로 지연되었다. 반면에, 본 발명의 경우 비선택 모드에서 선택 모드로 전화될 때, 펄스화된 로우 레벨의 제어 신호 (
Figure 1019970060274_B1_M0022
)에 의해서 선택 모드에서 섹션 워드 라인이 어드레싱되기 이전에 섹션 워드 라인 디코더 (120)가 동작 대기 상태로 설정된다. 따라서, 본래 활성화 시점 (EP1)에서 어드레싱된 섹션 워드 라인이 활성화된다.
도 6은 도 4에 도시된 제어 신호 발생 회로의 다른 예를 보여주는 회로도이다. 일반적으로, 어드레싱된 섹션 워드 라인이 비활성화는 것은 2차 캐시로 사용되는 동기형 메모리 장치에서 DE 모드시 비선택된 뱅크의 섹션 워드 라인이 비활성화는 경우 그리고 어드레싱된 섹션 워드 라인에 관련된 메모리 셀들이 리페어되는 경우이다. 따라서, 도 4의 인버터 (IV2)을 낸드 게이트 (G2)로 대치하고 다른 입력으로 리페어 신호 (
Figure 1019970060274_B1_M0049
)를 받아들인다. 상기 신호 (
Figure 1019970060274_B1_M0049
)는 리페어 동작시 로우 레벨이고 그리고 정상적인 동작시 하이 레벨로 유지되는 신호이다. 결국, 리페어 동작시 또는 모드 전환시 섹션 워드 라인의 활성화 시점이 지연되지 않는다.
상기한 바와같이, 뱅크가 비선택 모드에서 선택 모드로 전환될 때 비선택 신호의 클럭 사이클 동안에 미리 섹션 워드 라인 디코더가 동작 대기 상태로 설정되도록 함으로써 고속 동작에서 섹션 워드 라인의 활성화 시점이 지연되는 것을 방지할 수 있다.

Claims (6)

  1. 외부 클럭 신호에 동기되어서 동작하는 동기형 메모리 장치에 있어서:
    행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와;
    복수 개의 제 1 워드 라인들과;
    복수 개의 제 2 워드 라인들과;
    상기 제 2 워드 라인과 제 1 워드 라인의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고;
    상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 클럭 발생기와;
    상기 내부 클럭 신호에 동기되고 그리고 상기 메모리 장치가 비선택됨을 알리는 비선택 신호를 발생하기 위한 제어 로직과;
    상기 제 1 워드 라인들 중 하나를 어드레싱하기 위한 행 어드레스 신호들을 받아들여서, 상기 제 2 워드 라인들 중 하나를 선택하기 위한 제 1 선택 신호 및 상기 선택된 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하는 제 1 디코더와;
    상기 비선택 신호를 받아들여서 상기 내부 클럭 신호에 동기된 제어 신호를 발생하는 제어 신호 발생 수단과;
    상기 메모리 장치가 선택될 때, 상기 제 1 및 제 2 선택 신호들을 받아들이고 상기 제어 신호에 응답하여서 상기 행 어드레스 신호들에 의해서 어드레싱된 제 1 워드 라인을 선택하기 위한 제 2 디코더를 포함하고;
    상기 메모리 장치가 비선택된 상태에서 선택된 상태로 전환될 때, 상기 제어 신호 발생 수단의 제어 신호는, 상기 비선택 신호가 활성화되어 있는 사이클 동안, 활성화되고 난 후 상기 제 1 및 제 2 선택 신호들이 상기 제 2 디코더로 제공되기 이전에 비활성화되는 것을 특징으로 하는 동기형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 외부로부터 칩 선택 신호들 및 버스트 동작에 관련된 어드레스 정보의 입력을 알리는 신호들을 제공받는 것을 특징으로 하는 동기형 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀들은 스태틱 셀들로 구성되는 것을 특징으로 하는 동기형 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 신호 발생 수단은, 상기 비선택 신호를 반전시키기 위한 제 1 인버터와; 상기 내부 클럭 신호이 인가되는 제 1 입력 단자, 상기 반전된 비선택 신호가 인가되는 제 2 입력 단자 및 상기 두 신호들이 조합된 신호를 출력하기 위한 출력 단자를 갖는 낸드 게이트 및; 상기 제어 신호로서 상기 조합된 신호를 반전시켜서 상기 제어 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 신호 발생 수단은, 상기 비선택 신호를 반전시키기 위한 인버터와; 상기 내부 클럭 신호이 인가되는 제 1 입력 단자, 상기 반전된 비선택 신호가 인가되는 제 2 입력 단자 및 상기 두 신호들이 조합된 신호를 출력하기 위한 출력 단자를 갖는 제 1 낸드 게이트 및; 상기 제 1 낸드 게이트로부터 상기 조합된 신호를 받아들이기 위한 제 1 입력 단자, 상기 선택된 제 1 워드 라인에 관련된 메모리 셀들이 리페어되었음을 알리는 신호를 받아들이기 위한 제 2 입력 단자 및 상기 두 신호들 조합한 신호를 상기 제어 신호로서 출력하기 위한 출력 단자를 갖는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  6. 중앙 연산 처리 장치, 데이터 버스 및 상기 데이터 버스를 공유하는, 2차 캐시로 제공되는, 적어도 2 개의 동기형 메모리 장치들을 포함한 시스템 장치에 있어서:
    상기 각 동기형 메모리 장치는,
    행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이와;
    복수 개의 서브 워드 라인들과;
    복수 개의 메인 워드 라인들과;
    상기 제 2 워드 라인과 제 1 워드 라인의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고;
    상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 클럭 발생기와; 상기 내부 클럭 신호에 동기되고 그리고 상기 메모리 장치가 비선택됨을 알리는 비선택 신호를 발생하기 위한 제어 로직과;
    상기 제 1 워드 라인들 중 하나를 어드레싱하기 위한 행 어드레스 신호들을 받아들여서, 상기 제 2 워드 라인들 중 하나를 선택하기 위한 제 1 선택 신호 및 상기 선택된 제 2 워드 라인에 대응하는 제 1 워드 라인들 중 하나를 선택하기 위한 제 2 선택 신호를 발생하는 제 1 디코더와;
    상기 비선택 신호를 받아들여서 상기 내부 클럭 신호에 동기된 제어 신호를 발생하는 제어 신호 발생 수단과;
    상기 제 1 및 제 2 선택 신호들을 받아들이고 상기 제어 신호에 응답하여서 상기 행 어드레스 신호들에 의해서 어드레싱된 제 1 워드 라인을 선택하기 위한 제 2 디코더를 포함하고;
    상기 각 동기형 메모리 장치가 비선택된 상태에서 선택된 상태로 전환될 때, 상기 제어 신호 발생 수단은 상기 제 1 및 제 2 선택 신호들이 상기 제 2 디코더로 제공되기 이전에 상기 제 2 디코더가 동작 대기 상태에 있도록 상기 제어 신호를 비활성화시키는 것을 특징으로 하는 시스템 장치.
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