JP2001101864A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
- Publication number
- JP2001101864A JP2001101864A JP27284999A JP27284999A JP2001101864A JP 2001101864 A JP2001101864 A JP 2001101864A JP 27284999 A JP27284999 A JP 27284999A JP 27284999 A JP27284999 A JP 27284999A JP 2001101864 A JP2001101864 A JP 2001101864A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- semiconductor memory
- circuit
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 38
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- PMGNNMBUQUKCSN-UHFFFAOYSA-N ethyl 4-[(4-azidophenyl)disulfanyl]butanimidate;hydrochloride Chemical compound Cl.CCOC(=N)CCCSSC1=CC=C(N=[N+]=[N-])C=C1 PMGNNMBUQUKCSN-UHFFFAOYSA-N 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 構成が簡単であり、容易に製造可能なしかも
必ず電源投入時に出力がハイインピーダンスとなるよう
にする同期型半導体記憶装置を提供すること。 【解決手段】 ラッチ回路と、前記ラッチ回路でラッチ
されたデータを出力する出力回路とを有する電源投入時
に前記出力回路をハイインピーダンスにするようにした
同期型半導体記憶装置であって、前記同期型半導体記憶
装置は、データ入力時以外には、前記ラッチ回路をリセ
ットする内部リセット出力手段を有することを特徴とす
る。
必ず電源投入時に出力がハイインピーダンスとなるよう
にする同期型半導体記憶装置を提供すること。 【解決手段】 ラッチ回路と、前記ラッチ回路でラッチ
されたデータを出力する出力回路とを有する電源投入時
に前記出力回路をハイインピーダンスにするようにした
同期型半導体記憶装置であって、前記同期型半導体記憶
装置は、データ入力時以外には、前記ラッチ回路をリセ
ットする内部リセット出力手段を有することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関する。
装置に関する。
【０００２】
【従来の技術】近年、電子回路を用いたシステムの高速
化に伴い、半導体記憶装置の高速化が要求されている。
このような要求に対して、たとえば同期式半導体記憶装
置が提案されている。この装置は、外部から入力される
クロック信号（ＣＬＫ）に同期して記憶動作させるもの
で、最も多用されているものに、シンクロナスダイナミ
ックＲＡＭ（以下、ＳＤＲＡＭという）が挙げられる。
化に伴い、半導体記憶装置の高速化が要求されている。
このような要求に対して、たとえば同期式半導体記憶装
置が提案されている。この装置は、外部から入力される
クロック信号（ＣＬＫ）に同期して記憶動作させるもの
で、最も多用されているものに、シンクロナスダイナミ
ックＲＡＭ（以下、ＳＤＲＡＭという）が挙げられる。
【０００３】同期型半導体記憶装置は、外部から入力さ
れるクロック信号（ＣＬＫ）に同期して記憶動作させる
ものであり、このような装置において最も多く用いられ
ているものとしては、第３図にこのようなＳＤＲＡＭの
主要回路構成図を示す。このような装置の構成について
簡単に説明すると、内部クロック信号発生回路３０１、
コマンドデコーダ３０２、モードレジスタ３０３、行ア
ドレスバッファ３０４、列アドレスバッファ３０５、行
デコーダ３０８、列デコーダ３０９、メモリセルアレイ
３０７、センスアンプ３１０、データ制御回路３１２、
ラッチ回路３１４、出力回路３１５等により、構成され
ている。
れるクロック信号（ＣＬＫ）に同期して記憶動作させる
ものであり、このような装置において最も多く用いられ
ているものとしては、第３図にこのようなＳＤＲＡＭの
主要回路構成図を示す。このような装置の構成について
簡単に説明すると、内部クロック信号発生回路３０１、
コマンドデコーダ３０２、モードレジスタ３０３、行ア
ドレスバッファ３０４、列アドレスバッファ３０５、行
デコーダ３０８、列デコーダ３０９、メモリセルアレイ
３０７、センスアンプ３１０、データ制御回路３１２、
ラッチ回路３１４、出力回路３１５等により、構成され
ている。
【０００４】次に、このような同期型半導体装置の動作
について、以下に説明する。ＳＤＲＡＭの内部動作は、
外部から入力されるクロック信号ＣＬＫに同期して行わ
れる。外部入力されるクロック信号の立ち上がり時刻
に、その他の外部入力信号の電気的レベル、例えば、Ｃ
ＳＢ（チップセレクトバー）入力、ＲＡＳＢ（ローアド
レスストローブバー）入力、ＣＡＳＢ（カラムアドレス
ストローブ）入力、ＷＥＢ（ライトイネーブルバー）入
力等の" Ｈ" レベルまたは" Ｌ" レベルのいずれかの組
み合わせによって、以下のように、動作内容が決定され
る。これらの組み合わせによる入力をコマンドと呼ぶ
が、これら前記入力の" Ｈ" レベルまたは" Ｌ" レベル
によるコマンドにより、列アドレス制御動作、行アドレ
ス制御動作、書き込み動作または読み出し動作であるか
否か等の動作内容が決定される。
について、以下に説明する。ＳＤＲＡＭの内部動作は、
外部から入力されるクロック信号ＣＬＫに同期して行わ
れる。外部入力されるクロック信号の立ち上がり時刻
に、その他の外部入力信号の電気的レベル、例えば、Ｃ
ＳＢ（チップセレクトバー）入力、ＲＡＳＢ（ローアド
レスストローブバー）入力、ＣＡＳＢ（カラムアドレス
ストローブ）入力、ＷＥＢ（ライトイネーブルバー）入
力等の" Ｈ" レベルまたは" Ｌ" レベルのいずれかの組
み合わせによって、以下のように、動作内容が決定され
る。これらの組み合わせによる入力をコマンドと呼ぶ
が、これら前記入力の" Ｈ" レベルまたは" Ｌ" レベル
によるコマンドにより、列アドレス制御動作、行アドレ
ス制御動作、書き込み動作または読み出し動作であるか
否か等の動作内容が決定される。
【０００５】前述したこのようなＣＳＢなどの外部入力
信号は、コマンドデコーダ３０２に入力され、前記コマ
ンドデコーダから内部動作制御信号が出力される。デー
タの読み出しを行う時は、まず最初にアクティブコマン
ドを入力し、外部入力されたアドレス信号を、行アドレ
スバッファ回路３０４により、行アドレスとしてラッチ
し、行デコーダ回路３０８においてデコードして行アド
レスを決定し、メモリセル３０７の図示されていないワ
ード線を選択し、メモリセルに記憶されているデータを
読み出してセンスアンプにより増幅する。
信号は、コマンドデコーダ３０２に入力され、前記コマ
ンドデコーダから内部動作制御信号が出力される。デー
タの読み出しを行う時は、まず最初にアクティブコマン
ドを入力し、外部入力されたアドレス信号を、行アドレ
スバッファ回路３０４により、行アドレスとしてラッチ
し、行デコーダ回路３０８においてデコードして行アド
レスを決定し、メモリセル３０７の図示されていないワ
ード線を選択し、メモリセルに記憶されているデータを
読み出してセンスアンプにより増幅する。
【０００６】次にリードコマンドを入力し、外部入力さ
れるアドレス信号を列アドレスバッファ３０５で列アド
レスとしてラッチし、列デコーダ回路３０９においてデ
コードして列アドレスを決定し、メモリセル３０７の図
示されていないＹスイッチを選択し、センスアンプによ
り増幅されたデータをリードライトバスに通し、ラッチ
回路３１４でラッチし、出力回路３１５からＣＬＫに同
期して作られる内部ラッチ信号ＩＣＬＫＯＥに同期し
て、記憶されたデータが出力される。最後に、プリチャ
ージコマンドを入力し、アクティブコマンドで選択され
たワード線を非選択状態にして、回路動作をスタンバイ
状態とする。
れるアドレス信号を列アドレスバッファ３０５で列アド
レスとしてラッチし、列デコーダ回路３０９においてデ
コードして列アドレスを決定し、メモリセル３０７の図
示されていないＹスイッチを選択し、センスアンプによ
り増幅されたデータをリードライトバスに通し、ラッチ
回路３１４でラッチし、出力回路３１５からＣＬＫに同
期して作られる内部ラッチ信号ＩＣＬＫＯＥに同期し
て、記憶されたデータが出力される。最後に、プリチャ
ージコマンドを入力し、アクティブコマンドで選択され
たワード線を非選択状態にして、回路動作をスタンバイ
状態とする。
【０００７】図４は、図３に示す出力回路３１５を詳細
に説明した図である。ＯＥ（アウトプットイネーブル）
信号は、データ出力をイネーブルにする信号であり、ラ
ッチ信号ＩＣＬＫＯＥは、最終段のデータをラッチする
ラッチ回路１１を制御する信号である。ＯＥの論理がラ
ッチ回路１１よりも前にあるのは、データ出力ホールド
時間ｔＯＨおよびデータ出力ハイインピーダンス時間ｔ
ＨＺのスペックを容易に実現できる利点があるためであ
る。ＰＯＮ信号は、図５（ａ）に示すように、電源投入
時に出力回路３１５をハイインピーダンス（Ｈｉ−Ｚ）
にするために、電源投入時のみ" Ｈ" レベルとなる信号
である。スタンバイ時は、ラッチ信号ＩＣＬＫＯＥは"
Ｌ" レベルであり、最終段のラッチ回路は閉じられてい
る。そして電源投入時、ＰＯＮ信号が" Ｈ" レベルにな
ることでゲート１３の出力が" Ｈ" レベルになり、出力
回路のトランジスタ６２、６３はオフ状態になって、出
力端子ＤＱには電源投入時に誤データが出力されないよ
うに構成されていた。このように、従来は、電源投入時
に出力をハイインピーダンスにするために前記ＰＯＮ信
号が用いられていた。
に説明した図である。ＯＥ（アウトプットイネーブル）
信号は、データ出力をイネーブルにする信号であり、ラ
ッチ信号ＩＣＬＫＯＥは、最終段のデータをラッチする
ラッチ回路１１を制御する信号である。ＯＥの論理がラ
ッチ回路１１よりも前にあるのは、データ出力ホールド
時間ｔＯＨおよびデータ出力ハイインピーダンス時間ｔ
ＨＺのスペックを容易に実現できる利点があるためであ
る。ＰＯＮ信号は、図５（ａ）に示すように、電源投入
時に出力回路３１５をハイインピーダンス（Ｈｉ−Ｚ）
にするために、電源投入時のみ" Ｈ" レベルとなる信号
である。スタンバイ時は、ラッチ信号ＩＣＬＫＯＥは"
Ｌ" レベルであり、最終段のラッチ回路は閉じられてい
る。そして電源投入時、ＰＯＮ信号が" Ｈ" レベルにな
ることでゲート１３の出力が" Ｈ" レベルになり、出力
回路のトランジスタ６２、６３はオフ状態になって、出
力端子ＤＱには電源投入時に誤データが出力されないよ
うに構成されていた。このように、従来は、電源投入時
に出力をハイインピーダンスにするために前記ＰＯＮ信
号が用いられていた。
【０００８】しかしながら、上述した従来の回路では、
最終段のデータラッチ信号ＩＣＬＫＯＥがスタンバイ
時" Ｌ" であり、ラッチ状態であるため、電源投入時に
出力をハイインピーダンスにするためのＰＯＮ信号が出
力されない場合があると、図５（ｂ）に示すように、出
力回路がローインピーダンスになってしまい、この場合
ラッチされた誤信号が出力端子ＤＱから出力されるとい
う不具合が生じるという問題点があった。
最終段のデータラッチ信号ＩＣＬＫＯＥがスタンバイ
時" Ｌ" であり、ラッチ状態であるため、電源投入時に
出力をハイインピーダンスにするためのＰＯＮ信号が出
力されない場合があると、図５（ｂ）に示すように、出
力回路がローインピーダンスになってしまい、この場合
ラッチされた誤信号が出力端子ＤＱから出力されるとい
う不具合が生じるという問題点があった。
【０００９】
【発明が解決しようとする課題】本発明は、電源投入時
に、電源投入用の内部信号に頼らずに確実に出力をハイ
インピーダンスにするようにし、不確実な信号を出力す
ることを抑制することを目的とするものである。
に、電源投入用の内部信号に頼らずに確実に出力をハイ
インピーダンスにするようにし、不確実な信号を出力す
ることを抑制することを目的とするものである。
【００１０】
【課題を解決するための手段】請求項１に記載の同期型
半導体記憶装置の発明は、ラッチ回路と、前記ラッチ回
路でラッチされたデータを出力する出力回路とを有する
電源投入時に前記出力回路をハイインピーダンスにする
ようにした同期型半導体記憶装置であって、前記同期型
半導体記憶装置は、データ入力時以外には、前記ラッチ
回路をリセットする内部リセット出力手段を有すること
を特徴とする。
半導体記憶装置の発明は、ラッチ回路と、前記ラッチ回
路でラッチされたデータを出力する出力回路とを有する
電源投入時に前記出力回路をハイインピーダンスにする
ようにした同期型半導体記憶装置であって、前記同期型
半導体記憶装置は、データ入力時以外には、前記ラッチ
回路をリセットする内部リセット出力手段を有すること
を特徴とする。
【００１１】請求項２に記載の同期型半導体記憶装置の
発明は、請求項１において、前記同期型半導体記憶装置
は、さらに、前記出力回路を、初段回路を介した外部コ
ントロール信号に基いてハイインピーダンスに制御する
制御機構を設けたことを特徴とする。
発明は、請求項１において、前記同期型半導体記憶装置
は、さらに、前記出力回路を、初段回路を介した外部コ
ントロール信号に基いてハイインピーダンスに制御する
制御機構を設けたことを特徴とする。
【００１２】請求項３に記載の同期型半導体記憶装置の
発明は、請求項１または２において、ラッチ回路と、前
記ラッチ回路でラッチされたデータを出力する出力回路
とを有する電源投入時に前記出力回路をハイインピーダ
ンスにするようにした同期型半導体記憶装置であって、
前記ラッチ回路をラッチする信号と、リセットするリセ
ット信号とのいずれかを選択する選択手段をさらに有す
ることを特徴とする。
発明は、請求項１または２において、ラッチ回路と、前
記ラッチ回路でラッチされたデータを出力する出力回路
とを有する電源投入時に前記出力回路をハイインピーダ
ンスにするようにした同期型半導体記憶装置であって、
前記ラッチ回路をラッチする信号と、リセットするリセ
ット信号とのいずれかを選択する選択手段をさらに有す
ることを特徴とする。
【００１３】請求項４に記載の同期型半導体記憶装置の
発明は、請求項１〜３のいずれか１項において、前記外
部コントロール信号に基いて、前記出力回路をハイイン
ピーダンスに制御する内部信号を生成する内部信号生成
手段を設けたことを特徴とする。
発明は、請求項１〜３のいずれか１項において、前記外
部コントロール信号に基いて、前記出力回路をハイイン
ピーダンスに制御する内部信号を生成する内部信号生成
手段を設けたことを特徴とする。
【００１４】請求項５に記載の同期型半導体記憶装置の
発明は、請求項１〜４のいずれか１項において、電源投
入時には、前記ラッチ回路は前記内部リセット手段によ
り出力されたリセット信号によりハイインピーダンスに
制御されることを特徴とする。
発明は、請求項１〜４のいずれか１項において、電源投
入時には、前記ラッチ回路は前記内部リセット手段によ
り出力されたリセット信号によりハイインピーダンスに
制御されることを特徴とする。
【００１５】請求項６に記載の同期型半導体記憶装置の
発明は、請求項１〜５のいずれか１項において、前記同
期型半導体記憶装置は、シンクロナスＤＲＡＭであるこ
とを特徴とする。
発明は、請求項１〜５のいずれか１項において、前記同
期型半導体記憶装置は、シンクロナスＤＲＡＭであるこ
とを特徴とする。
【００１６】
【発明の実施の形態】本発明に係る同期型半導体記憶装
置の実施の形態について、図面を参照して説明する。図
１は、本発明に係る半導体記憶装置の実施の形態の構成
を示す図である。外部端子ＤＱＭから入力された信号は
初段回路１に入力される。初段回路１からの出力信号１
０２と、読み出し時に" Ｌ" レベルとなるＲＥＡＤＢ信
号とは、ＮＯＲゲート２に入力される。またＮＯＲゲー
ト２から出力された信号１００はＮＡＮＤゲート３と、
ＮＡＮＤゲート４に入力される。読み出されたデータ信
号ＤＡＴＡは、ＮＡＮＤゲート３とインバーター６に入
力される。インバーター６から出力された反転ＤＡＴＡ
信号１０３は、ＮＡＮＤゲート４に入力される。ＮＡＮ
Ｄゲート３から出力された信号１０４は、インバーター
７に入力されて反転し、この反転した出力信号は、ラッ
チ回路１０に入力される。
置の実施の形態について、図面を参照して説明する。図
１は、本発明に係る半導体記憶装置の実施の形態の構成
を示す図である。外部端子ＤＱＭから入力された信号は
初段回路１に入力される。初段回路１からの出力信号１
０２と、読み出し時に" Ｌ" レベルとなるＲＥＡＤＢ信
号とは、ＮＯＲゲート２に入力される。またＮＯＲゲー
ト２から出力された信号１００はＮＡＮＤゲート３と、
ＮＡＮＤゲート４に入力される。読み出されたデータ信
号ＤＡＴＡは、ＮＡＮＤゲート３とインバーター６に入
力される。インバーター６から出力された反転ＤＡＴＡ
信号１０３は、ＮＡＮＤゲート４に入力される。ＮＡＮ
Ｄゲート３から出力された信号１０４は、インバーター
７に入力されて反転し、この反転した出力信号は、ラッ
チ回路１０に入力される。
【００１７】またＮＡＮＤゲート４から出力された信号
１０５は、インバーター８に入力されて反転し、この反
転した出力信号はラッチ回路１１に入力される。初段回
路１から出力された信号１０２と、読み出し時に" Ｌ"
レベルとなるＲＥＡＤＢ信号とは、ＮＡＮＤゲート５に
入力され、ＮＡＮＤゲート５から出力された信号１１０
は、インバーター９に入力されて反転し、この反転した
出力リセット信号１１１は、ラッチ回路１０と、ラッチ
回路１１に入力される。ＣＬＫに同期して作られる内部
ラッチ信号ＩＣＬＫＯＥはラッチ回路１０と１１に入力
される。ラッチ回路１０と１１から出力された信号１０
８と１０９は出力トランジスタ１２と１３にそれぞれ入
力される。出力トランジスタから出力された信号ＤＱ
は、端子ＤＱから出力される。
１０５は、インバーター８に入力されて反転し、この反
転した出力信号はラッチ回路１１に入力される。初段回
路１から出力された信号１０２と、読み出し時に" Ｌ"
レベルとなるＲＥＡＤＢ信号とは、ＮＡＮＤゲート５に
入力され、ＮＡＮＤゲート５から出力された信号１１０
は、インバーター９に入力されて反転し、この反転した
出力リセット信号１１１は、ラッチ回路１０と、ラッチ
回路１１に入力される。ＣＬＫに同期して作られる内部
ラッチ信号ＩＣＬＫＯＥはラッチ回路１０と１１に入力
される。ラッチ回路１０と１１から出力された信号１０
８と１０９は出力トランジスタ１２と１３にそれぞれ入
力される。出力トランジスタから出力された信号ＤＱ
は、端子ＤＱから出力される。
【００１８】このような本発明に係る同期型半導体記憶
装置の動作について説明する。第２図は第１実施例の動
作についてのタイミングチャートである。電源投入時、
外部信号ＤＱＭは" Ｈ" レベルであり、初段回路１から
出力される信号１０２は" Ｈ" レベルとなる。ここで初
段回路はたとえばＬが０．８ＶでＨが２．０Ｖの微小信
号であるＤＱＭ信号が入力された場合に、Ｌが０．０Ｖ
とＨが３．３ＶとＬとＨとの差を大きくするように増幅
する回路である。このような初段回路を通過したＤＱＭ
信号が入力されるとＲＥＡＤ時は、内部信号ＲＥＡＤＢ
信号は" Ｌ" レベルとなる。このＲＥＡＤＢ信号と、１
０２信号とが入力されるＮＯＲゲート２から出力される
信号１００信号は、" Ｌ" レベルとなる。またＤＡＴＡ
信号と、１００信号とが入力されるＮＡＮＤゲート３か
ら出力される浸透１０４信号は、" Ｈ" レベルとなり、
このレベルの１０４信号が入力されるインバーター７か
ら出力される信号１０６信号は、" Ｌ" レベルとなり、
ラッチ回路１０から出力される信号１０８は" Ｌ" レベ
ルとなる。
装置の動作について説明する。第２図は第１実施例の動
作についてのタイミングチャートである。電源投入時、
外部信号ＤＱＭは" Ｈ" レベルであり、初段回路１から
出力される信号１０２は" Ｈ" レベルとなる。ここで初
段回路はたとえばＬが０．８ＶでＨが２．０Ｖの微小信
号であるＤＱＭ信号が入力された場合に、Ｌが０．０Ｖ
とＨが３．３ＶとＬとＨとの差を大きくするように増幅
する回路である。このような初段回路を通過したＤＱＭ
信号が入力されるとＲＥＡＤ時は、内部信号ＲＥＡＤＢ
信号は" Ｌ" レベルとなる。このＲＥＡＤＢ信号と、１
０２信号とが入力されるＮＯＲゲート２から出力される
信号１００信号は、" Ｌ" レベルとなる。またＤＡＴＡ
信号と、１００信号とが入力されるＮＡＮＤゲート３か
ら出力される浸透１０４信号は、" Ｈ" レベルとなり、
このレベルの１０４信号が入力されるインバーター７か
ら出力される信号１０６信号は、" Ｌ" レベルとなり、
ラッチ回路１０から出力される信号１０８は" Ｌ" レベ
ルとなる。
【００１９】一方、ＤＡＴＡ信号が入力されるインバー
ター６からの出力信号１０３と１００信号が入力される
ＮＡＮＤゲート４から出力される浸透１０５信号は"
Ｈ" レベルとなり、この信号１０５信号が入力されるイ
ンバーター８から出力される信号１０７信号は、" Ｌ"
レベルとなり、ラッチ回路１１から出力される信号１０
９は" Ｌ" レベルとなる。よってトランジスタ１２とト
ランジスタ１３とはオンされず、ＤＱからの出力はハイ
インピーダンスとなる。
ター６からの出力信号１０３と１００信号が入力される
ＮＡＮＤゲート４から出力される浸透１０５信号は"
Ｈ" レベルとなり、この信号１０５信号が入力されるイ
ンバーター８から出力される信号１０７信号は、" Ｌ"
レベルとなり、ラッチ回路１１から出力される信号１０
９は" Ｌ" レベルとなる。よってトランジスタ１２とト
ランジスタ１３とはオンされず、ＤＱからの出力はハイ
インピーダンスとなる。
【００２０】ＲＥＡＤ時でない場合、内部信号ＲＥＡＤ
Ｂは" Ｈ" レベルとなる。電源投入時、外部信号ＤＱＭ
は" Ｈ" レベルであり、初段回路１から出力される信号
１０２は" Ｈ" レベルとなる。１０２信号と内部信号Ｒ
ＥＡＤＢが入力されるＮＡＮＤゲート５からの出力信号
１１０は" Ｌ" レベルとなり、よって、１１０信号が入
力されるインバーター９から出力されるリセット信号１
１１は" Ｈ" レベルとなる。このリセット信号１１１が
入力されるラッチ回路１０と、ラッチ回路１１とはリセ
ットされ、ラッチ回路１０から出力される信号１０８と
ラッチ回路１１から出力される信号１０９はそれぞれ"
Ｌ" レベルとなる。よってトランジスタ１２とトランジ
スタ１３はオンされず、ＤＱからの出力はハイインピー
ダンスとなる。
Ｂは" Ｈ" レベルとなる。電源投入時、外部信号ＤＱＭ
は" Ｈ" レベルであり、初段回路１から出力される信号
１０２は" Ｈ" レベルとなる。１０２信号と内部信号Ｒ
ＥＡＤＢが入力されるＮＡＮＤゲート５からの出力信号
１１０は" Ｌ" レベルとなり、よって、１１０信号が入
力されるインバーター９から出力されるリセット信号１
１１は" Ｈ" レベルとなる。このリセット信号１１１が
入力されるラッチ回路１０と、ラッチ回路１１とはリセ
ットされ、ラッチ回路１０から出力される信号１０８と
ラッチ回路１１から出力される信号１０９はそれぞれ"
Ｌ" レベルとなる。よってトランジスタ１２とトランジ
スタ１３はオンされず、ＤＱからの出力はハイインピー
ダンスとなる。
【００２１】前記第１実施形態においては、外部信号Ｄ
ＱＭが" Ｈ" レベルになることを利用して、ＤＱからの
出力がハイインピーダンスとなった。本第２の実施形態
においては、前記ＲＥＡＤＢによらずに、ＤＱＭ信号
が" Ｌ" レベルになることによって、" Ｌ" または"
Ｈ" に作動する回路を有する構成を本発明に係る同期型
半導体記憶装置は有することができる。また本発明で
は、外部信号としてＤＱＭ信号を用いているが、従来同
様の前記したようなＰＯＮ信号により、ハイインピーダ
ンスとなるようにしてもよく、これらＤＱＭ信号および
ＰＯＮ信号を同時に入力するような入力段を介して、外
部信号を入力するようにしてもよい。さらに、本発明に
おいては、電源投入時に"Ｈ" レベルまたは" Ｌ" レベ
ルが確定する外部信号または内部信号を用いることによ
り、ＲＥＡＤＢを用いたのと同様に電源投入時に、出力
信号をハイインピーダンスとすることができる。なお前
記内部信号は、公知の信号発生手段を適宜用いて発生さ
せることができる。
ＱＭが" Ｈ" レベルになることを利用して、ＤＱからの
出力がハイインピーダンスとなった。本第２の実施形態
においては、前記ＲＥＡＤＢによらずに、ＤＱＭ信号
が" Ｌ" レベルになることによって、" Ｌ" または"
Ｈ" に作動する回路を有する構成を本発明に係る同期型
半導体記憶装置は有することができる。また本発明で
は、外部信号としてＤＱＭ信号を用いているが、従来同
様の前記したようなＰＯＮ信号により、ハイインピーダ
ンスとなるようにしてもよく、これらＤＱＭ信号および
ＰＯＮ信号を同時に入力するような入力段を介して、外
部信号を入力するようにしてもよい。さらに、本発明に
おいては、電源投入時に"Ｈ" レベルまたは" Ｌ" レベ
ルが確定する外部信号または内部信号を用いることによ
り、ＲＥＡＤＢを用いたのと同様に電源投入時に、出力
信号をハイインピーダンスとすることができる。なお前
記内部信号は、公知の信号発生手段を適宜用いて発生さ
せることができる。
【００２２】
【発明の効果】本発明によれば、上述したように、従来
の回路方式では電源投入時に" Ｈ" レベルとなる信号Ｐ
ＯＮ信号が" Ｈ" レベルにならなかった場合、出力信号
がロウインピーダンスとなり、誤動作の原因となるおそ
れがあった従来の欠点を克服することができ、このよう
に、本発明によれば、外部信号ＤＱＭは" Ｈ" レベルで
あることを利用すれば、ＰＯＮ信号に頼らなくても、必
ず電源投入時に出力がハイインピーダンスとなるように
することができる。このような本発明に係る同期型半導
体記憶装置は、その構成が簡単であり、容易に製造可能
である。
の回路方式では電源投入時に" Ｈ" レベルとなる信号Ｐ
ＯＮ信号が" Ｈ" レベルにならなかった場合、出力信号
がロウインピーダンスとなり、誤動作の原因となるおそ
れがあった従来の欠点を克服することができ、このよう
に、本発明によれば、外部信号ＤＱＭは" Ｈ" レベルで
あることを利用すれば、ＰＯＮ信号に頼らなくても、必
ず電源投入時に出力がハイインピーダンスとなるように
することができる。このような本発明に係る同期型半導
体記憶装置は、その構成が簡単であり、容易に製造可能
である。
【図１】本発明に係る同期型半導体記憶装置の第１実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係る同期型半導体記憶装置の第１実施
形態の動作を説明するタイミングチャートを示す。
形態の動作を説明するタイミングチャートを示す。
【図３】シンクロナスＤＲＡＭのブロック図である。
【図４】従来技術を示すブロック図である。
【図５】従来技術を説明するタイミングチャートを示
し、（ａ）は正常な状態のタイミングチャートであり、
（ｂ）は誤データが出力された状態を示すタイミングチ
ャートである。
し、（ａ）は正常な状態のタイミングチャートであり、
（ｂ）は誤データが出力された状態を示すタイミングチ
ャートである。
１ 半導体記憶装置 ２ 電源投入 ３ ハイインピーダンス ４ パワーオン
Claims (6)
- 【請求項１】 ラッチ回路と、前記ラッチ回路でラッチ
されたデータを出力する出力回路とを有する電源投入時
に前記出力回路をハイインピーダンスにするようにした
同期型半導体記憶装置であって、 前記同期型半導体記憶装置は、データ入力時以外には、
前記ラッチ回路をリセットする内部リセット出力手段を
有することを特徴とする同期型半導体記憶装置。 - 【請求項２】 前記同期型半導体記憶装置は、さらに、
前記出力回路を、初段回路を介した外部コントロール信
号に基いてハイインピーダンスに制御する制御機構を設
けたことを特徴とする請求項１に記載の同期型半導体記
憶装置。 - 【請求項３】 ラッチ回路と、前記ラッチ回路でラッチ
されたデータを出力する出力回路とを有する電源投入時
に前記出力回路をハイインピーダンスにするようにした
同期型半導体記憶装置であって、 前記ラッチ回路をラッチする信号と、リセットするリセ
ット信号とのいずれかを選択する選択手段をさらに有す
ることを特徴とする請求項１または２に記載の同期型半
導体記憶装置。 - 【請求項４】 前記外部コントロール信号に基いて、前
記出力回路をハイインピーダンスに制御する内部信号を
生成する内部信号生成手段を設けたことを特徴とする請
求項１〜３のいずれか１項に記載の同期型半導体記憶装
置。 - 【請求項５】 電源投入時には、前記ラッチ回路は前記
内部リセット手段により出力されたリセット信号により
ハイインピーダンスに制御されることを特徴とする請求
項１〜４のいずれか１項に記載の同期型半導体記憶装
置。 - 【請求項６】 前記同期型半導体記憶装置は、シンクロ
ナスＤＲＡＭであることを特徴とする請求項１〜５のい
ずれか１項に記載の同期型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284999A JP2001101864A (ja) | 1999-09-27 | 1999-09-27 | 同期型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284999A JP2001101864A (ja) | 1999-09-27 | 1999-09-27 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101864A true JP2001101864A (ja) | 2001-04-13 |
Family
ID=17519639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27284999A Pending JP2001101864A (ja) | 1999-09-27 | 1999-09-27 | 同期型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001101864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
| US7656718B2 (en) | 2006-07-18 | 2010-02-02 | Samsung Electronics Co., Ltd. | Semiconductor device having output buffer initialization circuit and output buffer initialization method |
-
1999
- 1999-09-27 JP JP27284999A patent/JP2001101864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
| US7656718B2 (en) | 2006-07-18 | 2010-02-02 | Samsung Electronics Co., Ltd. | Semiconductor device having output buffer initialization circuit and output buffer initialization method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7693000B2 (en) | Semiconductor device | |
| US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
| JP4632114B2 (ja) | 半導体集積回路装置 | |
| US6522600B2 (en) | Fast cycle RAM and data readout method therefor | |
| JP4870325B2 (ja) | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 | |
| US6982923B2 (en) | Semiconductor memory device adaptive for use circumstance | |
| US20060268652A1 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6496403B2 (en) | Semiconductor memory device | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| US6073219A (en) | Semiconductor memory device with high speed read-modify-write function | |
| JP2001101863A (ja) | 半導体集積回路およびその制御方法 | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| US6188623B1 (en) | Voltage differential sensing circuit and methods of using same | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| JP2001184866A (ja) | 半導体記憶装置 | |
| JP2001101864A (ja) | 同期型半導体記憶装置 | |
| JPH11297072A (ja) | 半導体記憶装置とその制御方法 | |
| JP3244048B2 (ja) | 半導体記憶装置 | |
| US7548465B2 (en) | Low current consumption semiconductor memory device | |
| JP4112754B2 (ja) | 半導体記憶装置 | |
| US11527273B2 (en) | Column control circuit and semiconductor device including the same | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPH1196758A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |