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KR100208550B1 - 모드 레지스터 제어회로 및 이것을 갖는 반도체 장치 - Google Patents

모드 레지스터 제어회로 및 이것을 갖는 반도체 장치 Download PDF

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KR100208550B1
KR100208550B1 KR1019960044487A KR19960044487A KR100208550B1 KR 100208550 B1 KR100208550 B1 KR 100208550B1 KR 1019960044487 A KR1019960044487 A KR 1019960044487A KR 19960044487 A KR19960044487 A KR 19960044487A KR 100208550 B1 KR100208550 B1 KR 100208550B1
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KR
South Korea
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external command
external
semiconductor device
mode
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Expired - Lifetime
Application number
KR1019960044487A
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Inventor
나오하루 시노자키
다츠야 간다
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

본 발명은 SDRAM 등의 모드 레지스터 제어회로에 관한 것으로, 전원 공급시 또는 전원 공급시 이후의 유휴 상태에 있어서 이상전류가 흐르지 않도록 할 수 있는 모드 레지스터 제어회로 및 이것을 갖는 반도체 장치를 제공하는 것이다.
모드 레지스터 제어회로(10)는 반도체 장치(40)의 전원 공급시에 래치 회로의 전원 공급시에 있어서의 불확정 상태의 초기화를 지시하기 위한 초기화 신호를 이용하여 모드 레지스터의 독출 동작을 억제하는 제1제어부(102), 전원 공급시에 검지한 외부 명령이 모드 레지스터 판독의 외부 명령이외였던 것을 검지했을 때에 모드 레지스터 세트의 명령이 실행되지 않는 경우라도 즉시 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하는 제2제어부(104), 또는 전원 공급이후에 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지했을 경우에 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터(20)에 지시하는 제3제어부(106)를 구비하여 이루어진다.

Description

모드 레지스터 제어회로 및 이것을 갖는 반도체 장치
본 발명은 반도체 메모리를 제어하는 모드 레지스터 제어회로에 관한 것으로, 특히, 데이타 전송 속도를 고속(예컨대, 100M 바이트/초 이상)으로 할 수 있는 하이밴드 DRAM(High-band DRAM)의 일종인 SDRAM(Synchronous Dynamic RAM)을 제어하는 모드 레지스터 제어회로 및 이것을 갖는 반도체 장치에 관한 것이다.
제4a도는 종래의 모드 레지스터 제어회로(9) 및 이것에 의해 제어되는 모드 레지스터(2)를 도시하는 회로도이다.
종래의 모드 레지스터 제어회로(9)로서는 예컨대, 데이타 전송 속도를 100M 바이트/초 이상으로 할 수 있는 하이밴드 DRAM의 일종으로서 DRAM 외부에서 공급하는 고속 클록과 합하여 데이타를 출력할 수 있는 반도체 장치인 동기 DRAM(Synchronous Dynamic RAM)의 칩내에 집적화된 것이 있다.
이러한 모드 레지스터 제어회로(제4a도에 도시된 MRGCTL)(9)는 반도체 장치인 동기 DRAM(이후 SDRAM으로 약기)(1)에 설치된 모드 레지스터(2)의 독출 동작을, SDRAM(1)의 외부 단자로부터 입력된 외부 명령(mrspz)과 외부 어드레스(a0~a6, a8 및 a9)에 동기하여 제어하기 위해서 반도체 장치(1)내에 설치된다.
모드 레지스터(2)는 모드 레지스터 세트의 외부 명령, 모드 레지스터 판독되는 외부 명령에 따라서, SDRAM(1)의 동작 모드를 유지하는 것이다.
여기서, 모드 레지스터 판독의 외부 명령이란, SDRAM(1)의 칩내부가 지금 어떠한 동작 모드로 설정되어 있는지를 SDRAM(1)의 칩상의 외부 출력 단자(제4a도중에 도시된 DQ)로부터 데이타로서 출력시켜 확인하는 동작 모드이다.
구체적으로는 모드 선택 신호(제4a도중에 도시된 MRDZ)를 외부 출력 단자(DQ)에 접속된 출력 트랜지스터(outTr)(제4a도중에 도시된 outTr3)로부터 데이타 아웃하는 동작 모드를 의미하는 것이다.
다음에, 제4a도를 참조하여 모드 레지스터 제어회로(제4a도에 도시된 MRGCTL)(9)에 있어서의 외부 명령의 설정 동작을 설명한다.
이러한 모드 레지스터 판독의 외부 명령의 동작 모드를 실행하는 모드 레지스터 제어회로(9)로서는 그 내부의 상태가 유휴 상태이어도 액티브 상태이어도 모드 레지스터 판독의 외부 명령의 동작 모드를 실행할 수 있다. 또, 통상 동작인 판독 동작으로부터의 독출은 그 칩이 액티브 상태가 되고나서 행해지기 때문에, 유휴 상태로부터의 데이타 출력이라는 동작 모드는 존재하지 않는다.
또한 모드 레지스터 세트의 명령이란, CAS 회전 지연 동작 모드(이하 CL), 버스트 랭스 동작 모드(이하 BL), 버스트 타입 등을 모드 레지스터(2)에 설정함으로써, 어떠한 동작 모드로 SDRAM(1)을 사용할지를 외부에서 설정하는 동작 모드이다.
모드 레지스터 제어회로(9)에 있어서, 각종의 동작 모드(예컨대, 모드 레지스터 세트의 동작 모드, 모드 레지스터 판독의 동작 모드)의 설정은 모드 레지스터 세트의 외부 명령 실행시에 선택된 동작 모드 신호(구체적으로는 CL1 신호~CL3 신호)가 시작됨으로써 행해진다. 구체적으로는 제4a도에 도시된 바와 같이, SDRAM(1)의 칩상의 외부 단자(ADD)로부터 모드 레지스터(2)에 모드 어드레스를 지정하기 위해서 어드레스 데이타로서 칩상의 어드레스 입력 단자(ADD)로부터 외부 입력되는 a0~a6, a8 및 a9를 이용하여 소정의 데이타를 입력함으로써, 각종의 동작 모드 신호를 설정할 수 있다.
이러한 종래의 모드 레지스터 제어회로(9)에서는 SDRAM(1)의 전원 공급시에 SDRAM(1)의 외부로부터 입력되는 외부 명령이 모드 레지스터 판독의 외부 명령이었을 경우, 또는 SDRAM(1)의 내부 래치 수단(구체적으로는 외부 명령 래치부나 외부 어드레스 래치부 등)의 내용이 모드 레지스터 판독의 외부 명령으로 판단했을 경우에, SDRAM(1)의 출력 트랜지스터(제4a도 중에 도시된 outTr3)가 로우 임피던스 상태가 될 수 있었다. 이 로우 임피던스 상태는 후술하는 문제점을 야기한다.
또한, 전원 공급이후의 SDRAM(1) 유휴 상태에 있어서, 모드 레지스터 판독의 외부 명령에 의한 데이타 출력이 가능으로 되어 있었기 때문에, 전원 공급 이후에 SDRAM(1)의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령으로 판정되면, SDRAM(1)의 출력 트랜지스터로부터 모드 레지스터 내부의 모드 데이타가 판독 가능하게 된다.
다음에, 제4b도의 타이밍도를 참조하여 모드 레지스터 제어회로(9)에 있어서의 모드 레지스터 세트의 외부 명령 또는 모드 레지스터 판독의 외부 명령의 실행 동작을 더욱 구체적으로 설명한다.
제4b도의 타이밍도에 도시된 바와 같이, SDRAM(1)의 내부 CLOCK(제4b도의 (b-1) 중에 도시된 외부 클록 신호(clkiz), 칩상의 외부 클록 단자(CLK)로부터 내부 클록 발생부를 통해 외부 입력되는 신호)에 동기하여 모드 레지스터 세트의 외부 명령 또는 모드 레지스터 판독의 외부 명령을 선택하기 위한 소정의 데이타(제4b도의 (b-2) 중에 도시된 a0~a6, a8 및 a9)가 모드 레지스터(2)에 입력된다. 또, 모드 레지스터 세트의 외부 명령, 모드 레지스터 판독 명령 실행시의 입력으로, 다른것은 a08 핀의 신호인 a8(모드 어드레스를 지정하기 위해서 어드레스 데이타로서 칩상의 어드레스 입력 단자(ADD)로부터 외부 입력되는 신호, 즉, 모드 설정 신호)뿐이며, L인 모드 레지스터 세트, 논리 레벨이 H인 모드 레지스터 판독으로 하고 있다.
계속해서, 모드 레지스터 제어회로(9)는 SDRAM(1)의 내부에서 생성된 mrspz 신호(제4b도의 (b-3) 참조: 모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독의 외부 명령의 양방에서 칩상의 외부 명령 래치부에 의해 생성되는 신호로서 외부 클록 신호(clkiz)와 동기하여 생성되는 신호)와 모드 설정 신호(a8)와의 합성 신호인 레지스터 판독 신호(rgrz)(제4b도의 (b-4) 참조)를 생성한다.
계속해서, 레지스터 판독 신호(rgrz)를 래치한 신호인 구동 신호(mrrz)(제4b도의 (b-5)참조, 구체적으로는 칩상에 모드 레지스터 제어회로(9)에 의해 생성된다)가 생성된다. 이 구동 신호(mrrz)는 다음 외부 클록 신호(clkiz)가 발생될 때까지 유지된다. 구동 신호(mrrz)에 따라서, 출력 트랜지스터(outTr3)로부터 모드 레지스터(2)의 내용인 모드 선택 신호(제4a도중에 도시된 MRDZ)가 출력된다(제4b도의 (b-6) 참조).
그러나, 이러한 SDRAM(1)에 이용되는 종래의 모드 레지스터 제어회로(9)에서는 전원 공급시에 SDRAM(1)의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령이라고 판정된 경우, 또는 전원 공급시 이후의 유휴 상태에 있어서 SDRAM(1)의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령이라고 검출된 경우, SDRAM(1)의 출력 트랜지스터로부터 모드 레지스터 내부의 모드 데이타가 판독되어 SDRAM(1)의 출력 트랜지스터(outTr3)가 로우 임피던스 상태가 되기 때문에, 전원 공급시 또는 전원 공급시 이후의 유휴 상태에 있어서 SDRAM(1)의 출력 트랜지스터(outTr3)에 이상전류가 흐르게 된다는 문제점이 있었다.
본 발명은 이러한 종래의 문제점에 착안하여 이루어진 것으로, 전원 공급시에 SDRAM의 외부 출력 단자(상술한 DQ에 상당)의 상태가 모드 레지스터 판독의 외부 명령이라고 판정된 경우, 또는 전원 공급시 이후의 유휴 상태에 있어서 SDRAM의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령이라고 검출된 경우에 있어서도, SDRAM의 출력 트랜지스터가 로우 임피던스 상태가 되지 않도록 하기 위한 제어부를 SDRAM(구체적으로는 MRGCTL)에 설치함으로써, SDRAM의 전원 공급시 또는 전원 공급시 이후의 유휴 상태에 있어서 SDRAM의 출력 트랜지스터에 이상전류가 흐르지 않도록 할 수 있는 모드 레지스터 제어회로를 제공하는 것을 목적으로 하고 있다.
청구항 1에 기재한 모드 레지스터 제어회로(10)는 반도체 장치(40)의 모드 레지스터의 독출 동작을 외부 명령 신호와 외부 클록 신호에 동기하여 제어하기 위해 반도체 장치(40) 내에 설치된 모드 레지스터 제어회로(10)로서, 제1제어부(102)를 구비하여 이루어진다. 이 제1제어부(102)는 반도체 장치(40)의 전원 공급시에 모드 레지스터의 독출 동작을 지시하는 외부 명령인 모드 레지스터의 판독의 실행을 내부적으로 비활성화하여 모드 레지스터의 독출 동작을 억제하기 위한 수단이다.
이러한 제1제어부(102)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다.
청구항 2에 기재한 제1제어부(102)는 제1항에 기재한 제1제어부(102)로서, 반도체 장치(40)의 전원 공급시에, 반도체 장치(40)의 외부 단자로부터 입력되는 외부 명령 또는 외부 어드레스를 유지하기 위한 래치부의 전원 공급시에 있어서 불확정 상태의 초기화를 지시하기 위한 초기화 신호를 이용하여, 모드 레지스터 판독의 외부 명령의 실행을 내부적으로 비활성화하기 위한 수단이다.
이러한 제1제어부(102)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다.
청구항 3에 기재한 모드 레지스터 제어회로(10)는 반도체 장치(40)의 모드 레지스터의 독출 동작을 외부 명령과 외부 클록에 동기하여 제어하기 위해 반도체 장치(40)내에 설치된 모드 레지스터 제어회로(10)로서, 제2제어부(104)를 구비하여 이루어진다. 이 제2제어부(104)는 반도체 장치(40)의 전원 공급시에 검지한 외부 명령이 모드 레지스터의 독출 동작을 지시하는 모드 레지스터 판독이외의 외부 명령이었던 것을 검지했을 때에, 전원 전압의 안정후에 모드 레지스터 세트의 명령이 실행되지 않는 경우라도 즉시 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하기 위한 수단이다.
이러한 제2제어부(104)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 한번이라도 모드 레지스터 판독의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도 SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다.
청구항 4에 기재한 모드 레지스터 제어회로(10)는 반도체 장치(40)의 모드 레지스터의 독출 동작을 외부 명령과 외부 클록에 동기하여 제어하기 위해 반도체 장치(40)내에 설치된 모드 레지스터 제어회로(10)로서, 제3제어부(106)를 구비하여 이루어진다. 이 제3제어부(106)는 반도체 장치(40)의 전원 공급이후에 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지했을 경우에, 모드 레지스터에 있어서의 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하기 위한 수단이다.
이러한 제3제어부(106)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 한번이라도 모드 레지스터 세트의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도 SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다.
청구항 5에 기재한 모드 레지스터 제어회로(10)는 제3항 내지 제4항에 기재한 모드 레지스터 제어회로(10)로서, 제2제어부(104)와 제3제어부(106)를 구비하여 이루어진다. 이 모드 레지스터 제어회로(10)에 있어서는 반도체 장치의 전원 공급시에 검지한 외부 명령이 모드 레지스터의 독출 동작을 지시하는 모드 레지스터 판독이외의 외부 명령이었던 것을 검지했을 때에, 제2제어부가 전원 전압의 안정후에 모드 레지스터 세트의 외부 명령이 실행되지 않는 경우라도 즉시 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시한다. 또 반도체 장치의 전원 공급이후에 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지한 경우에, 제3제어부가 모드 레지스터에 있어서의 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시한다.
이러한 제2제어부(104) 및 제3제어부(106)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, SDRAM(40)의 출력 트랜지스터(OutTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 세트의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 SDRAM(40)의 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다.
청구항 5에 기재한 반도체 장치(40)는 제1항 내지 제5항에 기재한 모드 레지스터 제어회로(10)와, 전원 상승시에 래치 회로를 초기화하기 위한 초기화 신호를 생성하는 초기화 신호 발생 회로(101)와, 외부 클록에 따라서 외부 클록 신호(clkiz)를 생성하는 내부 클록 발생부(102)와, 메모리 셀 어레이(113)와, 메모리 셀 어레이(113)에 대한 데이타의 독출 및 기록을 행하기 위한 독출/기록 회로(130)와, 외부와 데이타 어드레스 및 명령의 입출력을 행하는 입출력 회로(140)와, 입출력 회로의 동작 모드를 유지하는 모드 레지스터(20)와, 모드 레지스터의 독출 동작을 외부 클록에 동기하여 제어하는 모드 레지스터 제어회로(111)를 구비하여 이루어진다.
이러한 모드 레지스터 제어회로(10)를 설치함으로써, 반도체 장치(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 판독의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있는 반도체 장치(40)를 실현할 수 있다.
제1도는 본 발명의 모드 레지스터 제어회로를 도시하는 회로도.
제2a도는 본 발명의 제1실시의 형태를 도시하는 회로도.
제2b도는 그 동작을 설명하기 위한 타이밍도.
제3a도는 본 발명의 제2실시의 형태를 도시하는 회로도.
제3b도 및 제3c도는 그 동작을 설명하기 위한 타이밍도.
제4a도는 종래의 모드 레지스터 제어회로 및 이것에 의해 제어되는 모드 레지스터를 도시하는 회로도.
제4b도는 그 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 모드 레지스터 제어회로 102 : 제1제어부
104 : 제2제어부 106 : 제3제어부
20 : 모드 레지스터 30 : 출력 트랜지스터(outTr)
40 : 반도체 장치 sttz : 초기화 신호
이하, 도면에 기초하여 본 발명의 실시의 형태를 설명한다.
본 발명의 제1실시의 형태 내지 제2실시의 형태에 나타나는 모드 레지스터 제어회로(10) 및 이것을 이용한 반도체 장치(40)는 데이타 전송 속도를 고속(예컨대, 100M 바이트/초 이상)으로 할 수 있는 SDRAM이다. 모드 레지스터 제어회로(10)는 반도체 장치(SDRAM)(40)를 제어하는 것이다.
처음에, SDRAM(40)의 기본 구조를 개략 설명한다.
제1도는 본 발명의 모드 레지스터 제어회로(10)를 도시하는 기능 블록도이다.
외부 클록 신호(clkiz)는 칩상의 외부 클록 단자(CLK)(116)로부터 외부 입력되는 신호이며, 초기화 신호(sttz)는 전원 상스시에 칩내의 래치 회로(구체적으로는 외부 명령 래치 회로(103), 외부 어드레스 래치 회로(104))의 초기화를 지시하기 위해 칩상의 초기화 신호 발생 회로(101)가 생성하는 신호이며, mrspz 신호는 명령 입력 단자(CTL)(117)에 외부 입력된 모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독의 외부 명령의 양방에 따라 칩상의 외부 명령 래치 회로(103)에 의해 생성되는 신호로서 외부 클록 신호(Clkiz)와 동기하여 생성되는 신호이며, 모드 설정 신호(a8)는 칩상의 어드레스 입력 단자ADD(118)에 외부 입력된 모드 어드레스를 지정하기 위한 어드레스 데이타에 따라 외부 어드레스 래치 회로(104)가 생성하는 신호이다.
외부 클록 단자(CLK)(116), 명령 입력 단자(CTL)(117), 어드레스 입력 단자(ADD)(118)와, 출력 단자(DQ)(119)는 SDRAM(40)의 칩상에 설치된 외부 단자(116,117,118,119)이다.
초기화 신호 발생 회로(101)는 전원 상승시에 칩내의 래치 회로(구체적으로는 외부 명령 래치 회로(103)와, 외부 어드레스 래치 회로(104))의 초기화를 지시하기 위한 초기화 신호(sttz)를 생성하는 수단이다.
내부 클록 발생 회로(102)는 외부 클록 단자(CLK)(116)로부터 외부 입력되는 외부 클록 신호(clkiz)로부터 내부에서 사용하는 클록 신호를 생성하는 수단이다.
외부 어드레스 래치 회로(104)는 내부 클록 발생 회로(102)로부터의 외부 클록 신호(clkiz)에 동기하여 외부 어드레스 신호(어드레스 입력 단자(ADD)(118)에 외부 입력된 신호)를 래치하는 수단이다. 외부 어드레스 신호는 외부 어드레스 신호(a0~a6, a9) 및 모드 설정 신호(a8)에 의해 설정할 수 있다. 외부 어드레스 디코드 회로(109)는 외부 어드레스 신호로부터 설정 모드를 생성하는 수단이다.
외부 명령 래치 회로(103)는 내부 클록 발생 회로(102)로부터의 외부 클록 신호(Clkiz)에 동기하여 외부 명령 신호(명령 입력 단자(CTL)(117)에 외부 입력된 모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독의 외부 명령)를 래치하는 수단이다.
외부 명령 디코드 회로(110)는 외부 명령 신호로부터 모드 레지스터 세트등의 내부 명령을 생성하는 수단이다.
모드 레지스터 제어회로(제1도중에 도시된 MRGCTL)(10)은 외부 어드레스 신호(a0~a6, a9), 모드 설정 신호(a8) 및 mrspz 신호에 따라 모드 레지스터 세트의 외부 명령 또는 모드 레지스터 판독의 외부 명령을 실행하고, 모드 레지스터(20)의 세트 동작을 지시하는 레지스터 세트 신호(rgwz)를 생성하여 다시 모드 레지스터 판독의 제어를 지시하는 레지스터 판독 신호(rgrz)를 생성하는 수단이다.
모드 레지스터 제어회로(111)는, 레지스터 판독 신호(rgrz)에 따라서, 출력 트랜지스터 제어회로(120)에 출력 트랜지스터(outTr)(30)의 구동을 지시하기 위한 구동 신호(mrrz)를 생성하는 수단이다.
모드 레지스터(20)는 레지스터 판독 신호(rgrz), 외부 어드레스 신호(a0~a6, a9)에 따라서, 모드 레지스터(20)의 내용인 모드 선택 신호(MRDZ)를 생성하는 수단이다.
출력 트랜지스터 제어회로(120)는 모드 선택 신호(MRDZ)에 따라서, 출력 트랜지스터(outTr)(30)의 제어를 실행하는 수단이다.
메모리 셀 어레이(113)는 데이타를 비트 단위로 기억하는 메모리 셀이 소정의 구조로 집적되어 구성된 것으로, 기록 증폭기 회로(107)로부터의 기록 데이타를 기억하는 수단이다.
센스 증폭기(112)는 메모리 셀 어레이(113)상의 메모리 셀내에 기억되어 있는 데이타를 독출하여 일시적으로 유지하여 센스 버퍼(114)에 전송하기 위한 수단이다. 또는 센스 버퍼(114)에 유지되어 있는 기록 증폭기 회로(107)로부터의 기록 데이타를 일시적으로 유지하기 위한 수단이기도 하다.
센스 버퍼(114)는 센스 증폭기(112)가 독출한 데이타, 또는 기록 증폭기 회로(107)로부터 전송된 기록 데이타를 일시적으로 유지하기 위한 수단이다.
파이프 라인(115) 및 파이프 라인(108)으로 이루어지는 2단 구성의 파이프 라인 수단은 외부 클록 신호(clkiz)에 동기하여 센스 버퍼(114)내에 유지되어 있는 데이타를 병렬로 독출하기 위한 파이프 라인 처리를 실행하기 위한 수단이다.
기록 데이타 래치 회로(105)는 외부 입력 단자(DQ)(119B)로부터 입력된 데이타를 일시적으로 유지하기 위한 수단이다.
기록 증폭기 회로(107)는 외부 클록 신호(clkiz)에 동기하여 기록 데이타 래치 회로(105)에 유지되어 있는 데이타를 센스 버퍼(114)에 기록하기 위한 수단이다.
기록 제어회로(106)는 외부 클록 신호(CIki2)에 동기하여 기록 데이타 래치 회로(105)에 있어서의 래치 동작 및 기록 증폭기 회로(107)에 있어서의 기록 동작을 제어하는 수단이다.
다음에, SDRAM(40)에 있어서, 본 발명의 실시의 형태에 관련된 이러한 동작 모드를 개략 설명한다.
SDRAM(40)은 외부 클록 단자(116)에서 공급하는 고속의 동기 클록과 합하여, 100M 바이트/초 이상의 데이타 전송 속도로 데이타를 출력할 수 있다. 이러한 SDRAM(40)에 있어서는 모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독되는 동작 모드가 존재한다.
여기서, 모드 레지스터 세트의 외부 명령이란, CAS 회전 지연 동작 모드(CL), 버스트 랭스 동작 모드(BL), 버스트 타입 등을 모드 레지스터(2)에 설정함으로써, 어떠한 동작 모드로 SDRAM(40)을 사용할 것인지를 외부에서 설정하는 동작 모드인 것이다.
각종 동작 모드의 설정은 모드 레지스터 세트의 명령 실행시에 선택된 동작 모드 신호(구체적으로는 CL1 신호~CL3 신호)가 시작됨으로써 행해진다. 구체적으로는 제2a도 내지 제3a도에 도시된 바와 같이, 모드 레지스터(2)에 a0~a6 및 a9를 이용하여 소정의 데이타를 입력함으로써 각종 동작 모드를 설정할 수 있다. 또한 모드 레지스터 판독의 외부 명령이란 SDRAM(40)의 칩내부가 지금 어떠한 동작 모드에 설정되어 있는지를 SDRAM(40)의 칩상의 DQ(외부 출력 단자(119A) 또는 외부 입력 단자(119B))로부터 데이타로서 출력시키고 확인하는 동작 모드인 것이다. 구체적으로는 모드 선택 신호(제2a도 내지 제3a 중에 도시된 MRDZ)를 DQ(외부 출력 단자(119A) 또는 외부 입력 단자(119B))에 접속된 출력 트랜지스터(제2a도 내지 제3a도 중에 도시된 outTr(30))로부터 데이타 아웃하는 동작 모드를 의미하는 것이다.
다음에, SDRAM(40)에 대한 기본 동작을 개략 설명한다.
SDRAM(반도체 장치)(40)는 내부 클록 발생 회로(101)가 생성하는 외부 클록 신호(clkiz) 및 칩상의 외부 클록 단자(CLK)(116)로부터 내부 클록 발생 회로(101)를 통해 외부 입력되는 신호)를 수신하면, 이들에 동기하여 모드 레지스터 세트의 외부 명령 또는 모드 레지스터 판독의 외부 명령을 선택하기 위한 소정의 데이타(a0~a6, a8 및 a9)가 모드 레지스터(20)에 입력된다. 또, 모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독의 명령의 실행시의 입력으로, 다른것은 a08 단자(도시하지 않음)의 신호인 a8(모드 어드레스를 지정하기 위해 어드레스 데이타로서 칩상의 어드레스 입력 단자(ADD)(118)로부터 외부 입력도는 신호, 즉, 모드 설정 신호)뿐이며, L인 모드 레지스터 세트 및 논리 레벨이 H인 모드 레지스터 판독으로 하고 있다.
계속해서, 모드 레지스터 제어회로(10)는 SDRAM(반도체 장치)(40)의 내부에서 생성된 mrspz 신호(모드 레지스터 세트의 외부 명령 및 모드 레지스터 판독의 외부 명령의 양방에서 칩상의 외부 명령 래치 회로(104)에 의해 생성되는 신호로서 외부 클록 신호(clkiz)와 동기하여 생성되는 신호)와 모드 설정 신호(a8)와의 합성 신호인 레지스터 판독 신호(rgrz)를 생성한다.
계속해서, 레지스터 판독 신호(rgrz)를 래치한 신호인 구동 신호(mrrz)(구체적으로는 칩상에 모드 레지스터 제어회로(10)에 의해 생성된다)가 생성된다. 이 구동 신호(mrrz)는 다음 외부 클록 신호(Clkiz)가 발생할 때까지 유지된다. 구동 신호(mrrz)에 따라서, 출력 트랜지스터(outTr)(30)로부터 모드 레지스터(20)의 내용인 모드 선택 신호(MRDZ)가 출력된다.
이하에 개개의 실시의 형태를 설명한다.
처음에, 본 발명의 제1실시의 형태를 설명한다.
제2a도는 본 발명의 제1실시의 형태를 도시하는 회로도, 제2b도는 그 동작을 설명하기 위한 타이밍도이다.
제1실시 형태의 모드 레지스터 제어회로(제2a도에 도시된 MRGCTL)(10)는 SDRAM(40)의 모드 레지스터의 독출 동작을 외부 명령 신호와 외부 클록 신호에 동기하여 제어하기 위해 SDRAM(40) 내에 설치된 반도체 장치(10)로서, 제1제어부(102)를 구비하여 이루어진다.
제1제어부(102)는 SDRAM(40)의 전원 공급시에, 모드 레지스터의 독출 동작을 지시하는 외부 명령인 모드 레지스터 판독의 실행을 내부적으로 비활성화하여 모드 레지스터의 독출 동작을 억제하기 위한 수단이다. 또 제1제어부(102)는 SDRAM(40)의 전원 공급시에 SDRAM(40)의 외부로부터 입력되는 외부 명령 또는 외부 어드레스를 유지하기 위한 래치 회로(구체적으로는 외부 명령 래치 회로(103), 외부 어드레스 래치 회로(104))의 전원 공급시에 있어서의 불확정 상태의 초기화를 지시하기 위한 초기화 신호(sttz)를 이용하여 모드 레지스터 판독의 외부 명령의 실행을 내부적으로 비활성화하기 위한 수단이다.
구체적으로는 전원 공급시에 래치 회로(구체적으로는 외부 명령 래치 회로(103), 외부 어드레스 래치 회로(104))의 플립플롭 회로등의 불안정 상태에 있는 논리 소자를 소정 전위(구체적으로는 H 또는 L 중 어느 하나의 논리 레벨)로 하기 위해서 이용되는 초기화 신호(sttz)에 의해, 전원 공급시는 어떠한 시간이라도, 모드 레지스터의 독출 동작을 억제하고, 모드 레지스터(20)를 독출 동작으로 설정하기 위한 명령이 출력되지 않도록 제1제어회로(102)가 생성하는 금지 신호(setz)를 논리 레벨 H로 설정하고 있다. 이것에 의해, SDRAM(40)의 내부적으로는 전원 공급시에 모드 레지스터 판독의 외부 명령이 되는 일은 없으므로, 출력 트랜지스터(30)가 로우 임피던스 상태가 되는 일은 없어진다.
또 제1제어부(102)는 SDRAM(40)의 전원 공급후에, 모드 레지스터 판독의 외부 명령을 실행할 수 있도록, 한번이라도 모드 레지스터 세트의 외부 명령이 실행되었을 때에, 제1제어부(102)가 생성하는 금지 신호(setz)를 논리 레벨 L로 설정하고 있다.
구체적으로 제1제어부(102)는 모드 레지스터 세트시에 출력되는 신호(레지스터 세트 신호: rgwz)와 동질의 신호를 이용하여 초기화 신호(sttz)에 의해 고정하고 있는 래치 회로(구체적으로는 외부 명령 래치 회로(103), 외부 어드레스 래치 회로(104))의 플립플롭 회로에 리셋을 걸고, 금지 신호(setz)를 논리 레벨 L로 고정하고 있다.
이것에 의해 제1제어부(102)는 모드 레지스터 세트의 외부 명령의 실행을 가능하게 하고 있다.
제2b도의 타이밍도를 참조하여 제1실시 형태의 구체적인 동작을 설명한다.
제2b도의 위상(phase)(1)에 있어서는, 먼저 모드 레지스터 판독의 외부 명령을 실행해 보았지만, 제1제어부(102)가 생성하는 금지 신호(setz)가 논리 레벨 H이기 때문에, 모드 레지스터 제어회로(10)가 생성하는 레지스터 판독 신호(rgrz)가 논리 레벨 L 고정이 되고, 출력 트랜지스터(30)가 하이임피던스 상태로 유지된 상태가 표시되고 있다.
제2b도의 위상(2)에 있어서는, 다음에 모드 레지스터 세트의 외부 명령을 실행하기 위해, 모드 설정 신호(a8)가 논리 레벨 L로 세트업되고, 계속해서 모드 레지스터 제어회로(10)에 의해서 레지스터 세트 회로(rgwz)가 출력되며, 모드 레지스터(20)가 세트되는 동시에, 제1제어부(102)가 생성하는 금지 신호(Setz)가 논리 레벨 L로 래치되어 구동 신호(mrrz)가 생성되고, 이 이후의 외부 명령 입력시에 모드 레지스터 판독의 외부 명령이 가능해진 상태가 표시되고 있다.
제2b도의 위상(3)에 있어서는 위상(2)의 동작에 의해, 제1제어부(102)가 생성하는 금지 신호(setz)가 논리 레벨 L로 설정되어 있기 때문에, 모드 레지스터 제어회로(10)가 생성하는 레지스터 판독 신호(rgrz)로의 패스가 활성화된 상태가 표시되고 있다. 또한, 모드 레지스터 판독의 외부 명령을 행하기 위해, 모드 설정 신호(a8)가 논리 레벨 H로 세트되고, 내부 CLK에 동기한 mrspz 신호가 발생되며, 모드 레지스터 제어회로(10)가 생성하는 레지스터 판독 신호(rgrz)가 출력됨으로써, 출력 트랜지스터(30)로부터 모드 레지스터(20)의 내용인 모드 선택 신호(MRDZ)가 출력된 상태가 표시되고 있다.
제2b도의 위상(4)에 있어서는 내부 CLK에 의해, 출력 트랜지스터(30)가 하이임피던스 상태로 리셋되고, 동작이 완료된 상태가 표시되고 있다.
이상 설명한 바와 같이 본 발명의 제1실시 형태의 모드 레지스터 제어회로(10)에 따르면, 이러한 제1제어부(102)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, SDRAM(40)의 출력 트랜지스터(30)에 이상전류가 흐르지 않도록 할 수 있다.
다음에, 도면에 기초하여 제1실시 형태의 반도체 장치(SDRAM)(40)를 설명한다.
반도체 장치(SDRAM)(40)는 제1도에 도시된 바와 같이, 모드 레지스터 제어회로(10)와, 전원 상승시에 래치 회로를 초기화하기 위한 초기화 신호(sttz)를 생성하는 초기화 신호 발생 회로(101)와, 외부 클록에 따라 외부 클록 신호(clkiz)를 생성하는 내부 클록 발생부(102)와, 메모리 셀 어레이(113)와, 메모리 셀 어레이(113)에 대한 데이타의 독출 및 기록을 행하기 위한 독출/기록 회로(130)와, 외부와의 데이타 어드레스 및 명령의 입출력을 행하는 입출력 회로(140)와, 입출력 회로의 동작 모드를 유지하는 모드 레지스터(20)와, 모드 레지스터의 독출 동작을 외부 클록에 동기하여 제어하는 모드 레지스터 제어회로(111)를 구비하여 이루어진다.
독출/기록 회로(130)는 전술한 기록 데이타 래치 회로(105), 기록 제어회로(106), 기록 증폭기 회로(107), 파이프 라인(108), 센스 증폭기(112), 센스 버퍼(114), 파이프 라인(115)으로 구성된다.
입출력 회로(140)는 전술한 외부 회로 명령 래치 회로(103), 외부 회로 어드레스 래치 회로(104), 외부 회로 어드레스 디코드 회로(109), 외부 회로 명령 디코드 회로(110), 출력 트랜지스터 제어회로(120)로 구성된다.
이러한 모드 레지스터 제어회로(10)를 설치함으로써, 본 발명의 제1실시 형태의 반도체 장치(40)는, 반도체 장치(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 세트의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있는 것이 실현된다.
다음에, 본 발명의 제2실시의 형태를 설명한다.
제3a도는 본 발명의 제2실시 형태를 도시하는 회로도, 제3b도 및 제3c도는 그 동작을 설명하기 위한 타이밍도이다.
제2실시 형태의 모드 레지스터 제어회로(제3a도중에 도시된 MRGCTL)(10)는 제3a도에 도시된 바와 같이, 제2제어부(104)와 제3제어부(106)를 구비하여 이루어진다.
제2제어부(104)는 SDRAM(40)의 전원 공급시에 검지한 외부 명령이 모드 레지스터의 독출 동작을 지시하는 모드 레지스터 판독이외의 외부 명령이었던 것을 검지했을 때에, 전원 전압의 안정후에 모드 레지스터 세트의 명령이 실행되지 않는 경우라도 즉시 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하기 위한 수단이다.
제3제어부(106)는, SDRAM(40)의 전원 공급이후에, 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지한 경우에, 모드 레지스터에 있어서의 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하기 위한 수단이다.
즉, 제2실시 형태의 모드 레지스터 제어회로(10)는 제2제어부(104)와 제3제어부(106)를 설치함으로써, 제1실시 형태의 모드 레지스터 제어회로(10)의 기능에 덧붙여서, 전원 공급시에, 모드 레지스터(20)에 래치되어 있는 모드 레지스터 세트의 외부 명령이외의 외부 명령의 동작 모드 타입의 판독(독출 동작)가 가능해지고, 모드 레지스터 세트의 외부 명령이 실행되지 않는 경우라도, 모드 레지스터 세트의 외부 명령이외의 외부 명령이면 모드 레지스터 판독의 외부 명령이 실행되어 통상대로 내부 동작을 실행할 수 있게 된다.
다음에 제3b도의 타이밍도를 참조하여 모드 레지스터 판독의 외부 명령으로 판정된 경우(즉, a8=H)에 있어서의 제2실시의 형태가 구체적인 동작을 설명한다.
제3b도의 위상(1)에 있어서는 내부 CLK에 동기한 mrspz 신호 mrsqz 신호 및 모드 설정 신호(a8)가 함께 논리 레벨 H로 설정됨으로써, 제2제어부(104)에 의해 세트 신호(setR)가 논리 레벨 L로 설정되는 동시에, 제2제어부(104)에 의해 논리 레벨 L로 설정된 세트 신호(setR)가 전원 공급이후도 논리 레벨 L 상태로 유지되는 동작이 표시되고 있다.
제3b도의 위상(2)에 있어서는 초기화 신호(stt2)와 제2제어부(104)에 의해서 논리 레벨 L로 설정된 세트 신호(setR)에 따라서, 제3제어부(106)가 금지 신호(setz)를 논리 레벨 H로 래치하는 동작이 표시되고 있다. 이것에 의해, 전원 공급에 의한 기동시에 출력 트랜지스터(30)가 로우 임피던스 상태가 되어 이상전류가 흐르는 것을 회피할 수 있다.
제3b도의 위상(3)에 있어서는 모드 레지스터 세트의 외부 명령이 한번 실행되면 모드 레지스터 제어회로(10)에 의해서 레지스터 세트 신호(rgwz)가 출력되고, 모드 레지스터(20)가 세트됨과 동시에, 제3제어부(106)가 생성하는 금지 신호(setz)가 논리 레벨 L로 래치되어, 구동 신호(mrrz)가 생성되고, 이 이후의 외부 명령 입력시에 모드 레지스터 판독의 외부 명령이 가능해진 상태가 표시되고 있다.
제3b도의 위상(4)에 있어서는 위상(3)의 동작에 의해, 제3제어부(106)에 의해 금지 신호(setz)가 논리 레벨 L로 설정되어 있기 때문에, 모드 레지스터 제어회로(10)가 생성하는 레지스터 판독 신호(rgrz)로의 버스가 활성화된 상태가 표시되고 있다. 또한, 모드 레지스터 판독의 외부 명령을 행하기 위해, 모드 설정 신호(a8)가 논리 레벨 H로 세트되고, 내부 CLK에 동기한 mrspz 신호가 발생되며, 모드 레지스터 제어회로(10)가 생성하는 레지스터 판독 신호(rgrz)가 출력됨으로써, 출력 트랜지스터(30)로부터 모드 레지스터(20)의 내용인 모드 선택 신호(MRDZ)가 출력된 상태가 표시되고 있다.
다음에 제3c도의 타이밍도를 참조하여 모드 레지스터 판독의 외부 명령이 아니라고 판정된 경우(즉, a8=L)에 있어서의 제2실시 형태의 구체적인 동작을 설명한다.
제3c도의 위상(1)에 있어서는 mrsqz 신호 또는 모드 설정 신호(a8)가 논리 레벨 L인 것에 따라, 논리 레벨 L로 설정된 세트 신호(setR)가 제2제어부(104)에 의해서 논리 레벨 H 고정이 되고 전원 공급이후도 논리 레벨 H 고정으로 유지되어 있는 상태가 표시되고 있다.
제3c도의 위상(2)에 있어서는, 따라서, 제3제어부(106)에 의해 금지 신호(setz)가 논리 레벨 L로 래치됨으로써, 모드 레지스터 판독의 외부 명령이 아니라고 판정되고, 출력 트랜지스터(30)가 로우 임피던스 상태가 되지 않는 상태가 표시되고 있다.
제3c도의 위상(3)에 있어서는, 제3제어부(106)에 의해 금지 신호(setz)가 논리 레벨 L로 래치되어 있는 것에 의해, 모드 레지스터 판독의 외부 명령이 가능한 상태가 되고, 전원 기동시의 레지스터의 내용을 독해할 수 있는 상태가 표시되고 있다.
이상 설명한 바와 같이 본 발명의 제2실시 형태의 모드 레지스터 제어회로(10)에 따르면, 이러한 제2제어부(104) 및 제3제어부(106)를 설치함으로써, SDRAM(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령을 할 수 없도록 하고, 출력 트랜지스터(3) 하이임피던스 상태로 유지하는 것으로, SDRAM(40)의 출력 트랜지스터(30)에 이상전류가 흐르지 않도록 할 수 있다.
또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 판독의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 SDRAM(40)의 출력 트랜지스터(30)에 이상전류가 흐르지 않도록 할 수 있다.
다음에, 도면에 기초하여 제2실시 형태의 반도체 장치(SDRAM)(40)를 설명한다.
반도체 장치(SDRAM)(40)는 제1도에 도시된 바와 같이, 모드 레지스터 제어회로(10)와, 전원 상승시에 래치 회로를 초기화하기 위한 초기화 신호(sttz)를 생성하는 초기화 신호 발생 회로(101)와, 외부 클록에 따라 외부 클록 신호를 생성하는 내부 클록 발생부(102)와, 메모리 셀 어레이(113)와, 메모리 셀 어레이(113)에 대한 데이타의 독출 및 기록을 행하기 위한 독출/기록 회로(130)와, 외부와의 데이타 어드레스 및 명령의 입출력을 행하는 입출력 회로(140)와, 입출력 회로의 동작 모드를 유지하는 모드 레지스터(20)와, 모드 레지스터의 독출 동작을 외부 클록에 동기하여 제어하는 모드 레지스터 제어회로(111)를 구비하여 이루어진다.
독출/기록 회로(130)는 전술한 기록 데이타 래치 회로(105), 기록 제어회로(106), 기록 증폭기 회로(107), 파이프 라인(108), 센스 증폭기(112), 센스 버퍼(114), 파이프 라인(115)으로 구성된다.
입출력 회로(140)는, 전술한 외부 회로 명령 래치 회로(103), 외부 회로 어드레스 래치 회로(104), 외부 회로 어드레스 디코드 회로(109), 외부 회로 명령 디코드 회로(110), 출력 트랜지스터 제어회로(120)로 구성된다. 이러한 모드 레지스터 제어회로(10)를 설치함으로써, 본 발명의 제2실시 형태의 반도체 장치(40)는 반도체 장치(40)의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 판독의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 출력 트랜지스터(outTr)(30)에 이상전류가 흐르지 않도록 할 수 있는 것이 실현된다.
본 발명에 관계된 모드 레지스터 제어회로에 따르면, 전원 공급시에 SDRAM의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령이라고 판정된 경우, 또는 전원 공급시 이후의 유휴 상태에 있어서 SDRAM의 외부 출력 단자(DQ)의 상태가 모드 레지스터 판독의 외부 명령이라고 검출된 경우에 있어서도, SDRAM의 출력 트랜지스터가 로우 임피던스 상태가 되지 않도록 하기 위한 제1제어부, 제2제어부, 또는 제3제어부를 SDRAM에 설치함으로써, SDRAM의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것이 가능해지고, 그 결과, SDRAM의 출력 트랜지스터에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 판독의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지고, 그 결과, SDRAM의 출력 트랜지스터에 이상전류가 흐르지 않도록 할 수 있다.
이러한 모드 레지스터 제어회로를 설치함으로써, SDRAM의 전원 공급시에 있어서, 모드 레지스터 판독의 외부 명령의 실행을 금지하는 것으로, SDRAM의 출력 트랜지스터(outTr)에 이상전류가 흐르지 않도록 할 수 있다. 또 전원 공급시 이후의 유휴 상태에 있어서도, 한번이라도 모드 레지스터 세트의 외부 명령이 행해지면, 그 후에는 모드 레지스터 판독의 외부 명령이 가능해지도록 하여 출력 트랜지스터(outTr)에 이상전류가 흐르지 않도록 할 수 있는 반도체 장치가 실현된다.

Claims (6)

  1. 반도체 장치의 모드 레지스터의 독출 동작을 외부 명령 신호와 외부 클록 신호에 동기하여 제어하기 위해서 반도체 장치내에 설치된 모드 레지스터 제어회로에 있어서, 상기 반도체 장치의 전원 공급시에, 상기 모드 레지스터의 독출 동작을 지시하는 외부 명령인 모드 레지스터 판독의 실행을 내부적으로 비활성화하여 상기 모드 레지스터의 독출 동작을 억제하기 위한 제1제어부를 구비하여 이루어지는 것을 특징으로 하는 모드 레지스터 제어회로.
  2. 제1항에 있어서, 상기 제1제어부는 상기 반도체 장치의 전원 공급시에, 상기 반도체 장치의 외부로부터 입력되는 외부 명령 또는 외부 어드레스를 유지하기 위한 래치부의 전원 공급시에 있어서의 불확정 상태의 초기화를 지시하기 위한 초기화 신호를 이용하여 상기 모드 레지스터 판독의 외부 명령의 실행을 내부적으로 비활성화하는 것을 특징으로 하는 모드 레지스터 제어회로.
  3. 반도체 장치의 모드 레지스터의 독출 동작을 외부 명령과 외부 클록에 동기하여 제어하기 위해서 반도체 장치내에 설치된 모드 레지스터 제어회로에 있어서, 상기 반도체 장치의 전원 공급시에 검지한 상기 외부 명령이 상기 모드 레지스터의 독출 동작을 지시하는 모드 레지스터 판독이외의 외부 명령이었던 것을 검지했을 때에 전원 전압의 안정후에 상기 모드 레지스터 세트의 외부 명령이 실행되지 않는 경우라도 즉시 상기 모드 레지스터 판독의 외부 명령의 실행을 상기 모드 레지스터에 지시하기 위한 제2제어부를 구비하여 이루어지는 것을 특징으로 하는 모드 레지스터 제어회로.
  4. 반도체 장치의 모드 레지스터의 독출 동작을 외부 명령과 외부 클록에 동기하여 제어하기 위해서 반도체 장치내에 설치된 모드 레지스터 제어회로에 있어서, 상기 반도체 장치의 전원 공급이후, 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지했을 경우에 상기 모드 레지스터에 있어서의 모드 레지스터 판독의 외부 명령의 실행을 상기 모드 레지스터에 지시하기 위한 제3제어부를 구비하여 이루어지는 것을 특징으로 하는 모드 레지스터 제어회로.
  5. 제3항 또는 제4항에 있어서, 상기 반도체 장치의 전원 공급시에 검지한 외부 명령이 모드 레지스터의 독출 동작을 지시하는 모드 레지스터 판독이외의 외부 명령이었던 것을 검지했을 때에, 상기 제2제어부가 전원 전압의 안정후에 모드 레지스터 세트의 명령이 실행되지 않는 경우라도 즉시 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 독촉하며; 상기 반도체 장치의 전원 공급이후에 한번이라도 모드 레지스터 세트의 외부 명령이 실행된 것을 검지한 경우에, 상기 제3제어부가 모드 레지스터에 있어서의 모드 레지스터 판독의 외부 명령의 실행을 모드 레지스터에 지시하는 것을 특징으로 하는 모드 레지스터 제어회로.
  6. 제1항 내지 제5항에 기재한 모드 레지스터 제어회로와, 전원 상승시에 래치 회로를 초기화하기 위한 초기화 신호를 생성하는 초기화 신호 발생 회로와, 외부 클록에 따라 외부 클록 신호를 생성하는 내부 클록 발생부와, 메모리 셀 어레이와, 메모리 셀 어레이에 대한 데이타의 독출 및 기록을 행하기 위한 독출/기록 회로와, 외부와의 데이타 어드레스 및 명령의 입출력을 행하는 입출력 회로와, 입출력 회로의 동작 모드를 유지하는 모드 레지스터와, 모드 레지스터의 독출 동작을 외부 클록에 동기하여 제어하는 모드 레지스터 제어회로를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
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