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JP6657963B2 - Ｍｏｓｆｅｔ - Google Patents

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Description

本発明は、ＭＯＳＦＥＴに関する。
従来、サファイア基板上に窒化ガリウム（ＧａＮ）をエピタキシャル成長して、トランジスタを形成していた（例えば、特許文献１および非特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００８−２４３９２７号公報
［非特許文献］
［非特許文献１］ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ２５ （２０１０） １２５００６ （１４ｐｐ）
［非特許文献２］ １．８ｍΩ・ｃｍ２ ｖｅｒｔｉｃａｌ ＧａＮ‐ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ‐ｅｆｆｅｃｔ‐ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ‐ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｆｏｒ １．２‐ｋＶ‐ｃｌａｓｓ ｏｐｅｒａｔｉｏｎ， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ８ ０５４１０１（２０１５）
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャネル形成領域をＧａＮで形成した場合には、閾値電圧（Ｖｔｈ）が設計値よりも低くなることがあった。また、チャネル形成領域をＧａＮで形成した場合には、オン状態におけるキャリアの移動度（μ）が設計値よりも低くなる場合があった。閾値電圧（Ｖｔｈ）およびキャリアの移動度（μ）設計値よりも低くなる原因は、不明であった。
本発明の第１の態様においては、窒化ガリウム基板と、エピタキシャル層と、ゲート絶縁膜と、ゲート電極とを備えるＭＯＳＦＥＴを提供する。エピタキシャル層は、窒化ガリウムのエピタキシャル層であってよい。エピタキシャル層は、窒化ガリウム基板上に設けられてよい。ゲート絶縁膜は、エピタキシャル層に直接接して設けられてよい。ゲート電極は、ゲート絶縁膜に接して設けられてよい。窒化ガリウム基板は１Ｅ＋６ｃｍ−２以下の転位密度を有してよい。エピタキシャル層は５Ｅ＋１７ｃｍ−３以下のｐ型不純物の濃度を有する領域を含んでよい。
エピタキシャル層の領域は、５Ｅ＋１６ｃｍ−３以下のｐ型の不純物濃度を有してよい。
ｐ型不純物は、マグネシウムを有してよい。
ゲート絶縁膜は、二酸化シリコンおよび酸化アルミニウムのいずれか、または、二酸化シリコンおよび酸化アルミニウムの積層膜を有してよい。
エピタキシャル層の領域はウェル領域であってよい。
ＭＯＳＦＥＴは、ゲート絶縁膜がエピタキシャル層の領域上に直接接して設けられる、プレーナーゲート型ＭＯＳＦＥＴであってよい。
エピタキシャル層は、トレンチ部を有してよい。トレンチ部には、ゲート絶縁膜およびゲート電極が設けられてよい。ＭＳＯＦＥＴは、トレンチ部の側壁に接して設けられたゲート絶縁膜がエピタキシャル層の領域に直接接して設けられる、トレンチゲート型ＭＯＳＦＥＴであってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態におけるＭＯＳＦＥＴ１００を示す断面概略図である。 第２実施形態におけるＭＯＳＦＥＴ２００を示す断面概略図である。 Ｍｇ濃度に対する移動度μおよび閾値電圧Ｖｔｈを示す図である。 第３実施形態におけるＭＯＳＦＥＴ３００を示す断面概略図である。 ＭＯＳＦＥＴ３００を製造する第１製法を示す図である。 ＭＯＳＦＥＴ３００を製造する第２製法を示す図である。 第４実施形態におけるＭＯＳＦＥＴ４００を示す断面概略図である。 ＭＯＳＦＥＴ４００を製造する第１製法を示す図である。 ＭＯＳＦＥＴ４００を製造する第２製法を示す図である。 第５実施形態におけるＭＯＳＦＥＴ５００を示す断面概略図である。 ＭＯＳＦＥＴ５００を製造する第１製法を示す図である。 ＭＯＳＦＥＴ５００を製造する第２製法を示す図である。 第６実施形態におけるＭＯＳＦＥＴ６００を示す断面概略図である。 ＭＯＳＦＥＴ６００を製造する第１製法を示す図である。 ＭＯＳＦＥＴ６００を製造する第２製法を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態におけるＭＯＳＦＥＴ１００を示す断面概略図である。ＭＯＳＦＥＴ１００は、基板１０と、エピタキシャル層２０と、ゲート絶縁膜３２と、ゲート電極３４と、ソース電極３６と、ドレイン電極３８とを備える。本例のＭＯＳＦＥＴ１００は、平坦なゲート電極３４およびゲート絶縁膜３２がエピタキシャル層２０のｐ型領域２２上に接して設けられる、プレーナーゲート型ＭＯＳＦＥＴである。なお、ゲート絶縁膜３２は、エピタキシャル層２０のｐ型領域２２上に直接接して設けられる。
本例において、「上」および「上方」とは、基板１０からエピタキシャル層２０に向かう方向であって、基板１０の主面に対する垂直な方向を意味する。図１において「上」および「上方」をＺ方向として示す。また、「下」および「下方」とは、「上」および「上方」の逆方向を意味する。
本例の基板１０は、窒化ガリウム（以下、ＧａＮ）の単結晶基板である。他の例において、基板１０は、ｎ＋型不純物を有する基板、すなわち、ｎ＋型ＧａＮ基板であってもよい。本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
本例のエピタキシャル層２０は、基板１０上に設けられたＧａＮのエピタキシャル層である。本例のエピタキシャル層２０は、ｐ型のエピタキシャル層である。本例のエピタキシャル層２０は、５Ｅ＋１７［ｃｍ−３］以下のｐ型不純物を有する。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。エピタキシャル層２０のＺ方向の面方位は、極性面であるｃ面以外の面であることが好ましい。本例において、エピタキシャル層２０のＺ方向の面方位は、ｍ面またはａ面であってよい。
エピタキシャル層２０は、有機金属気相成長法（ＭＯＣＶＤ）、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いて形成することができる。ＧａＮにおけるｐ型不純物は、マグネシウム（Ｍｇ）およびベリリウム（Ｂｅ）のうち一種類以上の元素であってよい。また、ＧａＮにおけるｎ型不純物は、酸素（Ｏ）およびシリコン（Ｓｉ）のうち一種類以上の元素であってよい。
本例では、有機金属気相成長法（ＭＯＣＶＤ）を用いる。この場合、ＴＭＧａ（Ｔｒｉｍｅｔｈｙｌｇａｌｉｕｍ）ガスと、アンモニア（ＮＨ３）ガスと、ＣｐＭｇ（Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ Ｍａｇｎｅｓｉｕｍ）とを含む混合ガスをチャンバ内に導入する。チャンバ内を温度８００℃〜１，２００℃および雰囲気圧力を大気圧（１０１３ｈＰａ）以下として、エピタキシャル層２０を形成してよい。なお、他の例において、Ｍｇに代えて、Ｂｅをｐ型不純物として用いてよい。この場合、ＣｐＭｇに代えて、ＤＭＢｅ（Ｄｉｍｅｔｈｙｌｂｅｒｙｌｌｉｕｍ）、ＤＥＢｅ（Ｄｉｅｔｈｙｌｂｅｒｙｌｌｉｕｍ）および（ＭｅＣｐ）２Ｂｅ（Ｂｉｓｍｅｔｈｙｌ Ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ Ｂｅｒｙｌｌｉｕｍ）のいずれかを用いてもよい。
本例のエピタキシャル層２０におけるｐ型不純物は、マグネシウム（Ｍｇ）である。エピタキシャル層２０におけるｐ型不純物の濃度は、チャンバ内へのＣｐＭｇの導入量により制御することができる。Ｂｅと比較してＭｇはドーピング濃度の制御方法が確立されているので、ｐ型不純物としてＭｇを用いることにより精密な濃度制御が可能である。
本例では、液体のＣｐＭｇをＮ２ガスでバブリングすることにより、気体のＣｐＭｇをチャンバ内へ導入する。その際、液体ＣｐＭｇの温度に応じてエピタキシャル層２０中のＭｇの濃度を制御することができる。具体的には、液体ＣｐＭｇの温度を下げると、エピタキシャル層２０中のＭｇの濃度を下げることをでき、液体ＣｐＭｇの温度を上げると、エピタキシャル層２０中のＭｇの濃度を上げることをできる。また、バブリングするＮ２ガスの流量を制御することで、Ｍｇの濃度を制御することも可能である。本例では、液体ＣｐＭｇの温度を−２０℃以上−１０℃以下の範囲で制御する。これにより、エピタキシャル層２０中のｐ型不純物濃度を５Ｅ＋１７［ｃｍ−３］以下に制御した。
エピタキシャル層２０は、ｎ＋型のソース領域２４およびｎ＋型のドレイン領域２５を有する。ソース領域２４およびドレイン領域２５は、エピタキシャル層２０の一部は最上面に露出する。ソース領域２４とドレイン領域２５とは離間して設けられる。ソース領域２４およびドレイン領域２５のｎ型の不純物濃度は、１Ｅ＋１９［ｃｍ−３］以上５Ｅ＋２０［ｃｍ−３］以下であってよい。ソース領域２４およびドレイン領域２５は、エピタキシャル層２０の一部をエッチング除去した後にｎ＋型ＧａＮを選択再成長させることにより形成してよい。また、ソース領域２４およびドレイン領域２５は、エピタキシャル層２０の一部にｎ型不純物をイオン注入することにより形成してよい。
ソース領域２４およびドレイン領域２５上に直接接してソース電極３６およびドレイン電極３８が各々設けられる。ソース電極３６およびドレイン電極３８は、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜との積層金属膜であってよい。本例では、半導体領域であるソース領域２４およびドレイン領域２５上に直接接して、Ｔｉ膜が設けられる。また、Ｔｉ膜上にＡｌ膜が設けられる。ソース電極３６およびドレイン電極３８は、ＭＯＳＦＥＴ１００のソース端子およびドレイン端子に各々電気的に接続する。
ｐ型のエピタキシャル層２０は、ｐ型領域２２を有する。ｐ型領域２２は、５Ｅ＋１７［ｃｍ−３］以下のｐ型不純物の濃度を有する。エピタキシャル層２０は、ソース領域２４とドレイン領域２５との間においてｐ型領域２２を有する。ゲート電極３４の直下であって、ソース領域２４とドレイン領域２５との間に位置するｐ型領域２２は、チャネル形成領域として機能する。ゲート絶縁膜３２は、ｐ型領域２２上の全てに直接接して設けられる必要はない。ゲート絶縁膜３２は、チャネル形成領域となるｐ型領域２２の少なくとも一部の上に直接接して設けられてよい。
ゲート絶縁膜３２は、二酸化シリコン（ＳｉＯ２）および酸化アルミニウム（Ａｌ２Ｏ３）のいずれかを有してよい。これに代えて、ゲート絶縁膜３２は、二酸化シリコンおよび酸化アルミニウムの積層膜としてもよい。ゲート絶縁膜３２としての積層膜は、二酸化シリコン上に酸化アルミニウムを設ける二重層としてよく、酸化アルミニウム上に二酸化シリコンを設ける二重層としてよい。また、ゲート絶縁膜３２としての積層膜は、二酸化シリコン上に酸化アルミニウムを設けて、さらに当該酸化アルミニウム上に二酸化シリコンを設ける三重層としてもよい。また、ゲート絶縁膜３２としての積層膜は、酸化アルミニウム上に二酸化シリコンを設けて、さらに当該二酸化シリコン上に酸化アルミニウムを設ける三重層としてもよい。二酸化シリコンおよび酸化アルミニウムは、窒化シリコン（Ｓｉ３Ｎ４）に比べてバンドギャップ（ｂａｎｄ ｇａｐ）が大きいので、窒化シリコンに比べてゲート絶縁膜に適している。ゲート絶縁膜３２は、プラズマＣＶＤおよびＡＬＤ等の堆積法により形成してよい。
ゲート絶縁膜３２上に直接接してゲート電極３４が設けられる。ゲート電極３４は、ポリシリコンであってよい。ゲート電極は３４、ＭＯＳＦＥＴ１００のゲート端子に電気的に接続する。ゲート電極３４に所定の正バイアスが印加されると、ｐ型領域２２のチャネル形成領域に電荷反転層が形成される。このとき、ソース電極３６とドレイン電極３８との間に所定の電位差が形成されていると、ソース電極３６、ソース領域２４、チャネル形成領域、ドレイン領域２５およびドレイン電極３８の経路で電流が流れる。これに対して、ゲート電極３４にゼロバイアスまたは所定の負バイアスが印加されると、チャネル形成領域の電荷反転層は消滅する。これにより、ソース電極３６とドレイン電極３８との間の電流は遮断される。
本例の基板１０は、１Ｅ＋６［ｃｍ−２］以下の転位密度を有するＧａＮ単結晶基板である。エピタキシャル層２０は、基板１０上にホモエピタキシャル形成される。それゆえ、エピタキシャル層２０は、基板１０の転位密度とほぼ等しい転位密度を有する。従って、本例のエピタキシャル層２０は、基板１０と同等である１Ｅ＋６［ｃｍ−２］以下の転位密度を有する。これにより、本例のエピタキシャル層２０の転位密度を、サファイア基板上に直接ヘテロエピタキシャル形成する場合、または、バッファ層を介してサファイア基板上にヘテロエピタキシャル形成する場合と比較して低くすることができる。
基板１０の転位密度が１Ｅ＋６［ｃｍ−２］よりも大きい場合、エピタキシャル層２０においても転位密度が高くなる。エピタキシャル層２０の転位発生箇所には、ｐ型不純物原子が凝集すると考えられる。転位発生個所に凝集したｐ型不純物原子により、閾値電圧（Ｖｔｈ）およびキャリアの移動度が設計値よりも低くなる現象が、本件の発明者によって見いだされた。さらに、転位密度１Ｅ＋６［ｃｍ−２］以下のＧａＮ基板を用いた場合に、理論的に求められる閾値とほぼ同程度の閾値となることが見出された。また、ｐ型不純物原子の凝集は、ｐ型不純物濃度が高くなるほど生じやすいと考えられる。
従来、サファイア基板上またはＳｉ基板上に設けられた転位密度の大きいＧａＮ結晶内では、１，０００℃以上の高温熱処理でＧａＮ結晶中のＭｇ原子が熱拡散することが知られていた。これに対して、我々の実験において、転位密度の少ない（１Ｅ＋６［ｃｍ−２］以下）ＧａＮ基板上のエピタキシャル層中にあるＭｇ原子は１，２００℃以上の熱処理でも拡散しないことを確認した。Ｍｇ原子の熱拡散のメカニズムとしては、転位にＭｇ原子が凝集して、その後、転位に沿ってＭｇ原子が拡散していると考えられる。そこで、本例では、ｐ型不純物の濃度を５Ｅ＋１７［ｃｍ−３］以下とした。閾値を制御するためには、転位密度１Ｅ＋６［ｃｍ−２］およびｐ型不純物の濃度が５Ｅ＋１７［ｃｍ−２］を同時に満たすことが必要である。このことは、ＧａＮ結晶基板を使っているにもかかわらず、ｐ型の濃度が高い場合に、ＭＯＳＦＥＴの閾値が低下している例からも裏付けられる（非特許文献２）。
これにより、エピタキシャル層２０においてｐ型不純物の凝集を防ぐことができるので、ＭＯＳＦＥＴの特性を制御することができる。具体的には、閾値電圧（Ｖｔｈ）を３［Ｖ］以上１８［Ｖ］以下の範囲で制御することができ、キャリアの移動度（μ）を１０［ｃｍ２／Ｖｓ］以上２，０００［ｃｍ２／Ｖｓ］以下の範囲で制御することができる。それゆえ、閾値電圧（Ｖｔｈ）およびキャリアの移動度（μ）が設計値よりも低くなることを防ぐことができる。
図２は、第２実施形態におけるＭＯＳＦＥＴ２００を示す断面概略図である。本例において、エピタキシャル層２０のｐ型領域２２は、特に、５Ｅ＋１６［ｃｍ−３］以下のｐ型の不純物濃度を有する。ｐ型領域２２は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析の検出限界である１Ｅ＋１６［ｃｍ−３］以下のｐ型不純物濃度を有してもよい。例えば、ｐ型領域２２は、５Ｅ＋１５［ｃｍ−３］のｐ型不純物濃度を有する。係る点において、第１実施形態と異なる。チャネル形成領域となるｐ型領域２２のｐ型不純物濃度が低いほど、閾値電圧（Ｖｔｈ）を低くすることができ、かつ、キャリアの移動度（μ）を高くすることができる。
図３は、Ｍｇ濃度に対する移動度μおよび閾値電圧Ｖｔｈを示す図である。横軸は、エピタキシャル層２０中のＭｇの濃度を示す。左側の縦軸はキャリアの移動度μを示し、右側の縦軸は閾値電圧Ｖｔｈを示す。本例では、１Ｅ＋６［ｃｍ−２］以下の転位密度を有する基板１０上にＭｇ濃度が異なるエピタキシャル層２０を各々有する４つのＭＯＳＦＥＴを準備した。エピタキシャル層２０のＭｇ濃度以外の条件、すなわち構造および不純物濃度等は４つのＭＯＳＦＥＴにおいて同じとした。なお、ゲート絶縁膜３２の材料としは二酸化シリコン（ＳｉＯ２）を用いた。そして、４つのＭＯＳＦＥＴ各々について、移動度μおよび閾値電圧Ｖｔｈを測定した。
なお、閾値電圧Ｖｔｈは、ゲート絶縁膜３２の厚みに応じて制御してもよい。ゲート絶縁膜３２が厚いほど閾値電圧Ｖｔｈは高くなり、ゲート絶縁膜３２が薄いほど閾値電圧Ｖｔｈは低くなる。本例では、ゲート絶縁膜３２の厚みは４つのＭＯＳＦＥＴにおいてともに１００［ｎｍ］とした。
Ｍｇ濃度は、エピタキシャル層２０をＳＩＭＳ分析することにより測定することができる。現時点のＳＩＭＳ分析において、Ｍｇの検出限界は１Ｅ＋１６［ｃｍ−３］である。本例において、４つのうち１つのＭＯＳＦＥＴは、エピタキシャル層２０のＭｇ濃度が１Ｅ＋１６［ｃｍ−３］よりも低い。例えば、当該１Ｅ＋１６［ｃｍ−３］よりも低いＭｇ濃度は、５Ｅ＋１５［ｃｍ−３］である。当該５Ｅ＋１５［ｃｍ−３］というＭｇ濃度は、ＳＩＭＳ分析により検出限界以下であることから確認した。加えて、電気的測定であるＨａｌｌ測定の温度依存性によりアクセプタ濃度を確認した。これにより、Ｍｇ濃度が５Ｅ＋１５［ｃｍ−３］であることを確認した。
Ｍｇ濃度５Ｅ＋１５［ｃｍ−３］において、移動度μは２，０００［ｃｍ２／Ｖｓ］となり、閾値電圧Ｖｔｈは３［Ｖ］となった。Ｍｇ濃度５Ｅ＋１６［ｃｍ−３］において、移動度μは３００［ｃｍ２／Ｖｓ］となり、閾値電圧Ｖｔｈは６［Ｖ］となった。Ｍｇ濃度１Ｅ＋１７［ｃｍ−３］において、移動度μは１００［ｃｍ２／Ｖｓ］となり、閾値電圧Ｖｔｈは９［Ｖ］となった。Ｍｇ濃度５Ｅ＋１７［ｃｍ−３］において、移動度μは１０［ｃｍ２／Ｖｓ］となり、閾値電圧Ｖｔｈは１８［Ｖ］となった。上述したように、測定された閾値電圧Ｖｔｈは、理論的に求められる閾値電圧値とほぼ一致した。
本件の出願人は、Ｍｇ濃度を上げるにつれて、移動度μが減少し、かつ、閾値電圧Ｖｔｈが増加ずることを見出した。このように、Ｍｇ濃度に応じて移動度μおよび閾値電圧Ｖｔｈを制御することができた。この結果は、ＧａＮを用いた半導体装置において特性制御の指針を与えるものである。
なお、ＭＯＳＦＥＴをオン／オフするドライバの出力電圧を考慮すると、閾値電圧Ｖｔｈは５［Ｖ］前後が望ましい。それゆえ、ｐ型領域２２のＭｇ濃度は、１Ｅ＋１６［ｃｍ−３］以上５Ｅ＋１６［ｃｍ−３］以下が好適である。
図４は、第３実施形態におけるＭＯＳＦＥＴ３００を示す断面概略図である。本例のＭＯＳＦＥＴ３００は、いわゆる縦型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、ｎ＋型の基板１５と、ｎ型のドリフト領域２３と、ｐ＋型のコンタクト領域２６とを有する。さらに、ドレイン電極３８が基板１５の−Ｚ方向の主面に直接接して設けられる。加えて、エピタキシャル層２０のｐ型領域２２はウェル領域である。係る点において、第１実施形態と異なる。ただし、本例においても、ｎ＋型のＧａＮ基板１５およびｐ型領域２２は１Ｅ＋６［ｃｍ−２］以下の転位密度を有し、ｐ型領域２２は５Ｅ＋１７［ｃｍ−３］以下のｐ型不純物の濃度を有する。
ウェル形状のｐ型領域２２には、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６が設けられる。ソース領域２４およびコンタクト領域２６は、ウェル形状のｐ型領域２２の下方の底部よりも上に設けられる。ｐ＋型のコンタクト領域２６の不純物濃度は１Ｅ＋１９［ｃｍ−３］以上５Ｅ＋２０［ｃｍ−３］以下であってよい。ソース領域２４およびコンタクト領域２６は、エピタキシャル層２０の最上面において外部に露出してよい。少なくともコンタクト領域２６上にはソース電極３６が設けられる。ソース電極３６およびドレイン電極３８は、ＧａＮ半導体領域に接するチタン膜と当該チタン膜に接して設けられたアルミニウム膜とを有する金属積層膜であってよい。
一対のｐ型領域２２は、ゲート電極３４の直下におけるドリフト領域２３のメサ部分を挟む。なお、本例において「挟む」とは、Ｚ方向に垂直な平面の一方向において、構成要素の少なくとも一部の両端を挟むことを意味する。メサ部分を挟むｐ型領域２２のうち、ゲート電極３４の直下はチャネル形成領域となる。一対のソース領域２４およびコンタクト領域２６も、ゲート電極３４の直下のメサ部分を挟む。ただし、メサ部分を中心として、ｐ型領域２２のチャネル形成領域、ソース領域およびコンタクト領域２６の順に外に向かって配置される。
本例においても、エピタキシャル層２０においてｐ型不純物の凝集を防ぐことができる。これにより、ＭＯＳＦＥＴの特性を制御することができる。具体的には、エピタキシャル層２０中のＭｇの濃度を５Ｅ＋１５［ｃｍ−３］以上５Ｅ＋１７［ｃｍ−３］以下とした場合に、閾値電圧（Ｖｔｈ）を３［Ｖ］以上１８［Ｖ］以下の範囲で制御することができ、キャリアの移動度を１０［ｃｍ２／Ｖｓ］以上２，０００［ｃｍ２／Ｖｓ］以下の範囲で制御することができる。それゆえ、閾値電圧（Ｖｔｈ）およびキャリアの移動度（μ）が設計値よりも低くなることを防ぐことができる。
さらに、本例のｐ型領域２２の転位密度は１Ｅ＋６［ｃｍ−２］以下と低いので、ドープした不純物は熱処理を施すことにより活性化するが拡散しにくい。それゆえ、ｐ型領域２２の転位密度が１Ｅ＋６［ｃｍ−２］よりも高い場合と比較して、ｎ＋型のソース領域２４とｐ＋型のコンタクト領域２６とを近接して設けることができる。したがって、素子構造をより微細化することができる。なお、エピタキシャル層２０にｐ型不純物をドープすることによりｐ型領域２２を形成してもよい。この場合、ｐ型領域２２と、ｎ＋型のソース領域２４と、ｐ＋型のコンタクト領域２６とを近接して設けることができるので、素子構造をさらに微細化することができる。
図５は、ＭＯＳＦＥＴ３００を製造する第１製法を示す図である。第１製法では、ｐ型領域２２を選択再成長により形成する。なお、再成長とは層または領域をエピタキシャル形成することを意味する。図５（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図５（ｂ）は、図５（ａ）の後の段階である。図５（ｂ）は、ｎ型のドリフト領域２３の一部を除去する段階を示す図である。ドリフト領域２３の一部の除去は、既知のエッチング手法により実行してよい。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）エッチングによりドリフト領域２３の一部を除去する。
図５（ｃ）は、図５（ｂ）の後の段階である。図５（ｃ）は、ドリフト領域２３の一部が除去された位置に、ｐ型領域２２を選択再成長する段階を示す図である。例えば、ドリフト領域２３のメサ部の上部にマスクを選択的に設けたうえで、ｐ型ＧａＮのエピタキシャル層を再成長させる。これにより、ドリフト領域２３の一部が除去された位置に、ｐ型領域２２を選択再成長させることができる。なお、ｐ型領域２２をイオン注入により形成する場合には、イオン注入後に１，２００℃から１，４００℃程度の温度での熱処理が必要になる。選択再成長の場合には、このような高温での熱処理が不要である。ＧａＮのエピタキシャル層２０を１，２００℃から１，４００℃程度の温度で熱処理する場合、表面におけるＧａＮ結晶構造から窒素（Ｎ）が抜ける場合がある。本例では、ｐ型領域２２形成時に１，２００℃から１，４００℃程度の温度での熱処理が不要であるので、エピタキシャル層２０の表面から窒素が抜けることを防止することができる。
図５（ｄ）は、図５（ｃ）の後の段階である。図５（ｄ）は、ｐ型領域２２にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ゲート絶縁膜３２，ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ３００が完成する。
図６は、ＭＯＳＦＥＴ３００を製造する第２製法を示す図である。第２製法では、ｐ型領域２２を選択再成長により形成しない。第２製法では、ｎ型のドリフト領域２３の一部にｐ型不純物をイオン注入することにより、ｐ型領域２２を形成する。係る点が、第１製法と異なる。
図６（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図６（ｂ）は、図６（ａ）の後の段階である。図６（ｂ）は、ｎ型のドリフト領域２３の一部にｐ型不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｐ型領域２２を形成する。なお、イオン注入後にエピタキシャル層２０上に窒素抜けを防止するキャップ層を設けたうえで、熱処理を施してよい。図６（ｃ）は、図６（ｂ）の後の段階である。図６（ｃ）は、ｐ型領域２２にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ゲート絶縁膜３２，ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ３００が完成する。
図７は、第４実施形態におけるＭＯＳＦＥＴ４００を示す断面概略図である。本例は、ｎ型のドリフト領域２３のメサ部分の最上部において、１Ｅ＋６［ｃｍ−２］以下の転位密度を有し、５Ｅ＋１６［ｃｍ−３］以下のｐ型不純物濃度を有するｐ型領域２８を備える。係る点において、第３実施形態と異なる。なお、本例のｐ型領域２２は、１Ｅ＋６［ｃｍ−２］以下の転位密度を有する。ｐ型領域２２のｐ型不純物は、ｐ型領域２８と同じであってよく、ｐ型領域２８よりも高く５Ｅ＋１７［ｃｍ−３］以下のｐ型不純物濃度を有してもよい。
本例のｐ型領域２８は、ゲート絶縁膜３２およびゲート電極３４の直下であって、一対のソース領域２４の間に位置する。ｐ型領域２８は、チャネル形成領域として機能する。ｐ型領域２８は、ＳＩＭＳ分析の検出限界である１Ｅ＋１６［ｃｍ−３］以下のｐ型不純物濃度を有してよい。例えば、ｐ型領域２８は、５Ｅ＋１５［ｃｍ−３］のｐ型不純物濃度を有する。ｐ型領域２８のｐ型不純物濃度が低いほど、閾値電圧（Ｖｔｈ）を低くすることができ、かつ、キャリアの移動度（μ）を高くすることができる。
図８は、ＭＯＳＦＥＴ４００を製造する第１製法を示す図である。本例では、ｐ型領域２２、ｎ＋型のソース領域２４、ｐ＋型のコンタクト領域２６およびｐ型領域２８を選択再成長により形成する。図８（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図８（ｂ）は、図８（ａ）の後の段階である。図８（ｂ）は、ｎ型のドリフト領域２３の一部を除去する段階を示す図である。ドリフト領域２３の一部の除去は、既知のエッチングにより実行してよい。
図８（ｃ）は、図８（ｂ）の後の段階である。図８（ｃ）は、ドリフト領域２３の一部が除去された位置に、ｐ型領域２２を選択再成長し、その後、ｐ型領域２８を再成長する段階を示す図である。例えば、ドリフト領域２３の上面にマスクを選択的に設けた上で、ｐ型ＧａＮのエピタキシャル層を再成長させる。これによりｐ型領域２２を形成する。その後、ｐ型領域２８を再成長する。
図８（ｄ）は、図８（ｃ）の後の段階である。図８（ｄ）は、ｐ型領域２２およびｐ型領域２８にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ゲート絶縁膜３２、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ４００が完成する。
図９は、ＭＯＳＦＥＴ４００を製造する第２製法を示す図である。図９（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図９（ｂ）は、図９（ａ）の後の段階である。図９（ｂ）は、ｎ型のドリフト領域２３にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｐ型領域２２、ｎ＋型のソース領域２４、ｐ＋型のコンタクト領域２６およびｐ型領域２８を形成する。その後、ゲート絶縁膜３２，ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ４００が完成する。
図１０は、第５実施形態におけるＭＯＳＦＥＴ５００を示す断面概略図である。本例のＭＯＳＦＥＴ５００は、トレンチゲート型ＭＯＳＦＥＴである。本例のＭＯＳＦＥＴ５００は、エピタキシャル層２０に、トレンチ部４０を有する。また、エピタキシャル層２０のｐ型領域２２は、トレンチ部４０の側壁４２に接して設けられるウェル領域である。係る点において、第３実施形態と異なる。他の点は、第３実施形態と同じである。
トレンチ部４０は、側壁４２および底部４４を有する。例えば、トレンチ部４０は紙面奥方向に長手部を有するトレンチ形状である。底部４４は、トレンチ部４０の下面である。本例の底部４４は、Ｚ方向に垂直な平面に平行な面であってよい。他の例において、底部４４は、−Ｚ方向に凸形状の曲面であってもよい。
トレンチ部４０において底部４４以外の面は側壁４２である。本例において、側壁４２は＋Ｚ方向に平行な面である。トレンチ部４０の側壁４２および底部４４に接してゲート絶縁膜３２が設けられる。ゲート絶縁膜３２に直接接してゲート電極３４が設けられる。側壁４２に接して設けられたゲート絶縁膜３２は、エピタキシャル層２０のｐ型領域２２に直接接する。ｐ型領域２２のうち側壁４２のゲート絶縁膜３２と接する領域が、ゲート電極３４に所定の電圧を印加した際のチャネル形成領域となる。
図１１は、ＭＯＳＦＥＴ５００を製造する第１製法を示す図である。第１製法では、ｐ型領域２２を選択再成長により形成する。図１１（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図１１（ｂ）は、図１１（ａ）の後の段階である。図１１（ｂ）は、ｐ型領域２２を選択再成長する段階を示す図である。ドリフト領域２３上の領域のうち、トレンチ部４０が形成される領域以外の部分において、ｐ型領域２２を選択再成長する。
図１１（ｃ）は、図１１（ｂ）の後の段階である。図１１（ｃ）は、トレンチ部４０にゲート絶縁膜３２およびゲート電極３４を形成する段階を示す図である。図１１（ｄ）は、図１１（ｃ）の後の段階である。図１１（ｄ）は、ｐ型領域２２にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ゲート絶縁膜３２，ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ５００が完成する。
図１２は、ＭＯＳＦＥＴ５００を製造する第２製法を示す図である。第２製法では、トレンチ部４０をエッチングにより形成する。または、ｎ型のドリフト領域２３の一部にｐ型不純物をイオン注入することにより、ｐ型領域２２を形成する。係る点が、第１製法と異なる。
図１２（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図１２（ｂ）は、図１２（ａ）の後の段階である。図１２（ｂ）は、トレンチ部４０が形成される位置におけるドリフト領域２３を除去する段階を示す図である。図１２（ｃ）は、図１２（ｂ）の後の段階を示す図である。図１２（ｃ）はトレンチ部４０にゲート絶縁膜３２およびゲート電極３４を形成する段階を示す図である。
図１２（ｄ）は、図１２（ｃ）の後の段階である。図１２（ｄ）は、ｎ型のドリフト領域２３の一部にｐ型不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｐ型領域２２、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ゲート絶縁膜３２，ゲート電極３４、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ５００が完成する。
図１３は、第６実施形態におけるＭＯＳＦＥＴ６００を示す断面概略図である。本例は、トレンチ部４０の側壁４２とｐ型領域２２との間において、１Ｅ＋６［ｃｍ−２］以下の転位密度を有し、５Ｅ＋１６［ｃｍ−３］以下のｐ型不純物濃度を有するｐ型領域２８を備える。係る点において、第５実施形態と異なる。なお、本例のｐ型領域２２は、１Ｅ＋６［ｃｍ−２］以下の転位密度を有する。ｐ型領域２２のｐ型不純物は、ｐ型領域２８と同じであってよく、ｐ型領域２８よりも高く５Ｅ＋１７［ｃｍ−３］以下のｐ型不純物濃度を有してもよい。
図１４は、ＭＯＳＦＥＴ６００を製造する第１製法を示す図である。第１製法では、ｐ型領域２２およびｐ型領域２８を選択再成長により形成する。図１４（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。
図１４（ｂ）は、図１４（ａ）の後の段階である。図１４（ｂ）は、ｐ型領域２２およびｐ型領域２８を選択再成長する段階を示す図である。ドリフト領域２３上において、トレンチ部４０が形成される領域を挟むようにｐ型領域２２およびｐ型領域２８を選択再成長する。なお、ｐ型領域２２の底部をトレンチ部４０の底部４４よりも上にするべく、ドリフト領域２３を選択再成長してよい。また、なお、ｐ型領域２２およびｐ型領域２８のｐ型不純物濃度が同じである場合には、ｐ型領域２２およびｐ型領域２８をまとめて選択再成長することができる。これに対して、ｐ型領域２２がｐ型領域２８よりも高いｐ型不純物濃度を有する場合には、ｐ型領域２２およびｐ型領域２８をまとめて選択再成長した後に、ｐ型領域２２に追加的にｐ型不純物を注入してよい。
図１４（ｃ）は、図１４（ｂ）の後の段階である。図１４（ｃ）は、トレンチ部４０にゲート絶縁膜３２およびゲート電極３４を形成する段階を示す図である。図１４（ｄ）は、図１４（ｃ）の後の段階である。図１４（ｄ）は、ｐ型領域２２にｎ型およびｐ型の不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｎ＋型のソース領域２４およびｐ＋型のコンタクト領域２６を形成する。その後、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ６００が完成する。
図１５は、ＭＯＳＦＥＴ６００を製造する第２製法を示す図である。第２製法では、トレンチ部４０をエッチングにより形成する。また、ｎ型のドリフト領域２３の一部にｐ型不純物をイオン注入することにより、ｐ型領域２２およびｐ型領域２８を形成する。係る点が、第１製法と異なる。
図１５（ａ）は、ｎ＋型の基板１５上にｎ型のドリフト領域２３をエピタキシャル形成する段階を示す図である。図１５（ｂ）は、図１５（ａ）の後の段階である。図１５（ｂ）は、トレンチ部４０が形成される位置におけるドリフト領域２３を除去する段階を示す図である。図１５（ｃ）は、図１５（ｂ）の後の段階を示す図である。図１５（ｃ）はトレンチ部４０にゲート絶縁膜３２およびゲート電極３４を形成する段階を示す図である。
図１５（ｄ）は、図１５（ｃ）の後の段階である。図１５（ｄ）は、ｎ型のドリフト領域２３の一部にｎ型およびｐ型不純物をイオン注入して、その後に熱処理を施す段階を示す図である。これにより、ｐ型領域２２、ｎ＋型のソース領域２４、ｐ＋型のコンタクト領域２６およびｐ型領域２８を形成する。その後、ソース電極３６およびドレイン電極３８を形成してＭＯＳＦＥＴ６００が完成する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・基板、１５・・基板、２０・・エピタキシャル層、２２・・ｐ型領域、２３・・ドリフト領域、２４・・ソース領域、２５・・ドレイン領域、２６・・コンタクト領域、２８・・ｐ型領域、３２・・ゲート絶縁膜、３４・・ゲート電極、３６・・ソース電極、３８・・ドレイン電極、４０・・トレンチ部、４２・・側壁、４４・・底部、１００・・ＭＯＳＦＥＴ、２００・・ＭＯＳＦＥＴ、３００・・ＭＯＳＦＥＴ、４００・・ＭＯＳＦＥＴ、５００・・ＭＯＳＦＥＴ、６００・・ＭＯＳＦＥＴ

Claims (9)

  1. 窒化ガリウム基板と、
    前記窒化ガリウム基板上に設けられた窒化ガリウムのエピタキシャル層と、
    前記エピタキシャル層に直接接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に接して設けられたゲート電極と
    を備え、
    前記窒化ガリウム基板は１Ｅ＋６ｃｍ−２以下の転位密度を有し、
    前記エピタキシャル層は、
    前記エピタキシャル層の最上面に露出し、前記ゲート絶縁膜と接して設けられたｎ型の不純物濃度を有する少なくとも２つのソース領域と、
    前記ソース領域の周囲に設けられた５Ｅ＋１７ｃｍ−３以下のｐ型の不純物濃度を有するウェル領域と、
    前記ゲート絶縁膜および２つの前記ソース領域と接して設けられた５Ｅ＋１６ｃｍ −３ 以下の前記ｐ型の不純物濃度を有するｐ型領域と
    を含む
    ＭＯＳＦＥＴ。
  2. 前記ゲート絶縁膜が前記エピタキシャル層の前記ウェル領域上に直接接して設けられる、プレーナーゲート型ＭＯＳＦＥＴである
    請求項１に記載のＭＯＳＦＥＴ。
  3. 窒化ガリウム基板と、
    前記窒化ガリウム基板上に設けられた窒化ガリウムのエピタキシャル層と、
    前記エピタキシャル層に直接接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に接して設けられたゲート電極と
    を備え、
    前記窒化ガリウム基板は１Ｅ＋６ｃｍ −２ 以下の転位密度を有し、
    前記エピタキシャル層は、
    前記エピタキシャル層の最上面に露出して設けられたｎ型の不純物濃度を有するソース領域と、
    前記ゲート絶縁膜および前記ゲート電極が設けられるトレンチ部と、
    前記窒化ガリウム基板の表面において、前記ソース領域と前記トレンチ部の間に設けられ、５Ｅ＋１６ｃｍ −３ 以下のｐ型の不純物濃度を有するｐ型領域と
    を含む
    ＭＯＳＦＥＴ。
  4. 前記エピタキシャル層は、
    ５Ｅ＋１７ｃｍ−３以下の前記ｐ型の不純物濃度を有するウェル領域を更に含み、
    前記ｐ型領域は、前記トレンチ部と前記ウェル領域の間に設けられる
    請求項３に記載のＭＯＳＦＥＴ。
  5. 前記トレンチ部の側壁に接して設けられた前記ゲート絶縁膜が前記エピタキシャル層の前記ウェル領域に直接接して設けられる、トレンチゲート型ＭＯＳＦＥＴである
    請求項４に記載のＭＯＳＦＥＴ。
  6. 前記ウェル領域の前記ｐ型の不純物濃度は、前記ｐ型領域の前記ｐ型の不純物濃度と同じである
    請求項１、２、４および５のいずれか一項に記載のＭＯＳＦＥＴ。
  7. 前記ウェル領域の前記ｐ型の不純物濃度は、前記ｐ型領域の前記ｐ型の不純物濃度より高い
    請求項１、２、４および５のいずれか一項に記載のＭＯＳＦＥＴ。
  8. 前記ｐ型の不純物は、マグネシウムを有する
    請求項１から７のいずれか一項に記載のＭＯＳＦＥＴ。
  9. 前記ゲート絶縁膜は、二酸化シリコンおよび酸化アルミニウムのいずれか、または、二酸化シリコンおよび酸化アルミニウムの積層膜を有する
    請求項１から８のいずれか一項に記載のＭＯＳＦＥＴ。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6657963B2 (ja) * 2016-01-05 2020-03-04 富士電機株式会社 Ｍｏｓｆｅｔ
JP6683044B2 (ja) * 2016-07-12 2020-04-15 富士電機株式会社 半導体装置の製造方法
SK289027B6 (sk) * 2017-11-24 2023-01-11 Elektrotechnický ústav SAV, v. v. i. Vertikálny GaN tranzistor s izolačným kanálom a spôsob jeho prípravy
JP7107093B2 (ja) * 2018-08-22 2022-07-27 株式会社デンソー スイッチング素子
JP7115145B2 (ja) * 2018-08-29 2022-08-09 株式会社デンソー 半導体装置の製造方法
JP7120886B2 (ja) * 2018-11-09 2022-08-17 トヨタ自動車株式会社 スイッチング素子の製造方法
JP7103920B2 (ja) * 2018-11-09 2022-07-20 トヨタ自動車株式会社 スイッチング素子の製造方法
JP7312604B2 (ja) 2019-05-13 2023-07-21 ローム株式会社 半導体装置
US20200411647A1 (en) * 2019-06-28 2020-12-31 Fuji Electric Co., Ltd. Nitride semiconductor device
JP7615616B2 (ja) 2020-11-02 2025-01-17 富士電機株式会社 窒化物半導体装置
CN113611746B (zh) * 2021-08-04 2024-04-02 济南市半导体元件实验所 快恢复平面栅mosfet器件及其加工工艺

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4477191B2 (ja) * 2000-04-25 2010-06-09 古河電気工業株式会社 絶縁ゲート型半導体装置
EP3211659A1 (en) * 2002-12-27 2017-08-30 Soraa Inc. Gallium nitride crystal
US8089097B2 (en) * 2002-12-27 2012-01-03 Momentive Performance Materials Inc. Homoepitaxial gallium-nitride-based electronic devices and method for producing same
JP3711989B2 (ja) * 2003-06-24 2005-11-02 日産自動車株式会社 半導体装置およびその製造方法
JP2006100801A (ja) * 2004-09-01 2006-04-13 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子
JP4956771B2 (ja) * 2005-03-30 2012-06-20 日産自動車株式会社 半導体装置
JP4984467B2 (ja) * 2005-09-22 2012-07-25 住友電気工業株式会社 窒化ガリウム系ｍｉｓトランジスタ
JP4929677B2 (ja) * 2005-10-21 2012-05-09 住友電気工業株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
KR101529331B1 (ko) * 2006-08-17 2015-06-16 크리 인코포레이티드 고전력 절연 게이트 바이폴라 트랜지스터
JP5048382B2 (ja) * 2006-12-21 2012-10-17 株式会社豊田中央研究所 半導体装置とその製造方法
JP5101143B2 (ja) 2007-03-26 2012-12-19 国立大学法人名古屋大学 電界効果トランジスタ及びその製造方法
JP2010087397A (ja) * 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2010109276A (ja) * 2008-10-31 2010-05-13 Sumitomo Electric Ind Ltd 半導体素子の製造方法および半導体素子
JP5144585B2 (ja) * 2009-05-08 2013-02-13 住友電気工業株式会社 半導体装置およびその製造方法
US20110056429A1 (en) * 2009-08-21 2011-03-10 Soraa, Inc. Rapid Growth Method and Structures for Gallium and Nitrogen Containing Ultra-Thin Epitaxial Structures for Devices
FR2953328B1 (fr) * 2009-12-01 2012-03-30 S O I Tec Silicon On Insulator Tech Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques
JP5506036B2 (ja) * 2010-03-02 2014-05-28 古河電気工業株式会社 半導体トランジスタ
JP2013219161A (ja) * 2012-04-09 2013-10-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP6095902B2 (ja) * 2012-06-05 2017-03-15 株式会社日立製作所 ワイドバンドギャップ半導体装置およびその製造方法
JP5995701B2 (ja) * 2012-12-18 2016-09-21 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20150021814A (ko) * 2013-08-21 2015-03-03 삼성전자주식회사 Led 구동 장치 및 조명 장치
JP6052420B2 (ja) * 2013-08-27 2016-12-27 富士電機株式会社 半導体装置の製造方法
JP2015056486A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置およびその製造方法
KR101591677B1 (ko) * 2014-09-26 2016-02-18 광주과학기술원 고품위 질화물계 반도체 성장방법
JP6394545B2 (ja) * 2015-09-10 2018-09-26 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP2017108060A (ja) * 2015-12-11 2017-06-15 富士電機株式会社 縦型ｍｏｓｆｅｔ
JP6657963B2 (ja) * 2016-01-05 2020-03-04 富士電機株式会社 Ｍｏｓｆｅｔ

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